KR101159240B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 기판의 일측에 배치된 제1 접합영역과 타측에 배치된 제2 접합영역, 상기 기판 상에 배치된 제1 층간절연막, 상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그, 상기 제1 콘택플러그 상부와 접촉하는 가변저항소자, 상기 가변저항소자가 형성된 기판 상에 배치된 제2 층간절연막 및 상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 포함하는 반도체 소자를 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로 설명하면 공정 및 레이아웃의 비효율성을 감소시키는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자를 대표하는 것은 DRAM과 플래시 메모리 소자이다. DRAM은 데이터 접근이 자유로워 데이터 처리 속도가 빠르고, 플래시 메모리 소자는 데이터를 비휘발하는 장점이 있다. 그러나, DRAM은 주기적으로 데이터를 리프레쉬시켜야 하고, 플래시 메모리 소자는 데이터 접근이 용이하지 못하여 데이터 처리 속도가 느리다는 단점도 있다.
현재 반도체 소자 시장에서는 DRAM과 플래시 메모리 소자의 장점만을 취해, 새로운 반도체 소자를 생산하기 위한 노력이 진행중에 있으며, 결과물로서는 가변저항소자를 데이터 저장매체로 이용한 반도체 소자가 있다. 가변저항소자를 데이터 저장매체로 이용한 반도체 소자(이하, 가변저항 메모리 소자로 약칭함)는 자기저항(magnetoresistance)이라는 양자역학적 효과를 이용한 반도체 소자이다.
그러나, 현재의 가변저항 메모리 소자는 초기 개발단계에 있기 때문에, 공정 및 레이아웃(layout)상 효율이 낮은 단점이 있다. 예를 들어, 가변저항 메모리 소자 내 소스라인과 비트라인은 데이터를 쓰고 읽기 위한 장치인 라이트드라이버(write driver) 및 감지증폭기(sense amplifier)에 연결되어야 하는데, 소스라인과 비트라인이 서로 다른 층(layer)에 형성되기 때문에 상술한 장치와 연결하기 어렵다. 즉, 소스라인과 동일한 층에 라이트드라이버 또는 감지증폭기가 위치한다면, 비트라인은 별도의 콘택플러그를 통해 라이트드라이버 또는 감지증폭기와 연결되어야 한다.
본 발명은 공정 및 레이아웃의 비효율성을 감소시키는 반도체 소자 및 그 제조방법을 제공한다.
본 발명은 기판의 일측에 배치된 제1 접합영역과 타측에 배치된 제2 접합영역, 상기 기판 상에 배치된 제1 층간절연막, 상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그, 상기 제1 콘택플러그 상부와 접촉하는 가변저항소자, 상기 가변저항소자가 형성된 기판 상에 배치된 제2 층간절연막 및 상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 포함하는 반도체 소자를 제공한다.
또한, 본 발명은 기판의 일측과 타측 각각에 제1 접합영역과 제2 접합영역을 형성하는 단계, 상기 제1 접합영역과 상기 제2 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그를 형성하는 단계, 상기 제1 콘택플러그 상부와 접촉하는 가변저항소자를 형성하는 단계, 상기 가변저항소자가 형성된 기판 상에 제2 층간절연막을 형성하는 단계 및 상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 형성하는 단계를 포함하는 반도체 소자 제조 방법를 제공한다.
본 발명은 공정 및 레이아웃의 비효율성을 감소시키는 효과를 갖는다. 구체적인 예를 들면, 비트라인과 소스라인을 동일한 층에 형성함으로써, 라이트드라이버 또는 감지증폭기와의 연결을 용이하게 진행한다. 또한, 콘택홀의 종횡비를 감소시켜 콘택플러그의 매립 불량에 따른 신호전달을 방지한다. 즉, 신호전달의 효율을 향상시킨다.
도 1은 본 발명의 실시예를 설명하기 위해, 가변저항 메모리 소자를 참고적으로 나타낸 도면이다.
도 2a 내지 도 2f는 본 발명이 일실시예에 따른 가변저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.
도 3은 도 2d에 도시된 가변저항소자를 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명이 일실시예에 따른 가변저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.
도 3은 도 2d에 도시된 가변저항소자를 나타낸 단면도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 실시예를 설명하기 위해, 가변저항 메모리 소자를 참고적으로 나타낸 도면이다.
도 1에 도시된 바와 같이, 가변저항 메모리 소자는 소자분리막(2)에 의해 정의된 기판(1)의 활성영역(3), 활성영역(3)에 형성되고 게이트전극(4a)과 제1 및 제2 소스및드레인(4b, 4c)을 포함하는 트랜지스터(4), 제1 층간절연막(5), 제1 층간절연막(5)을 관통하여 제1 소스및드레인(4b)과 소스라인(7)을 연결하는 제1 콘택플러그(6), 제2 층간절연막(8), 제1 및 제2 층간절연막(5, 8)을 관통하여 제2 소스및드레인(4c)과 가변저항소자(10)를 연결하는 제2 콘택플러그(9), 제3 층간절연막(11), 제3 층간절연막(11)을 관통하여 가변저항소자(10)와 비트라인(13)을 연결하는 제3 콘택플러그(12)로 구성된다. 여기서, 트랜지스터(4) 내 게이트전극(4a)은 워드라인(word line)이라고도 불리우며, DRAM과 같이 랜덤하게 데이터 접근을 수행하기 위한 스위칭 소자로 동작한다. 즉, 트랜지스터(4)는 해당 가변저항소자(10)를 선택하기 위한 스위칭소자로 동작한다. 가변저항소자(10)는 데이터를 저장하기 위한 저장 매체로서, 한 번 데이터를 저장하게 되면 전원 공급이 차단되어도 데이터를 손실하지 않고 유지한다. 소스라인(7)과 비트라인(13)은 데이터를 가변저항소자(10)에 저장하거나, 저장된 데이터를 판독하기 위해 사용하는 배선이다. 이와 같은 가변저항 메모리 소자는 가변저항소자(10)를 통해 데이터 보존시간이 우수한 플래시 메모리 소자의 장점을 획득함과 더불어, DRAM과 동일하게 워드라인을 통한 데이터 접근이 용이하여 데이터 처리 속도가 빠르다.
도 2a 내지 도 2f는 본 발명이 일실시예에 따른 가변저항 메모리 소자의 제조 방법을 나타낸 공정순서도이다.
도 2a에 도시된 바와 같이, 기판(101)에 소자분리막(102)을 형성한다. 소자분리막(102)은 소자, 특히 도시되지는 않았지만 트랜지스터(104)와 인접한 다른 트랜지스터간을 전기적으로 절연하는데 사용되며, 절연막을 매립하여 형성한다.
이어서, 소자분리막(102)을 형성함으로써 정의된 기판(101)의 활성영역(103) 상부에 게이트전극(104a)을 형성하고, 게이트전극(104a) 양측에 노출된 활성영역(103)에 불순물을 이온주입하여 제1 및 제2 접합영역(104b, 104c)을 형성한다. 제1 접합영역(104b) 및 제2 접합영역(104c)는 각각 소스 또는 드레인으로 작용한다. 예를 들어, 제1 접합영역(104b)이 소스이면, 제2 접합영역(104c)는 드레인이된다. 활성영역(103)과 게이트전극(104a)은 게이트절연막에 의해 절연되어야 한다. 게이트전극(104a)은 폴리실리콘막, 텅스텐막 및 티타늄막 중 어느 하나의 박막으로 형성하거나, 이들 중 적어도 2개 이상의 박막으로 형성한다.
도 2b에 도시된 바와 같이, 트랜지스터(104)가 형성된 기판(101) 상에 제1 층간절연막(105)을 형성하고, 제1 층간절연막(105) 상에 제1 및 제2 접합영역(104b, 104c) 상부를 노출시키는 제1 마스크패턴(106)을 형성한다. 제1 마스크패턴(106)은 포토레지스트를 제1 층간절연막(105) 상에 증착한 후 노광 및 현상 공정을 진행하여 형성한다.
이어서, 제1 마스크패턴(106)을 식각장벽으로 제1 층간절연막(105)을 식각하여 제1 콘택홀(107a)과 제2 콘택홀(107b)을 형성한다.
이어서, 제1 마스크패턴(106)을 제거한다.
도 2c에 도시된 바와 같이, 제1 콘택홀(107a)과 제2 콘택홀(107b) 각각에 도전막을 매립하여 제1 콘택플러그(108a)과 제2 콘택플러그(108b)을 형성한다. 구체적인 예를 들면, 제1 콘택홀(107a)과 제2 콘택홀(107b)이 완전 매립되도록 도전막을 증착한 후, 화학적기계적연마(CMP)를 진행하여 제1 층간절연막(105) 상부 표면에 잔류하는 도전막을 제거하여 제1 콘택플러그(108a)과 제2 콘택플러그(108b) 형성한다. 도전막은 텅스텐막, 구리막 및 티타늄막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상이 적층된 적층막일 수 있다.
도 2d에 도시된 바와 같이, 제1 콘택플러그(108a) 상에 가변저항소자(109)를 형성한다. 가변저항소자(109)에 대한 구체적 설명은 도 3에서 설명한다.
도 2e에 도시된 바와 같이, 가변저항소자(109)가 형성된 기판(101) 상에 캡핑막(110)을 증착한 후, 제2 층간절연막(111) 및 제2 마스크패턴(112)을 형성한다. 캡핑막(110)은 가변저항소자(109)를 보호하기 위한 절연막으로서, 질화막으로 형성한다.
이어서, 제2 마스크패턴(112)을 식각장벽으로 제2 층간절연막(111)과 캡핑막(110)을 식각하여, 제3 콘택홀(113a)과 제4 콘택홀(113b)을 형성한다. 제3 콘택홀(113a)은 가변저항소자(109)의 상부를 노출시킨다. 제4 콘택홀(113b)은 제2 콘택플러그(108b)의 상부를 노출시킨다.
도 2f에 도시된 바와 같이, 제3 콘택홀(113a)과 제4 콘택홀(113b) 각각에 도전막을 매립하여 제3 콘택플러그(114a)와 제4 콘택플러그(114b)를 형성한다. 구체적인 예를 들면, 제3 콘택홀(113a)과 제4 콘택홀(113b)이 완전 매립되도록 도전막을 증착한 후, 화학적기계적연마(CMP)를 진행하여 제3 콘택플러그(114a)과 제4 콘택플러그(114b)를 형성한다. 도전막은 텅스텐막, 구리막 및 티타늄막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상이 적층된 적층막일 수 있다.
이어서, 제3 콘택플러그(114a) 상에 제1 배선(115)을 형성하고, 제4 콘택플러그(114b) 상에 제2 배선(116)을 형성한다. 여기서, 제1 배선(115)은 비트라인으로 작용하고, 제2 배선(116)은 소스라인으로 작용한다. 제1 배선(115)과 제2 배선(116)은 도전막을 증착한 후 패터닝하여 형성할 수 있고, 또는 다마신(damascene) 공정으로 형성할 수 있다.
도 3은 도 2d에 도시된 가변저항소자(109)를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 가변저항소자(109)는 하부전극(109a), 피닝막(109b, pinning layer), 핀드막(109c, pinned layer), 터널절연막(109d, tunel insulator), 자유막(109e, free layer) 및 상부전극(109f)으로 구성된다.
피닝막(109b)은 핀드막(109c)의 자화방향을 고정시키는 역할을 한다. 피닝막(109b)은 반강자성(antiferromagnetic) 금속물질 또는 금속화합물질로 형성한다. 예를 들면, 피닝막(10b)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO을 포함하는 그룹 중에서 어느 하나의 박막이거나, 이들 중 적어도 2개 이상의 박막이 적층되어 형성된 적층막일 수 있다. 피닝막(109b)은 80~200Å의 두께일 수 있다.
핀드막(109c)은 피닝막(109b)에 의하여 자화방향이 고정되며, 강자성(ferromagnetic)을 갖는 금속물질 또는 금속화합물질로 형성한다. 예를 들어, 핀드막(109c)은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막일 수 있다. 핀드막(109c)은 20~80Å의 두께일 수 있다.
터널절연막(109d)은 핀드막(109c)과 자유막(109e) 사이에서 터널링장벽(tunneling barrier)으로 작용한다. 터널절연막(109d)은 마그네슘산화막(MgO), 알루미늄산화막(Al2O3), 실리콘질화막(Si3N4), 실리콘질화산화막(SiON), 실리콘산화막(SiO2), 하프늄(Hf)을 포함하는 절연막 및 지르코늄(Zr)을 포함하는 절연막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층된 적층막일 수 있다. 여기서, 하프늄을 포함하는 절연막으로는 하프늄산화막(HfO2)을 사용할 수 있고, 지르코늄을 포함하는 절연막으로는 지르코늄산화막(ZrO2)을 사용할 수 있다. 터널절연막(109d)은 7~20Å의 두께일 수 있다.
자유막(109e)은 외부자극 예컨대, 스핀전달토크(Spin Transfer Torque, STT)에 의해 자화방향이 변화하며, 자유막(109e)의 자화방향의 의하여 가변저항소자의 자기저항비가 결정된다. 자유막(109e)은 강자성(ferromagnetic) 금속물질 또는 금속화합물질로 형성할 수 있다. 예들 들어, 자유막(109e)은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층되어 형성된 적층막일 수 있다. 자유막(109e)은 10~80Å의 두께일 수 있다.
하부전극(109a)과 상부전극(109f)은 도전성 박막으로서, 저항터널접합소자(109) 내에서 생략 가능한 박막이다.
이로써, 가변저항 메모리 소자를 구성하는 가변저항소자(109), 트랜지스터(104), 제1 배선(115) 및 제2 배선(116)이 제조된다.
위와 같은 과정을 통해 가변저항 메모리 소자를 제조할 경우, 비트라인으로 작용하는 제1 배선(115)과 소스라인으로 작용하는 제2 배선(116)이 동일한 층(layer)에 형성되기 때문에 라이트드라이버 또는 감지증폭기와 용이하게 연결할 수 있다. 더욱이, 라이트드라이버 또는 감지증폭기를 제1 배선(115)과 제2 배선(116)이 동일한 층에 구비할 경우 별도의 콘택플러그가 필요 없어 경제적이며, 레이아웃을 간소화할 수 있는 장점이 있다.
또한, 제2 배선(116)과 제2 접합영역(104c)을 연결하는 콘택플러그를 2회에 걸쳐 나누어 형성(즉, 제2 콘택플러그(108b)와 제4 콘택플러그(114b))하기 때문에, 콘택홀의 큰 종횡비에 따른 도전막 내 보이드 발생이 방지되어 신호전달의 효율성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
101: 기판 102: 소자분리막
103: 활성영역 104: 트랜지스터
104a: 게이트전극 104b, 104c: 제1 및 제2 접합영역
105: 제1 층간절연막 106: 제1 마스크패턴
107a: 제1 콘택홀 107b: 제2 콘택홀
108a: 제1 콘택플러그 108b: 제2 콘택플러그
109: 가변저항소자 110: 캡핑막
111: 제2 층간절연막 112: 제2 마스크패턴
113a: 제3 콘택홀 113b: 제4 콘택홀
114a: 제3 콘택플러그 114b: 제4 콘택플러그
115: 제1 배선 116: 제2 배선
103: 활성영역 104: 트랜지스터
104a: 게이트전극 104b, 104c: 제1 및 제2 접합영역
105: 제1 층간절연막 106: 제1 마스크패턴
107a: 제1 콘택홀 107b: 제2 콘택홀
108a: 제1 콘택플러그 108b: 제2 콘택플러그
109: 가변저항소자 110: 캡핑막
111: 제2 층간절연막 112: 제2 마스크패턴
113a: 제3 콘택홀 113b: 제4 콘택홀
114a: 제3 콘택플러그 114b: 제4 콘택플러그
115: 제1 배선 116: 제2 배선
Claims (20)
- 기판상에 배치된 워드라인의 일측 기판영역 배치된 제1 접합영역과 타측기판영역에 배치된 제2 접합영역;
상기 기판 상에 배치된 제1 층간절연막;
상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그;
상기 제1 콘택플러그 상부와 접촉하는 가변저항소자;
상기 가변저항소자가 형성된 기판 상에 배치된 제2 층간절연막;
상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그;
상기 제3 콘택플러그와 연결되는 비트라인; 및
상기 제4 콘택플러그와 연결되는 소스라인
을 포함하며, 상기 제1 콘택플러그과 상기 제2 콘택플러그는 상기 워드라인을 중심으로 서로 마주보는 영역이 없도록 배치되는 것을 특징으로 하는 반도체 소자.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 가변저항소자는 피닝막, 핀드막, 터널절연막 및 자유막을 포함하는 반도체 소자.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 피닝막은 반강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO을 포함하는 그룹 중 어느 하나의 박막이거나, 적어도 2개 이상을 적층하여 형성된 적층막인 반도체 소자.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 핀드막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 핀드막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막인 반도체 소자.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 터널절연막은 MgO, Al2O3, Si3N4, SiON, SiO2 및 Hf을 포함하는 절연막과 Zr을 포함하는 절연막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층된 적층막인 반도체 소자.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 자유막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 자유막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막인 반도체 소자.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 워드라인은 게이트전극을 포함하는 것을 특지으로 하는 반도체 소자.
- 기판상에 배치된 워드라인의 일측과 타측 각각에 제1 접합영역과 제2 접합영역을 형성하는 단계;
상기 제1 접합영역과 상기 제2 접합영역이 형성된 기판 상에 제1 층간절연막을 형성하는 단계;
상기 제1 층간절연막을 관통하여 상기 제1 접합영역과 상기 제2 접합영역 각각과 접촉하는 제1 콘택플러그 및 제2 콘택플러그를 형성하는 단계;
상기 제1 콘택플러그 상부와 접촉하는 가변저항소자를 형성하는 단계;
상기 가변저항소자가 형성된 기판 상에 제2 층간절연막을 형성하는 단계;
상기 제2 층간절연막을 관통하여 상기 가변저항소자와 상기 제2 접합영역 각각과 접촉하는 제3 콘택플러그 및 제4 콘택플러그를 형성하는 단계
상기 제3 콘택플러그와 연결되는 비트라인을 형성하는 단계; 및
상기 제4 콘택플러그와 연결되는 소스라인을 형성하는 단계
을 포함하며, 상기 제1 콘택플러그과 상기 제2 콘택플러그는 상기 워드라인을 중심으로 서로 마주보는 영역이 없도록 배치되는 것을 특징으로 하는 반도체 소자 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,
상기 가변저항소자를 형성하는 단계는
상기 제1 콘택플러그가 형성된 기판 상에 피닝막, 핀드막, 터널절연막 및 자유막을 형성하는 단계; 및
상기 피닝막, 상기 핀드막, 상기 터널절연막 및 상기 자유막을 선택적으로 식각하여 상기 제1 콘택플러그 상부와 접촉하는 상기 가변저항소자를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 피닝막은 반강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 및 NiO을 포함하는 그룹 중 어느 하나의 박막이거나, 적어도 2개 이상을 적층하여 형성된 적층막으로 형성하는 반도체 소자 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 핀드막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 핀드막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막으로 형성하는 반도체 소자 제조 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 터널절연막은 MgO, Al2O3, Si3N4, SiON, SiO2 및 Hf을 포함하는 절연막과 Zr을 포함하는 절연막을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개의 박막이 적층된 적층막인 반도체 소자 제조 방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 자유막은 강자성 금속물질 또는 금속화합물질을 포함하는 반도체 소자 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 12 항에 있어서,
상기 자유막은 Ru, Fe, Co, Ni, Gd, Dy, NiFe, NiFeB, CoFe, CoFeB, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 을 포함하는 그룹 중에서 선택된 어느 하나의 박막이거나, 이들 중 적어도 2개 이상을 적층하여 형성된 적층막으로 형성하는 반도체 소자 제조 방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,
상기 제1 접합영역과 상기 제2 접합영역을 형성하는 단계 이전에, 상기 제1 접합영역과 상기 제2 접합영역이 형성될 예정영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
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