KR101854185B1 - 수직 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드, 이를 포함하는 자기 메모리 소자 및 그 제조방법 - Google Patents

수직 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드, 이를 포함하는 자기 메모리 소자 및 그 제조방법 Download PDF

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Abstract

수직 자기 이방성 물질을 포함하는 자기 메모리 소자 및 그 제조 방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 자기 메모리 소자의 스토리지 노드는 하부 자성층, 상기 하부 자성층 상에 형성된 터널 배리어 및 상기 터널 배리어 상에 형성되고, 스핀 전류에 의해 자화 방향이 스위칭되는 자유층을 포함한다. 상기 자유층은 수직 자기 이방성 물질층을 포함하고, 그 아래에 형성된 물질층을 감싸는 캡(cap) 구조를 갖는다.

Description

수직 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드, 이를 포함하는 자기 메모리 소자 및 그 제조방법{Storage node comprising free magnetic layer of in-plane magnetic anisotropy material, magnetic memory device comprising the same and method of manufacturing the same}
본 발명의 일 실시예는 메모리 소자와 관련된 것으로써, 보다 자세하게는 수직 자기 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드와 이를 포함하는 자기 메모리 소자 및 상기 스토리지 노드의 제조방법에 관한 것이다.
자기터널접합(Magnetic Tunnel Junction)(MTJ)에서 터널 자기저항(Tunneling MagnetoResistnace)(TMR)효과를 이용하는 MRAM(Magnetic Random Access Memory)은 비휘발성을 갖고, 고속 동작이 가능하며, 높은 내구성(endurance)를 갖는 등의 이점으로 인해 차세대 비휘발성 메모리 소자의 하나로 활발히 연구되고 있다.
초기의 자기 메모리 소자는 외부 자기장을 이용하여 MTJ를 스위칭시키는 방식이었고, 상기 외부 자기장을 발생시키기 위해 전류가 흐르는 별도의 도선이 필요하였다.
메모리 소자의 고집적화를 고려할 때, 외부 자기장 발생을 위한 별도의 도선이 필요한 조건은 자기 메모리 소자의 고집적화를 제한하는 요소가 될 수 있다.
최근 소개되고 있는 스핀 전류(spin current)의 스핀 트랜스퍼 토크(spin transfer torque)에 의해 정보를 저장하는 STT-MRAM(spin transfer torque MRAM)의 경우, MTJ 셀을 통과하는 전류의 스핀 상태에 따라 MTJ 셀이 스위칭된다. 따라서 기존의 자기 메모리 소자의 경우처럼 외부 자기장 발생을 위한 별도의 도선이 필요치 않다. 그러므로 STT-MRAM은 고집적화 목적에 부합될 수 있는 자기 메모리 소자로 평가되고 있다.
본 발명의 일 실시예는 자기 메모리 소자의 고집적화에 부합되고, 비휘발성 또는 휘발성을 갖는 자기 메모리를 구현할 수 있는, 수직 자기 이방성 물질을 포함하는 스토리지 노드를 제공한다.
본 발명의 일 실시예는 이러한 스토리지 노드를 포함하는 자기 메모리 소자를 제공한다.
본 발명의 일 실시예는 이러한 스토리지 노드의 제조 방법과 상기 스토리지 노드를 포함하는 자기 메모리 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 자기 메모리 소자의 스토리지 노드는 하부 자성층, 상기 하부 자성층 상에 형성된 터널 배리어 및 상기 터널 배리어 상에 형성되고, 스핀 전류에 의해 자화 방향이 스위칭되는 자유층을 포함하고, 상기 자유층은 수직 자기 이방성 물질층을 포함하고, 그 아래에 형성된 물질층을 감싸는 캡(cap) 구조를 갖는다.
이러한 스토리지 노드에서, 상기 터널 배리어는 그 아래에 형성된 물질층을 감싸는 캡 구조일 수 있다.
상기 자유층과 그 아래에 형성된 상기 물질층의 측면 사이에 스페이서 절연층이 구비될 수 있다.
상기 터널 배리어는 상기 하부 자성층의 상부면 상에만 구비될 수 있다.
상기 자유층의 평면 형태는 원형일 수 있고, 종횡비(aspect ratio)는 1일 수 있으며, 직경은 19nm 또는 26nm일 수 있다.
상기 자유층은 외부 영향이 없을 때, 결정된 자화 방향이 그대로 유지되는 불휘발성 물질층 또는 상기 결정된 자화 방향을 유지시키기 위해 정해진 주기마다 리프레시(refresh)가 필요한 휘발성 물질층일 수 있다.
상기 터널 배리어와 그 아래에 형성된 상기 물질층의 측면 사이에 스페이서 절연층이 구비될 수 있다.
상기 스페이서 절연층의 측면은 70˚~ 90˚의 경사각을 가질 수 있다.
상기 리프레시 주기는 DRAM의 리프레시 주기보다 길 수 있는데, 1초 이상일수 있다.
본 발명의 일 실시예에 의한 수직 자기 메모리 소자는 스위칭 소자와 이에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 본 발명의 일 실시예에 의한 스토리지 노드일 수 있다.
본 발명의 일 실시예에 의한 수직 자기 메모리 소자의 스토리지 노드의 제조방법은 기판의 일부 영역 상에, 하부 자성층과 터널 배리어를 포함하는 자성 적층물을 형성하는 단계, 상기 자성 적층물의 측면을 덮고, 측면이 경사면인 스페이서 절연층을 형성하는 단계 및 상기 자성 적층물의 상부면을 덮고 상기 스페이서 절연층의 측면 상으로 확장되는 자유 자성층을 형성하는 단계를 포함할 수 있다.
이러한 스토리지 노드 제조방법에서, 상기 자성 적층물은 상기 하부 자성층 및 상기 터널 배리어막을 순차적으로 적층한 다음, 역순으로 패터닝하여 형성할 수 있다.
상기 자유 자성층 상에 제2 터널 배리어막을 더 형성할 수 있다.
상기 스페이서 절연층을 형성하는 단계는, 상기 기판 상에 상기 자성 적층물을 덮는 절연층을 형성하는 단계 및 상기 절연층의 전면을 상기 기판이 노출될 때까지 이방성식각하는 단계를 더 포함할 수 있다.
상기 스페이서 절연층의 측면은 70˚~ 90˚의 경사각으로 형성할 수 있다.
상기 자유 자성층은 ALD, CVD 또는 PVD 방식으로 형성할 수 있다.
상기 자유 자성층은 수직 자기 이방성 물질층으로 형성할 수 있다.
본 발명의 다른 실시예에 의한 수직 자기 메모리 소자의 스토리지 노드의 제조방법은 기판의 일부 영역 상에, 하부 자성층을 포함하는 자성 적층물을 형성하는 단계, 상기 자성 적층물의 측면을 덮고, 측면이 경사면인 스페이서 절연층을 형성하는 단계 및 상기 자성 적층물의 상부면을 덮고 상기 스페이서 절연층의 측면 상으로 확장된 터널 배리어 및 자유 자성층을 순차적으로 형성하는 단계를 포함한다.
이러한 제조 방법에서, 상기 스페이서 절연층을 형성하는 단계는 상기 기판 상에 상기 자성 적층물을 덮는 절연층을 형성하는 단계 및 상기 절연층의 전면을 상기 기판이 노출될 때까지 이방성 식각하는 단계를 더 포함할 수 있다.
상기 스페이서 절연층의 측면은 70˚~ 90˚의 경사각으로 형성할 수 있다.
본 발명의 일 실시예에 의한 수직 자기 메모리 소자의 제조방법은 기판에 스위칭 소자를 형성하는 단계 및 상기 기판 상에 상기 스위칭 소자를 덮는 층간 절연층을 형성하는 단계 및 상기 층간 절연층 상에 상기 스위칭 소자에 연결되는 스토리지 노드를 형성하는 단계를 포함하고, 이때, 스토리지 노드는 상기 본 발명의 일 실시예 또는 다른 실시예에 의한 스토리지 노드의 제조방법으로 형성할 수 있다.
본 발명의 일 실시예에 의한 자기 메모리 소자에서 스토리지 노드(MTJ셀)는 수직 자기 이방성 물질로 형성되고 3차원 구조(아래 층을 감싸는 캡 구조)를 갖는 자유층을 포함한다.
이렇게 해서 스토리지 노드는 4F2 또는 6F2 구조(F=15nm 또는 20nm)의 셀 레이아웃(cell layout)을 구현할 수 있을 정도로 작은 셀 사이즈를 가질 수 있다.
따라서 본 발명의 일 실시예에 의한 자기 메모리 소자를 이용하면, 20nm 이하의 디자인 룰(design rule)이 적용되는 고집적 자기 메모리 소자를 구현할 수 있다.
또한, 자유층으로 사용되는 수직 자기 이방성 물질의 선택에 따라 고집적 비휘발성 자기 메모리 소자를 구현할 수도 있는데, 이 경우에 자기 메모리 소자는 1일 1회의 리프레시(refresh) 주기를 갖거나 그 이상이나 그 이하의 리프레시 주기를 갖는 DRAM으로 동작될 수도 있다. 달리 말하면, 통상의 DRAM에 요구되는 리프레시 주기보다 긴 리프레시 주기를 갖는 자성 DRAM(Magnetic DRAM)을 구현할 수 있다.
그러므로 본 발명의 일 실시예에 의한 자기 메모리 소자를 이용하면, 기존의 DRAM에 비해 리프레시 전력을 크게 줄일 수 있는 자성 DRAM을 구현할 수 있다.
도 1은 본 발명의 일 실시예에 의한 자기 메모리 소자의 단면도이다.
도 2는 도 1의 스토리지 노드를 확대한 단면도이다.
도 3은 도 2의 스토리지 노드의 평면도이다.
도 4는 도 1의 스토리지 노드에서 터널 배리어가 하부 자성층의 상부면 상에만 구비된 경우를 나타낸 단면도이다.
도 5는 도 1의 메모리 소자의 셀 사이즈가 4F2일 때, 스토리지 노드의 레이 아웃을 나타낸 평면도이다.
도 6은 도 1의 메모리 소자의 셀 사이즈가 6F2일 때, 스토리지 노드의 레이 아웃을 나타낸 평면도이다.
도 7 내지 도 16은 본 발명의 일 실시예에 의한 자기 메모리 소자의 제조방법을 단계별로 나타낸 단면도들이다.
이하, 본 발명의 일 실시예에 의한 수직 자기 이방성 물질의 자유층을 포함하는 스토리지 노드와 이를 포함하는 자기 메모리 소자 및 상기 스토리지 노드의 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 일 실시예에 의한 자기 메모리 소자에 대해 설명한다. 이 과정에서 수직 자기 이방성 물질의 자유층을 포함하는 스토리지 노드에 대한 설명도 평행된다.
도 1은 본 발명의 일 실시예에 의한 자기 메모리 소자를 보여준다.
도 1을 참조하면, 기판(30)에 제1 및 제2 불순물 영역(32, 34)이 이격되게 존재한다. 기판(30)은 반도체 기판일 수 있고, 불순물이 도핑된 것일 수 있다. 제1 및 제2 불순물 영역(32, 34) 중 어느 하나는 소스 영역이고, 나머지는 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(32, 34) 사이의 기판(30) 상에 게이트 전극을 포함하는 게이트 적층물(36)이 존재한다. 기판(30)과 제1 및 제2 불순물 영역(32, 34)과 게이트 적층물(36)은 전계 효과 트랜지스터(이하, 트랜지스터)를 형성할 수 있다. 상기 트랜지스터는 기판(30)에 구비될 수 있는 스위칭 소자의 한 종류에 불과하다. 상기 트랜지스터 대신에 다른 스위칭 소장, 예를 들면 다이오드가 구비될 수도 있다. 제2 불순물 영역(34) 상에 게이트 적층물(36)과 이격되게 도전성 플러그(42)가 형성되어 있다. 도전성 플러그(42) 상에 도전성 패드층(44)이 구비되어 있다. 도전성 패드층(44)의 직경은 도전성 플러그(42)보다 넓을 수 있다. 도전성 패드층(44)은 생략될 수도 있다. 기판(30) 상에 도전성 플러그(42)와 도전성 패드층(44)을 둘러싸는 층간 절연층(38)이 형성되어 있다. 제1 및 제2 불순물 영역(32, 34)과 게이트 적층물(36)은 층간 절연층(38)으로 덮여있다. 층간 절연층(38)은 반도체 소자에 사용되는 통상의 절연 물질일 수 있다. 도전성 패드층(44) 상에 스토리지 노드(S1)가 구비되어 있다. 스토리지 노드(S1)는 MTJ 셀일 수 있다. 스토리지 노드(S1)는 하부 자성층(48)을 포함한다. 하부 자성층(48)은 단층 또는 복층일 수 있고, 씨드층(seed layer)을 포함할 수 있다. 스토리지 노드(S1)는 하부 자성층(48)을 덮는 스페이서 절연막(54)을 포함한다. 스페이서 절연막(54)은, 예를 들면 실리콘 산화물 등과 같은 산화물 보호막일 수 있다. 스페이서 절연막(54)의 측면은 경사면이다. 이때, 상기 경사면의 폭은 하부 자성층(48)의 상부면에서 밑면으로 갈수록 넓어진다. 스토리지 노드(S1)는 순차적으로 적층된 터널 배리어(tunnel barrier)(56) 및 자유 자성층(free magnetic layer)(58)(이하, 자유층)을 포함한다. 터널 배리어(56)는 하부 자성층(48)의 상부면을 덮고 아래로 확장되어 스페이서 절연막(54)의 측면을 덮도록 구비된다. 자유층(58)은 이러한 터널 배리어(56)의 외부면을 덮도록 구비된다. 결과적으로, 터널 배리어(56)처럼 직접 접촉되지는 않지만, 자유층(58)도 하부 자성층(48)의 상부면을 덮고 아래로 확장되어 스페이서 절연막(54)의 측면을 덮도록 구비된다. 이에 따라 자유층(58)의 구비된 형태는 기존의 2차원 평판 구조와 달리 3차원 구조 혹은 입체적인 구조가 된다. 터널 배리어(56)는, 예를 들면 MgO막일 수 있다. 자유층(58)은 자기 분극의 방향이 임계치 이상의 외부 자기장 또는 스핀 분극 전류에 의해 스위칭될 수 있는(반전될 수 있는) 자성층일 수 있다. 자유층(58)은 수직 자기 이방성 물질층일 수 있는데, 그 중에서도 계면 수직 자기 이방성(Interface Perpendicular Magnetic Anisotropy)(IPMA)을 갖는 물질층일 수 있다. 예를 들면, 자유층(58)은 CoFeB층일 수 있다. 자유층(58)은 IPMA 물질의 성분과 비자성 성분을 포함하는 자성층일 수도 있다. 스토리지 노드(S1)는 층간 절연층(62)으로 덮여있다. 층간 절연층(62)에 자유층(58)의 일부, 예를 들면 상부면이 노출되는 비어홀(64)이 포함되어 있다. 비어홀(64)은 도전성 플러그(66)로 채워져 있다. 도전성 플러그(66)와 자유층(58) 사이에 캡핑층(미도시)이 더 구비될 수 있다. 층간 절연층(62) 상에 도전성 플러그(66)와 접촉된 도전층(75)이 구비되어 있다. 도전층(75)은 비트라인일 수 있다.
도 2는 도 1의 스토리지 노드(S1)를 확대하여 보여준다.
도 2를 참조하면, 스페이서 절연막(54)의 측면의 경사각(θ)의 최대각은 90도 이하일 수 있다. 경사각(θ)은 하부 자성측(48)의 측면과 자유층(58)의 최외면 사이의 거리(t1)와 자유층(58)의 유효면적을 고려하여 결정될 수 있다. 거리(t1)는, 예를 들면 2.5nm일 수 있고, 그 이상 또는 그 이하일 수도 있다. 자유층(58)은 도 3에 도시한 바와 같이, 평면 형태는 원형일 수 있다. 이때, 자유층(58)의 직경(D1)은 디자인 룰(design rule)(D/R)이 15nm일 때, 예를 들면 19nm일 수 있고, 디자인 룰이 20nm일 때는 26nm일 수 있다.
스페이서 절연막(54)의 측면 경사각(θ)의 최소 각은, 예를 들면 70˚ 이상일 수 있는데, 75˚ 이상일 수 있다. 도 2에서 자유층(58)은 제1 내지 제3 길이(L1, L2, L3)를 포함하는데, 제1 내지 제3 길이(L1-L3)의 합은 자유층(58)의 직경(D1)과 동일할 수 있다. 자유층(58)의 상부면 혹은 하부 자성층(48)의 상부면에 평행한 부분은 제2 길이(L2)을 갖는다. 제2 길이(L2)는, 예를 들면 디자인 룰에 따라 15nm 또는 20nm일 수 있다. 경사각(θ)이 90˚일 때, 거리(t1)는 디자인 룰에 따라 1.8nm보다 작거나 2.6nm보다 작을 수도 있다. 이 경우, 자유층(58)의 제2 길이(L2)는 15nm 이상 또는 20nm 이상일 수 있고, 자유층(58)의 제1 및 제3 길이(L1, L3)은 각각 7nm보다 작거나 10nm보다 작을 수 있다. MTJ 셀의 사이즈에 관계없이 자유층(58)의 제1 및 제3 길이(L1, L3)는 동일할 수 있다. 자유층(58)의 제1 및 제3 길이(L1, L3)를 갖는 부분은 스페이서 절연층(54)의 경사면에 평행한 부분이다. 경사각(θ)이 상기 최소각 이상에서 커질 수록 자유층(58)의 제1 및 제3 길이(L1, L3)는 길어질 수 있다. 또한, 하부 자성층(48)의 두께(t2)가 두꺼울 수록 스페이서 절연층(54)의 경사면의 길이는 길어지므로, 자유층(58)의 제1 및 제3 길이(L1, L3)는 더 길어질 수 있다. 이에 따라 상기한 조건을 만족하면서 주어진 직경(D) 내에서 자유층(58)의 면적은 증가될 수 있다.
자유층(58)의 부피(V)와 자유층(58)으로 사용되는 수직 자기 이방성 물질의 이방성 에너지(Ku)의 곱(KuV)는 50KBT(KB:볼쯔만 상수, T:절대온도)보다 클 수 있는데, 이때는 자유층(58)은 불휘발성 조건(KuV>50KBT)을 만족하게 된다.
그러나 KuV가 50KBT보다 작을 때, MTJ 셀은 한정된 시간 동안, 예를 들면 24시간 동안 열적으로 안정하여 불휘발 상태를 유지할 수 있다. 따라서 MTJ 셀을 동일한 상태로 유지하기 위해, 상기 한정된 시간 동안에 1번의 리프레시(refresh)만 필요할 수 있다. 자유층(58)의 부피와 자유층(58)으로 사용되는 수직 자기 이방성 물질에 따라, MTJ 셀의 열적 안정 상태의 지속시간은 하루(24시간)보다 짧을 수 있고, 리프레시 주기도 짧아질 수 있다.
이와 같이 자유층(58)의 부피와 자유층(58)으로 사용되는 수직 이방성 물질을 적절히 선택함으로써, 도 1의 자기 메모리 소자는 불휘발성 메모리 소자가 될 수도 있고, DRAM 등과 같은 휘발성 메모리 소자의 리프레시 주기보다 훨씬 긴 리프레시 주기를 갖는 휘발성 메모리 소자가 될 수도 있다.
도 1의 자기 메모리 소자가 DRAM 등과 같은 휘발성 메모리 소자의 리프레시 주기보다 훨씬 긴 리프레시 주기를 갖는 휘발성 메모리 소자일 때, DRAM 등과 같은 통상의 휘발성 메모리 소자와 구분하기 위해, 이하 자성 DRAM(Magnetic DRAM)(MDRAM)이라 한다.
한편, 도 4에 도시한 바와 같이, 터널 배리어(56)는 하부 자성층(48) 상에만 구비될 수 있다. 이때, 스페이서 절연층(54)은 하부 자성층(48)의 측면을 덮도록 구비될 수 있다.
도 2에 도시한 바와 같이 터널 배리어(56)가 스페이서 절연층(54)의 측면 상으로 확장된 부분을 갖는 경우, 터널 배리어(56)는 하부 자성층(48)의 가장자리를 완전히 덮도록 형성된다. 따라서 제조 공정에서 하부 자성층(48)의 가장자리에 대응하는 부분이 식각에 노출되지 않는다. 이에 따라 각 메모리 셀의 스토리지 노드(S1)에서 하부 자성층(48)과 터널 배리어(56)의 접촉 상태는 동일한 상태가 될 수 있다. 그러므로 각 메모리 셀 사이의 저항 산포는 균일할 수 있다. 이러한 결과는 메모리 소자의 신뢰성을 높인다.
또한, 터널 배리어(56)가 스페이서 절연층(54)의 측면 상으로 확장된 경우, 터널 배리어(56)와 그 하부층의 접촉면적이 증가하는 바, 메모리 소자의 내구성(endurance)을 증가시키는데 도움이 될 수 있다.
도 5는 도 1의 메모리 소자를 4F2 구조로 구현한 셀 레이아웃을 보여준다. 이때, 셀 레이아웃의 디자인 룰(design rule)(D/R)은 15nm 또는 20nm이다.
도 5에서 스토리지 노드(S1)의 직경(D1)은 19nm 또는 26nm일 수 있다. 도 5의 레이 아웃에서 스토리지 노드(S1)의 가로 방향 간격(w1)은 디자인 룰에 따라 11nm(D/R 15nm, 직경(D1) 19nm일 때) 또는 14nm(D/R 20nm, 직경(D1) 26nm일 때)가 될 수 있다. 세로방향의 간격은 가로 방향의 간격과 동일할 수 있다. D/R 15nm, 직경(D1) 19nm에서 1F=15nm이고, D/R 20nm, 직경(D1) 26nm에서 1F=20nm이다.
도 6은 도 1의 메모리 소자를 6F2의 구조로 구현한 셀 레이아웃을 보여준다. 이때, 셀 레이아웃의 디자인 룰(design rule)(D/R)은 15nm 또는 20nm이다.
도 6에서 스토리지 노드(S1)의 직경(D1)은 D/R이 15nm일 때, 19nm이고, D/R이 20nm일 때, 26nm일 수 있다. 스토리지 노드(S1)의 가로 방향 간격(w2)은 디자인 룰에 따라 15nm 이상(D/R 15nm, 직경(D1) 19nm일 때) 또는 20nm 이상(D/R 20nm, 직경(D1) 26nm일 때)일 수 있다. 세로방향의 간격은 D/R 15nm, 직경(D1) 19nm에서 11nm이고, D/R 20nm, 직경(D1) 26nm에서 14nm이다.
스토리지 노드(S1)는 도 2에서 볼 수 있듯이 캡 모양으로 입체적으로 구비된다. 따라서 D/R이 15nm이고, 직경(D1)이 19nm일 때, 스토리지 노드(S1)의 실질적인 직경은 29nm가 된다. 또한, D/R이 20nm이고, 직경(D1)이 26nm일 때, 스토리지 노드(S1)의 실질적인 직경은 40nm가 된다.
따라서 D/R이 20nm이하인 공정을 적용하여 고집적의 MRAM을 구현할 수 있고, 현재의 DRAM 공정 한계를 넘어서는 영역에서 DRAM과 동등한 역할을 수행할 수 있는 MDRAM을 구현할 수 있다.
다음에는 본 발명의 일 실시예에 의한 자기 메모리 소자의 제조방법을 도 7 내지 도 16을 참조하여 설명한다. 이 과정에서 도 1의 메모리 소자의 설명에서 언급된 부재에 대해서는 동일한 참조번호를 사용하고, 그에 대한 설명은 생략한다.
도 7을 참조하면, 기판(30) 게이트 적층물(36)과 소스 또는 드레인 영역으로 사용되는 제1 및 제2 불순물 영역(32, 34)을 형성하여 트랜지스터를 형성한다. 기판(30) 상에 게이트 적층물(36)을 덮는 제1 층간 절연층(38a)을 형성하고, 그 표면을 평탄화한다. 제1 층간 절연층(38a)에 제2 불순물 영역(34)이 노출되는 콘택홀(40)을 형성한다. 콘택홀(40)은 도전성 플러그(42)로 채운다. 제1 층간 절연층(38a) 상에 도전성 플러그(42)를 덮는 도전성 패드층(44)을 형성한다.
다음, 도 8을 참조하면, 제1 층간 절연층(38a) 상에 도전성 패드층(44)을 덮는 제2 층간 절연층(38b)을 형성한다. 도 1의 층간 절연층(38)은 제1 및 제2 층간 절연층(38a, 38b)으로 구성될 수 있다. 제2 층간 절연층(38b)이 형성된 후, 도전성 패드층(44)의 상부면이 노출될 때까지 제2 층간 절연층(38b)의 상부면을 평탄화한다. 제2 층간 절연층(38b) 상에 도전성 패드층(44)을 덮는 자성 적층물(75)을 형성한다. 자성 적층물(75)은 씨드층과 도 1의 하부 자성층(48)을 포함할 수 있다. 또한 자성 적층물(75)은 다른 물질층을 더 포함할 수 있다. 자성 적층물(75)의 일부 영역 상에 마스크(M1)를 형성한다. 마스크(M1)는 감광막 패턴일 수 있다. 마스크(M1)는 도전성 플러그(42) 위쪽에 위치할 수 있다. 마스크(M1)에 의해 자성 적층물(75) 중에서 도 1의 스토리지 노드(S1)에 포함될 영역이 한정된다. 계속해서, 마스크(M1) 둘레의 자성 적층물(75)을 식각한다. 이 식각은 도전성 패드층(44)이 노출될 때까지 실시한다. 식각 후, 마스크(M1)를 제거한다.
이러한 식각으로, 도 9에 도시한 바와 같이, 도전성 패드층(44) 상에 자성 적층물 패턴(75a)이 형성된다.
한편, 마스크(M1)를 형성하기 전에, 자성 적층물(75) 상에 하드 마스크(미도시)를 형성할 수 있다. 이 경우, 마스크(M1)는 상기 하드 마스크 상에 형성할 수 있다. 이후, 마스크(M1) 둘레의 상기 하드 마스크를 식각한 다음, 마스크(M1)를 제거한다. 이렇게 해서 마스크(M1)와 동일한 위치에만 상기 하드 마스크가 남게 된다. 남은 하드 마스크를 식각 마스크로 사용하여 그 둘레의 자성 적층물(75)을 식각한 후, 상기 하드 마스크를 제거한다. 이후의 진행은 마스크(M1)를 제거한 후와 동일할 수 있다.
도 9를 참조하면, 자성 적층물 패턴(75a)을 형성한 다음, 자성 적층물 패턴(75a)의 측면을 덮는 스페이서 절연층(54)을 형성한다. 스페이서 절연층(54)은 그 경사면이 소정의 각(θ)을 갖도록 형성할 수 있다. 스페이서 절연층(54)은 제2 층간 절연층(38b) 상에 자성 적층물 패턴(75a)을 덮는 절연층(미도시)을 형성한 다음, 상기 절연층을 이방성 식각하여 형성할 수 있다. 이방성 식각의 성질에 의해 상기 절연층은 자성 적층물 패턴(75a)의 측면에만 남게 되고, 남은 부분은 스페이서 절연층(54)과 같이 경사면이 소정의 각을 갖게 된다. 그러므로 상기 이방성 식각 공정에서 공정의 조건을 조정하여 스페이서 절연층(54)의 측면의 경사각(θ)을, 예를 들면 70˚ 이상이 되도록 할 수 있다.
도 10부터 제2 층간 절연층(38b) 및 도전성 패드층(44) 아래의 물질층들은 도시를 생략한다.
도 10을 참조하면, 제2 층간 절연층(38b) 상에 자성 적층물 패턴(75a)과 스페이서 절연층(54)을 덮는 터널 배리어막(56) 및 자유층(58)을 순차적으로 형성한다. 터널 배리어막(56)와 자유층(58)은 형성되는 표면 전체에서 균일한 두께로 형성될 수 있다. 터널 배리어막(56)과 자유층(58)은, 예를 들면 화학 기상 증착(Chemical Vapor Deposition), 원자층 증착(Atomic Layer Deposition) 또는 물리 기상 증착(Physical Vapor Deposition) 방식으로 형성될 수 있다. 터널 배리어막(56) 하부의 자성 물질층도 이러한 증착 방식을 이용하여 형성될 수 있다. 자유층(58) 상에 마스크(M2)를 형성한다. 마스크(M2)는 자유층(58)에서 자성 적층물 패턴(75a)의 상부면을 덮는 부분을 덮고, 스페이서 절연층(54)의 측면 위로 확장된 부분 중 일부도 덮는다.
도 10에서 마스크(M2)의 경계는 최종 형성될 자유층(56)의 직경(D1)과 셀 레이아웃에서 스토리지 노드(S1) 사이의 간격을 고려하여 자유층(56)의 상부면으로부터 멀어지거나 가까워질 수 있다. 마스크(M2)는 감광막 패턴 또는 하드 마스크일 수 있다. 마스크(M2)가 하드 마스크일 때, 마스크(M2)는 도전성 마스크, 예를 들면, TiN 마스크 또는 W 마스크일 수 있다. 마스크(M2)가 하드 마스크일 때, 마스크(M2)는 마스크 형성 물질을 자유층(56) 상에 형성한 다음, 감광막 마스크(photoresist mask)를 이용하여 상기 마스크 형성 물질을 패터닝함으로써 형성될 수 있다.
계속해서, 마스크(M2) 둘레의 자유층(58) 및 터널 배리어막(56)을 제거하고, 마스크(M2)도 제거한다. 마스크(M2)가 상기한 도전성 하드 마스크이면, 마스크(M2)는 제거하지 않아도 무방하다. 하기 공정은 마스크(M2)가 제거된 것으로 간주한다. 마스크(M2)가 제거된 후, 도 11에 도시한 바와 같이, 스페이서 절연층(54)의 경사진 측면 상으로 확장된 부분을 갖는 터널 배리어막(56) 및 자유층(58)이 형성되어 MTJ 셀로 사용되는 스토리지 노드(S1)가 형성된다.
도 11을 계속 참조하면, 제2 층간 절연층(38b) 상에 스토리지 노드(S1)를 덮는 층간 절연층(62)을 형성한다. 이어서, 도 12에 도시한 바와 같이 층간 절연층(62)에 자유층(58)의 상부면이 노출되는 비어홀(64)을 형성한다.
비어홀(64)은 도전성 플러그(66)로 채운다. 층간 절연층(62) 상에 도전성 플러그(66)에 접촉되는 도전층(70)을 형성한다. 이렇게 해서 MTJ 셀에 캡 형태의 3차원 구조를 갖는 자유층(58)이 구비된 자기 메모리 소자가 형성된다.
한편, 상기 제조 과정에서 자유층(58) 상에 자유층(58)에 대한 인터페이서 수직 자화 특성을 강화할 수 있는 다른 터널 배리어막(미도시)을 더 형성할 수도 있다. 이때, 상기 다른 터널 배리어막은 터널 배리어막(56)과 동일한 물질이거나 다른 산화물일 수 있다.
도 13은 도 10의 마스크(M2)가 도전성 마스크이고, 스토리지 노드(S1)가 형성된 후 남아 있을 때, 비어홀(64)과 도전성 플러그(66)가 마스크(M2) 상에 형성되는 경우를 보여준다.
다음은 상술한 제조 방법에서 자유층(58)만 캡 구조를 가질 때의 제조 과정을 도 14 내지 도 16을 참조하여 설명한다.
도 14를 참조하면, 제2 층간 절연층(38b) 상에 도전성 패드층(44)을 덮는 자성 적층물(80)을 형성한다. 자성 적층물(80)은 하부 자성층(48)과 터널 배리어(56)를 순차적으로 적층하여 형성한 것이다. 자성 적층물(80)은 씨드층을 포함할 수도 있다. 자성 적층물(80) 상에 마스크(M3)를 형성한다. 마스크(M3) 둘레의 자성 적층물(80)을 식각하면, 도 15에 도시한 바와 같이 자성 적층물 패턴(80a)이 형성된다. 이후, 마스크(M3)를 제거한다.
도 15를 참조하면, 제2 층간 절연층(38b) 상에 자성 적층물 패턴(80a)의 측면을 덮는 스페이서 절연층(90)을 형성한다. 스페이서 절연층(90)은 도 9의 스페이서 절연층(54)을 형성할 때와 동일한 조건과 방식으로 형성할 수 있다. 제2 층간 절연층(38b) 상에 자성 적층물 패턴(80a)의 상부면을 덮고 스페이서 절연층(90)의 경사진 측면을 덮는 자유층(58)을 형성한다. 자유층(58) 상에 자성 적층물 패턴(80a)을 덮고 스페이서 절연층(90)의 측면의 일부도 덮는 마스크(M4)를 형성한다. 마스크(M4)의 형성 위치와 재질은 도 14의 마스크(M2)와 동일할 수 있다. 마스크(M4) 둘레의 자유층(58)을 식각한다.
이렇게 해서, 도 16에 도시한 바와 같이 자성 적층물 패턴(90)의 상부면을 덮고 스페이서 절연층(90)의 측면 상으로 확장된 부분을 갖는 자유층(58)이 형성되어 스토리지 노드(S2)가 형성된다. 이후, 마스크(M4)를 제거하는데, 마스크(M4)가 도전성 하드 마스크인 경우, 제거하지 않고 남길 수도 있다. 편의 상, 마스크(M4)는 제거하는 것으로 하고, 이후의 공정은 도 12에서 설명한 공정과 동일할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32, 34:제1 및 제2 불순물 영역
36:게이트 적층물 38, 62:층간 절연층
38a, 38b:제1 및 제2 층간 절연층
42, 66:도전성 플러그 44:도전성 패드층
48:하부 자성층 54:스페이서 절연층
56:터널 배리어(tunnel barrier)
58:자유층(free layer) 64:비어홀
70:도전층 75, 80:자성 적층물
75a, 80a:자성 적층물 패턴
D1:자유층의 직경(스토리지 노드 직경)
M1-M4:마스크 S1, S2:스토리지 노드
W1:4F2 구조에서 스토리지 노드의 간격
W2:6F2 구조에서 스토리지 노드의 가로간격

Claims (24)

  1. 하부 자성층;
    상기 하부 자성층 상에 형성된 터널 배리어; 및
    상기 터널 배리어 상에 형성되고, 스핀 전류에 의해 자화 방향이 스위칭되는 자유층;을 포함하고,
    상기 자유층은 수직 자기 이방성 물질층을 포함하고,
    상기 자유층은 자신의 아래에 형성된 물질층을 감싸는 캡(cap) 구조를 가지며,
    상기 하부 자성층의 측면과 상기 자유층의 상기 하부 자성층의 측면을 덮는 부분 사이에 스페이서 절연층이 구비되어 있고,
    상기 자유층의 직경은 상기 스페이서 절연층의 직경보다 작은 자기 메모리 소자의 스토리지 노드.
  2. 제 1 항에 있어서,
    상기 터널 배리어는 그 아래에 형성된 물질층을 감싸는 캡 구조인 자기 메모리 소자의 스토리지 노드.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 터널 배리어는 상기 하부 자성층의 상부면 상에만 구비된 자기 메모리 소자의 스토리지 노드.
  5. 제 1 항에 있어서,
    상기 자유층은 외부 영향이 없을 때, 결정된 자화 방향이 그대로 유지되는 불휘발성 물질층인 자기 메모리 소자의 스토리지 노드.
  6. 제 1 항에 있어서,
    상기 자유층은 외부 영향이 없을 때, 결정된 자화 방향을 유지시키기 위해 정해진 주기마다 리프레시(refresh)가 필요한 휘발성 물질층인 자기 메모리 소자의 스토리지 노드.
  7. 제 2 항에 있어서,
    상기 터널 배리어 아래에 형성된 물질층의 측면과 상기 터널 배리어 사이에 상기 스페이서 절연층이 구비된 자기 메모리 소자의 스토리지 노드.
  8. 제 7 항에 있어서,
    상기 스페이서 절연층의 측면은 70˚~ 90˚의 경사각을 갖는 자기 메모리 소자의 스토리지 노드.
  9. 제 6 항에 있어서,
    상기 리프레시 주기는 DRAM의 리프레시 주기보다 긴 자기 메모리 소자의 스토리지 노드.
  10. 스위칭 소자; 및
    상기 스위칭 소자에 연결된 스토리지 노드;를 포함하고,
    상기 스토리지 노드는 청구항 1의 스토리지 노드인 자기 메모리 소자.
  11. 기판의 일부 영역 상에, 하부 자성층과 터널 배리어를 포함하는 자성 적층물을 형성하는 단계;
    상기 자성 적층물의 측면을 덮고, 측면이 경사면인 스페이서 절연층을 형성하는 단계; 및
    상기 자성 적층물의 상부면을 덮고 상기 스페이서 절연층의 측면 상으로 확장되는 자유 자성층을 형성하는 단계;를 포함하고,
    상기 자유 자성층은 수직 자기 이방성 물질층을 포함하고,
    상기 자유 자성층의 직경은 상기 스페이서 절연층의 직경보다 작은 자기 메모리 소자의 스토리지 노드의 제조방법.
  12. 제 11 항에 있어서,
    상기 자성 적층물은 상기 하부 자성층 및 터널 배리어막을 순차적으로 적층한 다음, 역순으로 패터닝하여 형성하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  13. 제 11 항에 있어서,
    상기 스페이서 절연층을 형성하는 단계는,
    상기 기판 상에 상기 자성 적층물을 덮는 절연층을 형성하는 단계; 및
    상기 절연층의 전면을 상기 기판이 노출될 때까지 이방성식각하는 단계;를 더 포함하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  14. 제 11 항에 있어서,
    상기 스페이서 절연층의 측면은 70˚~ 90˚의 경사각으로 형성하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  15. 제 11 항에 있어서,
    상기 자유 자성층을 형성한 후, 평면 직경이 19nm 또는 26nm가 되도록 상기 자유 자성층을 패터닝하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  16. 제 11 항에 있어서,
    상기 자유 자성층은 ALD, CVD 또는 PVD 방식으로 형성하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  17. 삭제
  18. 기판의 일부 영역 상에, 하부 자성층을 포함하는 자성 적층물을 형성하는 단계;
    상기 자성 적층물의 측면을 덮고, 측면이 경사면인 스페이서 절연층을 형성하는 단계; 및
    상기 자성 적층물의 상부면을 덮고 상기 스페이서 절연층의 측면 상으로 확장된 터널 배리어 및 자유 자성층을 순차적으로 형성하는 단계;를 포함하고,
    상기 자유 자성층은 수직 자기 이방성 물질층을 포함하고, 상기 자유 자성층의 직경은 상기 스페이서 절연층의 직경보다 작은 자기 메모리 소자의 스토리지 노드의 제조방법.
  19. 제 18 항에 있어서,
    상기 스페이서 절연층을 형성하는 단계는,
    상기 기판 상에 상기 자성 적층물을 덮는 절연층을 형성하는 단계; 및
    상기 절연층의 전면을 상기 기판이 노출될 때까지 이방성식각하는 단계;를 더 포함하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  20. 제 19 항에 있어서,
    상기 스페이서 절연층의 측면은 70˚~ 90˚의 경사각으로 형성하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  21. 제 19 항에 있어서,
    상기 터널 배리어 및 자유 자성층을 순차적으로 형성한 다음, 상기 자유 자성층의 직경이 19nm 또는 26nm가 되도록 상기 자유 자성층을 패터닝하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  22. 제 19 항에 있어서,
    상기 자유 자성층은 ALD, CVD 또는 PVD 방식으로 형성하는 자기 메모리 소자의 스토리지 노드의 제조방법.
  23. 삭제
  24. 기판에 스위칭 소자를 형성하는 단계; 및
    상기 기판 상에 상기 스위칭 소자를 덮는 층간 절연층을 형성하는 단계; 및
    상기 층간 절연층 상에 상기 스위칭 소자에 연결되는 스토리지 노드를 형성하는 단계를 포함하고,
    상기 스토리지 노드는 청구항 11 또는 청구항 18의 방법으로 형성하는 자기 메모리 소자의 제조방법.
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