KR102575405B1 - 자기 저항 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

자기 저항 메모리 소자의 제조에서, 기판 상에 층간 절연막 및 상기 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 층간 절연막 상에 하부 전극막, 자기 터널접합막 및 중간 전극막을 형성한다. 상기 중간 전극막 상에 상부 전극을 형성한다. 상기 상부 전극의 측벽 및 상부면 상에, 적어도 상기 상부 전극의 측벽 및 상부면을 덮는 상부 전극 보호 구조물을 형성한다. 그리고, 상기 상부 전극 및 상부 전극 보호 구조물을 식각 마스크로 이용하여 상기 중간 전극막, 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 형성하고, 상기 식각 공정에서 상기 상부 전극 보호 구조물에 의해 상기 상부 전극이 노출되지 않도록 한다. 상기 자기 저항 메모리 소자는 MTJ 구조물의 쇼트가 감소되어 우수한 전기적 특성을 가질 수 있다.

Description

자기 저항 메모리 소자 및 그 제조 방법{MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 소자 및 그 제조 방법에 관한 것이다.
자기 저항 메모리 소자의 제조에서, 자기 터널 접합막(magnetic tunnel junction, MTJ)막을 물리적 식각 공정을 통해 식각하여 MTJ 구조물을 형성하는 공정이 포함될 수 있다. 상기 물리적 식각 공정을 수행할 때, 도전성 식각 부산물이 상기 MTJ 구조물 측벽에 재증착되어 전기적 쇼트 불량이 발생할 수 있다. 상기 MTJ 구조물의 식각 방법에 관한 기술은 미국등록특허 9,419,211, 미국공개특허 2013-0037894, 미국공개특허 2016-0035969 등에 개시된다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자를 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법은, 기판 상에 층간 절연막 및 상기 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 층간 절연막 상에 하부 전극막, 자기 터널접합막 및 중간 전극막을 형성한다. 상기 중간 전극막 상에 상부 전극을 형성한다. 상기 상부 전극의 측벽 및 상부면 상에, 적어도 상기 상부 전극의 측벽 및 상부면을 덮는 상부 전극 보호 구조물을 형성한다. 그리고, 상기 상부 전극 및 상부 전극 보호 구조물을 식각 마스크로 이용하여 상기 중간 전극막, 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 형성하고, 상기 식각 공정에서 상기 상부 전극 보호 구조물에 의해 상기 상부 전극이 노출되지 않도록 하여 상기 상부 전극 상에 상부 전극 보호 구조물이 잔류하도록 한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법은, 기판 상에 층간 절연막 및 상기 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 층간 절연막 상에 하부 전극막, 자기 터널접합막 및 중간 전극막을 형성한다. 상기 중간 전극막 상에, 상기 중간 전극막의 상부면을 노출하는 개구부들을 포함하는 몰드 패턴을 형성한다. 상기 개구부 내부에, 상부 전극 및 상기 상부 전극의 표면을 덮는 상부 전극 보호 구조물을 형성한다. 상기 몰드 패턴을 제거한다. 그리고, 상기 상부 전극 및 상부 전극 보호 구조물을 식각 마스크로 이용하여 상기 중간 전극막, 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 형성하고, 상기 식각 공정에서 상기 상부 전극 보호 구조물에 의해 상기 상부 전극이 노출되지 않도록 하여 상기 상부 전극 상에 상부 전극 보호 구조물이 잔류하도록 한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법은, 기판 상에 층간 절연막 및 상기 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 층간 절연막 및 하부 전극 콘택 상에 하부 전극막, 자기 터널 접합막 및 중간 전극막을 형성한다. 상기 중간 전극막 상에, 상부 전극 및 하드 마스크가 적층된 구조물을 형성한다. 상기 상부 전극의 측벽 및 상부면 상에, 적어도 상기 상부 전극의 측벽 및 상부면을 덮는 상부 전극 보호 구조물을 형성한다. 상기 구조물 측벽 상에 절연성을 갖는 스페이서를 형성한다. 그리고, 상기 상부 전극, 상부 전극 보호 구조물 및 스페이서를 식각 마스크로 이용하여 상기 중간 전극막, 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 형성하고, 상기 식각 공정에서 상기 상부 전극 보호 구조물에 의해 상기 상부 전극이 노출되지 않도록 하여 상기 상부 전극 상에 상부 전극 보호 구조물이 잔류하도록 한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자는, 기판 상에 층간 절연막, 상기 층간 절연막을 관통하는 하부 전극 콘택, 상기 하부 전극 콘택 상에 적층되는 하부 전극, 자기 터널 접합 패턴 및 중간 전극, 상기 중간 전극 상에 구비되는 상부 전극, 및 상기 상부 전극의 측벽 및 상부면 상에 구비되고, 적어도 상기 상부 전극의 측벽 및 상부면을 덮는 상부 전극 보호 구조물을 포함한다.
상기 자기 저항 메모리 소자는 도전성 식각 부산물이 재증착되어 발생되는 MTJ 구조물의 쇼트 불량이 감소될 수 있다. 따라서, 상기 자기 저항 메모리 소자는 우수한 특성을 가질 수 있다.
도 1 내지 도 10을 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 11 내지 도 21은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 22 내지 도 28은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 29 내지 도 32는 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 10을 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 제1 층간 절연막(102)을 형성하고, 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
도시되지는 않았으나, 상기 기판(100) 상에는 각종 소자, 예를 들어, 워드 라인(word line), 트랜지스터, 다이오드, 소스/드레인 층, 콘택 플러그, 각종 배선 등과, 이를 커버하는 층간 절연막이 더 형성될 수 있다.
상기 제1 층간 절연막(102)은 예를 들어, 실리콘 산화물(SiO2), 혹은 실리콘 산화물(SiO2)의 유전 상수보다 낮은 유전 상수 즉, 대략 3.9 이하의 유전 상수를 갖는 저유전 물질을 포함하도록 형성될 수 있다.
상기 하부 전극 콘택(110)을 형성하는 방법으로, 상기 제1 층간 절연막(102) 상에 식각 마스크(도시안됨)를 형성하고, 이를 식각 마스크로 사용하여 상기 제1 층간 절연막(102)을 건식 식각함으로써 제1 개구부(104)를 형성할 수 있다. 상기 건식 식각 공정은 예를 들어, 반응성 이온 식각 공정과 같은 화학적 식각 공정을 통해 수행할 수 있다.
상기 제1 개구부(104)의 표면 및 상기 제1 층간 절연막 상에 제1 베리어막을 형성한다. 상기 제1 베리어막 상에 상기 제1 개구부(104)의 내부를 채우는 제1 도전막을 형성한다. 예시적인 실시예들에 있어서, 상기 제1 베리어막 및 제1 도전막은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 제1 베리어막은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제1 도전막은 저저항을 갖는 금속 물질, 예를 들어, 텅스텐, 구리, 알루미늄 등으로 형성될 수 있다.
이 후, 상기 제1 층간 절연막(102)의 표면이 노출되도록 상기 제1 베리어막 및 제1 도전막을 평탄화하여, 상기 제1 개구부(104) 내부에 제1 베리어 패턴(106) 및 도전 패턴(108)을 포함하는 상기 하부 전극 콘택(110)을 형성한다.
도 2를 참조하면, 상기 제1 층간 절연막(102) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 몰드막(118), 제1 하드 마스크막(120) 및 제2 하드 마스크막(122)을 순차적으로 형성한다.
상기 하부 전극막(112)은 후속 공정에서 형성되는 상부 전극막보다 낮은 비중을 갖는 금속 물질을 포함할 수 있다. 상기 하부 전극막(112)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 MTJ막(114)은 적층된 제1 자성막(114a), 터널 베리어막(114b) 및 제2 자성막(114c)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 자성막(114a)은 고정막, 하부 강자성막, 반강자성 커플링 스페이서막, 상부 강자성막을 포함할 수 있다. 이 때, 상기 고정막은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성막들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서막은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 자성막(114c)은 자화방향이 가변적인 자유층으로 제공될 수 있다. 이 경우, 제2 자성막(114c)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 제2 자성막(114c)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 제2 자성막(114c)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.
상기 터널 베리어막(114b)은 제1 및 제2 자성막(114a, 114c) 사이에 배치될 수 있다. 이에 따라, 제1 및 제2 자성막들(114a, 114c)은 서로 직접적으로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 터널 베리어막(114b)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어막(114b)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 터널 베리어막(114b)은 5 내지 30Å의 얇은 두께를 가질 수 있다.
상기 중간 전극막(116)은 후속 공정에서 형성되는 상부 전극막보다 낮은 비중을 갖는 금속 물질을 포함할 수 있다. 상기 중간 전극막(116)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 몰드막(118)은 후속 공정에서 상부 전극 및 상부 전극 보호 구조물을 형성하기 위한 몰드로 제공될 수 있다. 상기 몰드막(118)은 이 후 공정에 의해 형성되는 상부 전극 보호 구조물과의 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예시적인 실시예에서, 상기 몰드막(118)은 실리콘 산화물, 비정질 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 상기 몰드막(118)은 상기 상부 전극 및 상부 전극 보호 패턴이 적층된 구조물의 높이와 실질적으로 동일하거나 더 큰 두께로 보다 형성될 수 있다.
상기 제1 하드 마스크막(120)은 상기 몰드막(118)을 식각하기 위한 마스크로 제공될 수 있다. 따라서, 상기 제1 하드 마스크막(120)은 상기 몰드막(118)과의 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 제2 하드 마스크막(122)은 상기 제1 하드 마스크막(120)을 식각하기 위한 마스크로 제공될 수 있다. 그러나, 일부 실시예에서, 상기 제2 하드 마스크막(122)은 형성되지 않을 수도 있다.
일 예로, 상기 제1 하드 마스크막(120)은 탄소를 포함하는 스핀온 하드마스크(SOH, spin on hardmask)를 포함할 수 있고, 상기 제2 하드 마스크막(122)은 실리콘 산 질화물 또는 실리콘 질화물을 포함할 수 있다.
도 3을 참조하면, 상기 제2 하드 마스크막(122)을 사진 식각 공정을 통해 식각하여 제2 하드 마스크(122a)를 형성한다. 상기 제2 하드 마스크(122a)는 상기 상부 전극이 형성될 부위에 개구부를 포함할 수 있다.
상기 제2 하드 마스크(122a)를 식각 마스크로 이용하여 상기 제1 하드 마스크막(120)을 식각하여 제1 하드 마스크(120a)를 형성한다. 또한, 상기 제1 하드 마스크(120a)를 식각 마스크로 이용하여 상기 몰드막(118)을 식각하여 몰드 패턴(118a)을 형성한다. 상기 몰드 패턴(118a)에는 제2 개구부(124)를 포함할 수 있다. 상기 제2 개구부(124)의 저면에는 상기 중간 전극막(116)이 노출될 수 있다.
도 4를 참조하면, 상기 몰드 패턴(118a) 상에 형성된 제1 및 제2 하드 마스크들(120a, 122a)을 제거한다.
예를들어, 상기 제1 하드 마스크(120a)가 스핀온 하드 마스크를 포함하는 경우, 에싱 공정을 통해 제1 하드 마스크(120a)를 제거할 수 있다. 또한, 상기 제1 하드 마스크(120a)가 제거됨으로써, 상기 제2 하드 마스크(122a)가 리프트 오프되어 함께 제거될 수 있다.
상기 몰드 패턴(118a)의 표면 상에 컨포멀하게 도전성을 갖는 제1 보호막(126)을 형성한다. 상기 제1 보호막(126)은 이 후에 형성되는 상부 전극막(128)보다 낮은 비중을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 보호막(126)은 5.0 이하의 비중을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 보호막(126)은 티타늄 또는 티타늄 질화물을 포함할 수 있다.
상기 제1 보호막(126) 상에 상기 제2 개구부(124) 내부를 완전하게 채우도록 상부 전극막(128)을 형성할 수 있다. 상기 상부 전극막(128)은 상기 제1 보호막(126) 및 중간 전극막(116)보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다. 또한, 상기 상부 전극막(128)은 5.0 이상의 비중을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(128)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다. 일 예로, 상기 상부 전극막(128)은 텅스텐으로 형성될 수 있다.
도 5를 참조하면, 상기 몰드 패턴(118a) 상부면에 형성된 상기 제1 보호막(126) 및 상부 전극막(128)을 제거한다. 계속하여, 상기 제2 개구부(124) 내부에 포함되는 제1 보호막(126) 및 상부 전극막(128)을 일부 제거한다. 따라서, 상기 제2 개구부(124)의 하부에 제1 보호 패턴(126a) 및 상부 전극(128a)을 형성한다. 상기 제1 보호 패턴(126a)은 상기 상부 전극(128a)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 몰드 패턴(118a) 상부면에 형성된 상기 제1 보호막(126) 및 상부 전극막(128)을 제거하는 것과, 상기 제2 개구부(124) 내부에 포함되는 제1 보호막(126) 및 상부 전극막(128)의 일부를 제거하는 것은 에치백 공정을 통해 수행할 수 있다. 일부 실시예에서, 상기 몰드 패턴(118a) 상에 형성된 상기 제1 보호막(126) 및 상부 전극막(128)을 제거하는 것은 화학 기계적 연마 공정을 통해 수행하고, 상기 제2 개구부(124) 내부에 포함되는 제1 보호막(126) 및 상부 전극막(128)의 일부를 제거하는 것은 에치백 공정을 통해 수행할 수 있다.
도 6을 참조하면, 상기 몰드 패턴(118a), 상부 전극(128a) 및 제1 보호 패턴(126a) 상에, 상기 제2 개구부(124)의 내부를 채우도록 제2 보호막(132)을 형성한다.
상기 제2 보호막(132)은 상기 상부 전극(128a)보다 낮은 비중을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 보호막(132)은 5.0 이하의 비중을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 보호막(132)은 티타늄 또는 티타늄 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 보호막(132)은 상기 제1 보호 패턴(126a)과 동일한 물질로 형성할 수 있다.
도 7을 참조하면, 상기 몰드 패턴(118a)의 상부면이 노출되도록 상기 제2 보호막(132)을 평탄화하여, 상기 상부 전극(128a) 및 제1 보호 패턴(126a) 상에 제2 보호 패턴(132a)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
상기 제2 보호 패턴(132a)은 상기 상부 전극(128a)의 상부면을 덮을 수 있다. 따라서, 상기 제1 및 제2 보호 패턴들(126a, 132a)에 의해 상기 상부 전극(128a)의 표면이 완전히 덮혀져서, 상기 상부 전극(128a)의 표면이 노출되지 않을 수 있다. 상기 제1 및 제2 보호 패턴들(126a, 132a)은 상기 상부 전극(128a)을 보호 및 캡핑하는 상부 전극 보호 구조물(130)로 제공될 수 있다.
도 8을 참조하면, 상기 몰드 패턴(118a)을 제거한다. 상기 제거 공정은 습식 식각 공정을 포함할 수 있다.
예를들어, 상기 몰드 패턴(118a)이 실리콘 산화물로 형성된 경우, 상기 몰드 패턴(118a)은 불산을 포함하는 식각액을 이용하는 습식 식각을 통해 제거할 수 있다.
도 9를 참조하면, 상기 상부 전극(128a) 및 상부 전극 보호 구조물(130)을 식각 마스크로 이용하여, 상기 중간 전극막(116), MTJ막(114), 하부 전극막(112)을 순차적으로 식각함으로써 상기 하부 전극 콘택(110)의 상부면과 접촉하는 하부 전극(112a), MTJ 구조물(115) 및 중간 전극(116a)을 형성할 수 있다. 이 때, 상기 MTJ 구조물(115)은 순차적으로 적층된 제1 자성 패턴(115a), 터널 베리어 패턴(115b) 및 제2 자성 패턴(115c)을 포함할 수 있다. 이하에서, 상기 하부 전극(112a), MTJ 구조물(115) 및 중간 전극(116a)이 적층된 구조물을 형성하기 위한 식각 공정을 제1 식각 공정이라 하면서 설명한다.
예시적인 실시예들에 있어서, 상기 제1 식각 공정은 이온 빔 식각(IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 일 예로, 상기 제1 식각 공정은 아르곤 이온 스퍼터링 방식의 식각을 포함할 수 있다. 상기 제1 식각 공정에서, 상기 기판(100) 상으로 입사되는 이온빔의 제1 입사각이 50 내지 80도 일 수 있다.
상기 제1 식각 공정을 수행하면, 식각 대상막들에 포함된 도전 물질들이 포함되는 도전성 식각 부산물들이 발생될 수 있다. 상기 도전성 식각 부산물들은 상기 MTJ 구조물(115)의 측벽 상에 재증착될 수 있으며, 이 경우 상기 MTJ 구조물(115) 측벽 상에 도전 패턴(131)이 형성될 수 있다.
한편, 상기 상부 전극(128a)은 상기 상부 전극 보호 구조물(130)에 의해 덮혀있으므로, 상기 제1 식각 공정을 수행하는 중에 상기 상부 전극(128a)의 표면이 노출되지 않을 수 있다. 그러므로, 상기 제1 식각 공정을 통해 상기 상부 전극(128a)은 전혀 식각되지 않을 수 있다. 따라서, 상기 도전 패턴(131)에는 상기 상부 전극(128a)에 포함되는 5.0 이상의 비중을 갖는 금속 물질이 포함되지 않을 수 있다. 즉, 상기 도전 패턴(131)에는 예를들어, 상기 상부 전극 보호 구조물(130), 하부 전극(112a), 중간 전극(116a)에 포함되는 금속 물질이 포함될 수 있다.
도 10을 참조하면, 상기 MTJ 구조물(115)의 측벽 상에 재증착된 상기 도전 패턴(131)을 제거하기 위한 제2 식각 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 제2 식각 공정은 이온 빔 식각(IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 상기 제2 식각 공정에서, 이온빔은 상기 제1 입사각보다 작은 제2 입사각을 가지면서 상기 기판으로 입사될 수 있다. 상기 제2 입사각은 20 내지 40도 일 수 있다. 상기 제2 식각 공정은 상기 제1 식각 공정과 인시튜로 수행될 수 있다.
상기 제2 식각 공정을 수행하면, 상기 하부 전극(112a), MTJ 구조물(115), 중간 전극(116a), 상부 전극(128a) 및 상부 전극 보호 구조물(130)의 표면이 일부 두께만큼 식각될 수 있다. 또한, 상기 하부 전극들(112a) 사이의 제1 층간 절연막(102)이 일부 두께만큼 식각될 수 있다. 그러나, 상기 제2 식각 공정이 완료된 이 후에도, 상기 상부 전극 보호 구조물(130)이 잔류하여 상기 상부 전극(128a)의 표면을 덮을 수 있다. 따라서, 상기 제2 식각 공정을 수행하는 동안 상기 상부 전극(128a)의 표면이 외부에 노출되지 않을 수 있다.
상기 도전 패턴(131)에 5.0 이상의 비중을 갖는 금속 물질, 즉 상기 상부 전극(128a)에 포함된 도전 물질이 포함되면, 상기 도전 패턴(131)은 상기 MTJ 구조물(115)의 측벽에 매우 강하게 부착되어 상기 제2 식각 공정에 의해 완전하게 제거되지 않을 수 있다. 따라서, 상기 MTJ 구조물(115)에 포함된 제1 및 제2 자성 패턴들(115a, 115c)이 서로 쇼트되는 불량이 발생될 수 있다.
그러나, 상기 도전 패턴(131)에는 상기 상부 전극(128a)에 포함된 도전 물질이 포함되지 않기 때문에, 상기 MTJ 구조물(151)의 측벽 상에 부착된 도전 패턴(131)은 상기 제2 식각 공정에 의해 빠르게 제거될 수 있다. 따라서, 상기 MTJ 구조물(115)에 포함된 제1 및 제2 자성 패턴들(115a, 115c)이 서로 쇼트되는 불량이 감소될 수 있다.
한편, 상기 제2 식각 공정 중에도 식각 부산물이 발생될 수 있지만, 상기 식각 부산물에도 5.0 이상의 비중을 갖는 금속 물질이 포함되지 않는다. 그러므로, 상기 식각 부산물은 재증착되지 않고 상기 제2 식각 공정을 통해 제거될 수 있다.
상기 공정을 수행하면, 도 10에 도시된 것과 같은 자기 저항 메모리 소자가 제조될 수 있다.
도 10에 도시된 것과 같이, 상기 자기 저항 메모리 소자는, 기판(100) 상에 제1 층간 절연막(102) 및 상기 제1 층간 절연막(102)을 관통하여 형성되는 하부 전극 콘택(110)을 포함할 수 있다. 상기 하부 전극 콘택(110) 상에 하부 전극(112a), MTJ 구조물(115), 중간 전극(116a)이 적층된 구조물이 구비될 수 있다. 상기 구조물 상에는 상부 전극(128a) 및 상기 상부 전극(128a)의 표면을 둘러싸는 상부 전극 보호 구조물(130)이 구비될 수 있다. 상기 상부 전극 보호 구조물(130)은 상기 상부 전극(128a)의 측벽 및 저면 상에 구비되는 제1 보호 패턴(126a) 및 상기 상부 전극(128a) 상부면을 덮는 제2 보호 패턴(132)을 포함할 수 있다.
도 11 내지 도 21은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 11을 참조하면, 기판(100) 상에 제1 층간 절연막(102)을 형성하고, 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성한다. 상기 제1 층간 절연막(102) 및 하부 전극 콘택(110)을 형성하는 공정은 도 1을 참조로 설명한 것과 동일할 수 있다.
상기 제1 층간 절연막(102) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 캡핑 절연막(140), 몰드막(142) 및 제1 하드 마스크막(144)을 순차적으로 형성한다.
상기 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 형성하는 공정은 도 2를 참조로 설명한 것과 동일할 수 있다.
상기 캡핑 절연막(140)은 상기 중간 전극막(116) 및 몰드막(142) 사이에 개재되어 상기 몰드막(142)이 증착될 수 있도록 하는 점착막(adhesion layer)으로 제공될 수 있다. 또한, 상기 캡핑 절연막(140)은 상기 몰드막(142)을 식각하는 공정에서 식각 저지막으로 사용될 수 있다. 그러므로, 상기 캡핑 절연막(140)은 상기 몰드막(142)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 상기 캡핑 절연막(140)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 캡핑 절연막(140)은 형성되지 않을 수도 있다.
상기 몰드막(142)은 스핀온 하드마스크를 포함할 수 있다. 상기 제1 하드 마스크막(144)은 상기 몰드막(142)을 식각하기 위한 마스크로 제공될 수 있다. 따라서, 상기 제1 하드 마스크막(144)은 상기 몰드막(142)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 제1 하드 마스크막(144)은 실리콘 산 질화물 또는 실리콘 질화물을 포함할 수 있다.
도 12를 참조하면, 상기 제1 하드 마스크막(144)을 사진 식각 공정을 통해 식각하여 제1 하드 마스크(144a)를 형성한다. 상기 제1 하드 마스크(144a)에는 상부 전극이 형성될 부위에 개구부가 포함될 수 있다.
상기 제1 하드 마스크(144a)를 식각 마스크로 이용하여 상기 몰드막(142) 및 캡핑 절연막(140)을 식각하여 몰드 패턴(142a) 및 캡핑 절연 패턴(140a)을 형성한다. 상기 캡핑 절연 패턴(140a) 및 몰드 패턴(142a)에는 제2 개구부(146)가 포함될 수 있다.
도 13을 참조하면, 상기 제1 하드 마스크(144a)와 상기 제2 개구부(146)의 표면을 따라 컨포멀하게 스페이서막(148)을 형성한다.
상기 스페이서막(148)은 후속 공정에서 제1 보호막이 증착될 수 있도록 하는 점착막로 제공될 수 있다. 예시적인 실시예에서, 상기 스페이서막(148)은 실리콘 산화물로 형성될 수 있다. 상기 스페이서막(148)은 예를들어, 원자층 적층 공정 또는 화학 기상 증착 공정을 통해 형성할 수 있다.
도 14를 참조하면, 상기 스페이서막(148)을 이방성 식각하여, 상기 제2 개구부(146) 측벽 상에 스페이서(148a)를 형성한다. 따라서, 상기 제2 개구부(146)에 의해 상기 중간 전극막(116)의 표면이 노출될 수 있다.
도 15를 참조하면, 상기 제1 하드 마스크(144a), 스페이서(148a) 및 중간 전극막(116) 표면 상에 컨포멀하게 제1 보호막(150)을 형성한다. 상기 제1 보호막(150) 상에 상부 전극막(152)을 형성한다.
상기 제1 보호막(150) 및 상부 전극막(152)을 형성하는 공정은 도 4를 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제1 보호막(150)은 상기 상부 전극막보다 낮은 비중을 갖는 금속 물질을 포함할 수 있고, 상기 상부 전극막(152)은 상기 제1 보호막(150) 및 중간 전극막(116)보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다.
도 16을 참조하면, 상기 제1 하드 마스크(144a) 상에 형성된 상기 제1 보호막(150) 및 상부 전극막(152)을 제거한다. 계속하여, 상기 제2 개구부(146) 내부에 포함되는 제1 보호막(150) 및 상부 전극막(152)을 일부 제거한다. 따라서, 상기 제2 개구부(146)의 하부에 제1 보호 패턴(150a) 및 상부 전극(152a)을 형성한다. 상기 제1 보호 패턴(150a)은 상기 상부 전극(152a)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 상기 공정은 도 5를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 17을 참조하면, 상기 상부 전극(152a) 및 제1 보호 패턴(150a) 상에 제2 보호 패턴(154)을 형성한다. 상기 제2 보호 패턴(154)을 형성하는 공정은 도 6 및 도 7을 참조로 설명한 것과 실질적으로 동일할 수 있다. 따라서, 상기 제1 및 제2 보호 패턴들(150a, 154)을 포함하는 상부 전극 보호 구조물(155)이 형성될 수 있다.
도 18을 참조하면, 상기 몰드 패턴(142a)을 제거한다.
예를들어, 상기 몰드 패턴(142a)이 스핀온 하드 마스크로 형성된 경우, 상기 몰드 패턴(142a)은 에싱 공정을 통해 제거할 수 있다.
도 19를 참조하면, 상기 상부 전극(152a) 및 상부 전극 보호 구조물(155)을 식각 마스크로 이용하여, 상기 캡핑 절연 패턴(140)을 식각한다. 이 후, 상기 중간 전극막(116), MTJ막(114), 하부 전극막(112)을 순차적으로 식각하는 제1 식각 공정을 수행함으로써 상기 하부 전극 콘택(110)의 상부면과 접촉하는 하부 전극(112a), MTJ 구조물(115) 및 중간 전극(116a)을 형성할 수 있다. 상기 제1 식각 공정은 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다. 그러므로, 상기 제1 식각 공정을 수행하면, 상기 MTJ 구조물(115)의 측벽 상에 도전성 식각 부산물들이 부착되어 도전 패턴(156)이 형성될 수 있다.
도 20 및 도 21을 참조하면, 상기 MTJ 구조물(115)의 측벽 상에 재증착된 상기 도전 패턴(156)을 제거하기 위한 제2 식각 공정을 수행한다. 상기 제2 식각 공정은 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다. 상기 제2 식각 공정을 수행하는 동안, 상기 하부 전극들 사이의 제1 층간 절연막(102)이 일부 두께만큼 제거될 수 있다.
도 20에 도시된 것과 같이, 상기 제2 식각 공정을 수행하는 중에, 상기 스페이서(148a)가 모두 제거되도록 할 수 있다. 그러나, 상기 제2 식각 공정을 수행한 이 후에도, 상기 상부 전극 보호 구조물(155)이 일부 두께만큼 남아 있어서 상기 상부 전극(152a)의 표면을 덮을 수 있다.
도 20에 도시된 반도체 소자는 도 10에 도시된 것과 같은 반도체 소자와 실질적으로 동일한 구성을 가질 수 있다.
다른 실시예에서, 도 21에 도시된 것과 같이, 상기 제2 식각 공정을 수행한 이 후에도, 상기 스페이서(148a)가 일부 두께만큼 남아 있도록 할 수 있다.
도 21에 도시된 반도체 소자는 상기 상부 전극 보호 구조물(155)의 측벽에 스페이서(148a)를 포함할 수 있다. 따라서, 상기 상부 전극 보호 구조물(155)의 저면은 상기 중간 전극(116a)의 상부면보다 넓을 수 있다.
도 22 내지 도 28은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 22를 참조하면, 기판(100) 상에 제1 층간 절연막(102)을 형성하고, 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성한다. 상기 제1 층간 절연막(102) 및 하부 전극 콘택(110)을 형성하는 공정은 도 1을 참조로 설명한 것과 동일할 수 있다.
상기 제1 층간 절연막(102) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 상부 전극막(160) 및 제1 하드 마스크막(162)을 순차적으로 형성한다.
상기 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 형성하는 공정은 도 2를 참조로 설명한 것과 동일할 수 있다. 상기 중간 전극막(116)은 상기 상부 전극막(160)보다 낮은 비중을 갖는 물질을 포함할 수 있다. 상기 중간 전극막(116)은 티타늄, 탄탈륨, 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다.
상기 상부 전극막(160)은 상기 중간 전극막(116)보다 낮은 저항을 갖는 도전 물질을 포함할 수 있다. 또한, 상기 상부 전극막(160)은 5.0 이상의 비중을 갖는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(160)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다. 일 예로, 상기 상부 전극막(160)은 텅스텐으로 형성할 수 있다.
상기 제1 하드 마스크막(162)은 상기 상부 전극막(160)을 식각하기 위한 마스크로 제공될 수 있다. 상기 제1 하드 마스크막(162)은 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하드 마스크막(162)은 실리콘 산화물을 포함할 수 있다. 상기 제1 하드 마스크막(162)을 형성하는 공정에서 산소 소오스가 제공될 수 있으며, 이에따라 상기 상부 전극막(160) 표면 상에 제1 계면 산화막(164)이 형성될 수 있다. 상기 상부 전극막(160)이 텅스텐으로 형성되는 경우, 상기 제1 계면 산화막(164)은 텅스텐 산화물을 포함할 수 있다.
도 23을 참조하면, 상기 제1 하드 마스크막(162)을 사진 식각 공정을 통해 패터닝하여 제1 하드 마스크(162a)를 형성한다.
상기 제1 하드 마스크(162a)를 식각 마스크로 사용하여 상기 제1 계면 산화막(164) 및 상부 전극막(160)을 이방성 식각함으로써 제1 계면 산화막 패턴(164a) 및 상부 전극(160a)을 형성한다. 상기 이방성 식각 공정은 반응성 이온 식각 공정을 포함할 수 있다.
상기 상부 전극(160a), 제1 하드 마스크(162a) 및 상기 중간 전극막(116) 표면 상에 컨포멀하게 스페이서막(172)을 형성한다. 상기 스페이서막(172)은 산소를 포함하는 절연 물질로 형성될 수 있다. 예시적인 실시예에서, 상기 스페이서막(172)은 실리콘 산화물로 형성될 수 있다. 상기 스페이서막(172)은 예를들어, 원자층 적층 공정 또는 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 스페이서막(172)을 형성할 때, 증착 소오스로 제공되는 산소는 상기 상부 전극(160a) 측벽과 반응할 수 있으며, 그 결과 상기 상부 전극(160a) 측벽 상에는 제2 계면 산화막 패턴(168a)이 형성될 수 있다. 상기 상부 전극(160a)이 텅스텐을 포함하는 경우, 상기 제2 계면 산화막 패턴(168a)은 텅스텐 산화물을 포함할 수 있다. 따라서, 상기 상부 전극(160a)은 상부면 및 측벽은 상기 제1 및 제2 계면 산화막 패턴들(164a, 168a)에 덮혀 있을 수 있다. 상기 제1 및 제2 계면 산화막 패턴들(164a, 168a)은 후속 공정에서 상기 상부 전극(160a)을 보호하기 위한 구조물로 제공될 수 있다.
도 24를 참조하면, 상기 스페이서막(172)을 이방성 식각하여, 상기 제2 계면 산화막 패턴(168a) 및 제1 하드 마스크(162a) 측벽 상에 스페이서(172a)를 형성한다. 따라서, 상기 스페이서(172a) 양 측에는 상기 중간 전극막(116)의 표면이 노출될 수 있다.
예시적인 실시예에서, 상기 스페이서막(172)의 식각 공정은 이온빔 식각 공정 또는 반응성 이온 식각 공정을 포함할 수 있다.
도 25를 참조하면, 상기 스페이서(172a) 양 측의 중간 전극막(116)을 식각하여 중간 전극(116a)을 형성한다. 이 때, 상기 중간 전극막(116)을 식각하는 동안 발생되는 식각 부산물이 상기 스페이서(172a) 측벽 상에 부착되도록 함으로써, 상기 스페이서(172a) 측벽 상에 제1 도전 패턴(174)을 형성한다.
예시적인 실시예에서, 상기 중간 전극막(116)을 식각하는 제1 식각 공정은 이온빔 식각 공정과 같은 물리적 식각 공정을 포함할 수 있다. 일 예로, 상기 제1 식각 공정은 아르곤 이온 스퍼터링 방식의 식각을 포함할 수 있다. 상기 제1 식각 공정에서 상기 제1 도전 패턴(174)을 충분하게 형성하기 위하여, 상기 이온빔은 80도 내지 90도의 제1 입사각을 가지면서 상기 기판으로 입사될 수 있다.
상기 제1 도전 패턴(174)은 상기 중간 전극막(116)에 포함되는 금속 물질이 포함될 수 있다.
따라서, 상기 제1 도전 패턴(174), 스페이서(172a) 및 제1 하드 마스크(162a)는 상기 상부 전극(160a)의 표면을 덮을 수 있다. 따라서, 상기 상부 전극(160a)의 표면은 노출되지 않을 수 있다. 상기 제1 도전 패턴(174), 스페이서(172a) 및 제1 하드 마스크(162a)는 후속 공정에서 상기 상부 전극(160a)을 보호하기 위한 구조물로 제공될 수 있다.
도 26을 참조하면, 상기 MTJ막(114) 상에 적층된 구조물을 식각 마스크로 이용하여, 상기 MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각함으로써 상기 하부 전극 콘택(110)의 상부면과 접촉하는 하부 전극(112a) 및 MTJ 구조물(115)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극(112a) 및 MTJ 구조물(115)을 형성하기 위한 제2 식각 공정은 이온 빔 식각(IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 상기 제2 식각 공정에서는, 이온빔은 상기 제1 입사각과 동일하거나 또는 상기 제1 입사각보다 낮은 제2 입사각을 가지면서 상기 기판으로 입사될 수 있다. 예시적인 실시예에서, 상기 제2 입사각은 50 내지 80도 일 수 있다.
한편, 상기 제2 식각 공정을 수행할 때, 식각 대상막들을 포함하는 도전성 식각 부산물들이 발생될 수 있다. 또한, 상기 도전성 식각 부산물들은 상기 MTJ 구조물(115)의 측벽 상에 재증착되어 제2 도전 패턴(176)이 형성될 수 있다.
도시하지는 않았지만, 상기 제2 식각 공정을 수행할 때, 상기 제1 하드 마스크(162a)은 일부 두께만큼 식각되고, 상기 제1 도전 패턴(174)은 일부 또는 전부 식각될 수 있다. 그러나, 상기 제2 식각 공정을 수행한 이 후에도, 상기 상부 전극(160a) 표면이 제1 하드 마스크(162a) 및 상기 제1 도전 패턴(174)으로 덮혀 있거나, 또는 상기 제1 하드 마스크(162a) 및 스페이서(172a)로 덮혀 있을 수 있다.
상기 제2 식각 공정을 통해 상기 상부 전극(160a)은 전혀 식각되지 않을 수 있다. 따라서, 상기 제2 식각 공정을 수행할 때 발생되는 도전성 식각 부산물에는 상기 상부 전극(160a)에 포함되는 5.0 이상의 비중을 갖는 금속 물질이 포함되지 않을 수 있다.
도 27 및 도 28을 참조하면, 상기 MTJ 구조물(115)의 측벽 상에 재증착된 제2 도전 패턴(176)을 제거하기 위한 제3 식각 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 제3 식각 공정은 이온 빔 식각(IBE) 공정과 같은 물리적 식각 공정을 포함할 수 있다. 상기 제3 식각 공정에서, 이온빔은 상기 제2 입사각보다 작은 제3 입사각을 가지면서 상기 기판으로 입사될 수 있다. 상기 제3 입사각은 20 내지 40도 일 수 있다. 상기 제1 내지 제3 식각 공정은 인시튜로 수행될 수 있다.
도 27에 도시된 것과 같이, 상기 제3 식각 공정에서 상기 제1 하드 마스크(162a)의 일부 및 상기 제1 도전 패턴(174)이 제거될 수 있다. 이 경우, 상기 상부 전극(160a) 표면에는 상기 제1 하드 마스크(162a), 스페이서(172a) 및 상기 제1 및 제2 계면 산화막 패턴들(164a, 168a)이 남아있어서 상기 제3 식각 공정을 수행하는 동안 상기 상부 전극(160a)이 노출되지 않을 수 있다. 즉, 상기 제1 하드 마스크(162a), 스페이서(172a), 제1 및 제2 계면 산화막 패턴들(164a, 168a)은 상부 전극 보호 구조물로 제공될 수 있다.
도 28에 도시된 것과 같이, 일부 실시예에서, 상기 제3 식각 공정에서 상기 제1 하드 마스크(162a), 제1 도전 패턴(174) 및 스페이서(172a)가 모두 제거될 수 있다. 이 경우, 상기 상부 전극(160a) 표면에는 상기 제1 및 제2 계면 산화막 패턴(164a, 168a)이 남아있어서 상기 제3 식각 공정을 수행하는 동안 상기 상부 전극(160a)이 노출되지 않을 수 있다. 즉, 상기 제1 및 제2 계면 산화막 패턴들(164a, 168a)은 상부 전극 보호 구조물로 제공될 수 있다.
상기 제3 식각 공정을 통해, 상기 제2 도전 패턴(176)은 빠르게 제거될 수 있다. 따라서, 상기 MTJ 구조물(155)의 제1 및 제2 자성 패턴들(155a, 155c)이 서로 쇼트되는 불량이 감소될 수 있다. 한편, 상기 제3 식각 공정 중에 상기 상부 전극(160a)이 노출되지 않으므로, 상기 제3 식각 공정 중에 발생되는 식각 부산물도 상기 5.0 이상의 비중을 갖는 중금속 물질을 포함하지 않을 수 있다. 그러므로, 상기 식각 부산물은 재증착되지 않고 상기 제3 식각 공정을 통해 제거될 수 있다.
상기 공정을 수행하면, 도 27 또는 도 28에 도시된 것과 같은 반도체 소자가 제조될 수 있다.
도 27 및 도 28에 도시된 것과 같이, 상기 반도체 소자는, 기판(100) 상에 제1 층간 절연막(102) 및 상기 제1 층간 절연막(102)을 관통하여 형성되는 하부 전극 콘택(110)을 포함할 수 있다. 상기 하부 전극 콘택(110) 상에 하부 전극(112a), MTJ 구조물(115), 중간 전극(116a)을 포함하는 구조물이 적층될 수 있다. 상기 구조물 상에는 상부 전극(160a) 및 상기 상부 전극(160a)의 표면을 둘러싸는 상부 전극 보호 구조물이 구비될 수 있다. 상기 상부 전극 보호 구조물은 적어도 상기 상부 전극(160a) 표면이 산화되어 형성되는 제1 및 제2 계면 산화막 패턴(164a, 168a)을 포함할 수 있다.
도 29 내지 도 32는 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 29를 참조하면, 기판(200)에 소자 분리막(202)을 형성하여 상기 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 상기 소자 분리막(202)은 셸로우 트렌치 분리 (Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 상기 액티브 영역은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.
상기 기판(200)에 트랜지스터들(216)을 형성한다.
예시적인 실시예에서, 상기 기판(200) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 기판(200)을 식각함으로써 제1 방향으로 연장되는 라인 형상의 트렌치(204)를 형성한다. 상기 각 액티브 영역 내에 2개의 트렌치들(204)이 형성될 수 있다. 상기 트렌치들(204) 내부에 게이트 절연막 패턴(206), 게이트 전극(208) 및 하드 마스크 패턴(210)을 포함하는 게이트를 형성한다. 또한, 상기 게이트 양 측의 액티브 영역 내에 불순물을 주입하여 소스 영역(212) 및 드레인 영역(214)을 각각 형성한다. 상기 소스 영역은 2개의 트랜지스터(216)에 공통의 소스 영역으로 제공될 수 있다. 따라서, 상기 기판(200) 상에 트렌치(204) 내부에 게이트가 형성되는 매립 게이트형 트랜지스터를 형성할 수 있다.
도 30을 참조하면, 상기 기판(200) 상에 제1 하부 층간 절연막(230a)을 형성한다. 상기 제1 하부 층간 절연막(230a)의 일부를 식각하여, 상기 소스 영역들(212) 표면을 노출하는 개구부들을 형성한다. 상기 개구부들 내부에 제1 도전막을 형성하고 평탄화하여, 상기 소스 영역들(212)과 접촉하는 소스 라인들(232)을 형성한다.
상기 제1 하부 층간 절연막(230a) 및 소스 라인들(232) 상에 제2 하부 층간 절연막(230b)을 형성한다.
상기 제1 및 제2 하부 층간 절연막들(230a, 230b)을 관통하여 상기 드레인 영역들(214)을 각각 노출하는 개구부들을 형성한다. 상기 개구부들 내부에 제2 도전막을 형성하고 평탄화하여, 상기 드레인 영역들(214)과 각각 접촉하는 콘택 플러그(234)를 형성한다.
도 31을 참조하면, 상기 제2 하부 층간 절연막(230b) 상에 제3 하부 층간 절연막(238)을 형성하고, 상기 제3 하부 층간 절연막(238)을 관통하여 상기 콘택 플러그(234)와 각각 접촉하는 제1 배선 구조물(236)을 형성한다. 상기 제3 하부 층간 절연막(238) 및 제1 배선 구조물(236) 상에 식각 저지막(240)을 형성한다.
상기 제3 하부 층간 절연막(238)은 화학 기상 증착 공정, 원자층 적층 공정 또는 스핀 코팅 공정 등을 통해 형성할 수 있다.
상기 제1 배선 구조물(236)은 베리어막(236a) 및 금속 패턴(236b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물들(236)은 듀얼 다마신(dual damascene) 공정 혹은 싱글 다마신(single damascene) 공정을 통해 형성될 수 있다. 이 경우, 상기 제1 배선 구조물(236)에 포함되는 금속 패턴(236b)은 구리를 포함할 수 있다.
일부 실시예에서, 상기 제1 배선 구조물(236)은 사진 식각 공정에 의해 패터닝하여 형성할 수 있다. 이 경우, 상기 제1 배선 구조물(236)에 포함되는 금속 패턴(236b)은 텅스텐, 알루미늄 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막(240)은 실리콘 질화물 또는 실리콘 산 질화물을 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 32를 참조하면, 도 1 내지 도 10을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 제1 배선 구조물(236) 상에 도 10에 도시된 구조를 형성할 수 있다.
즉, 상기 식각 저지막(240) 상에, 상기 제1 층간 절연막(102) 및 상기 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성할 수 있다. 예시적인 실시예에서, 상기 하부 전극 콘택(110)은 상기 배선 구조물(236)과 접촉하도록 형성할 수 있다.
또한, 상기 하부 전극 콘택(110) 상에 상기 하부 전극(112a), MTJ 구조물(115), 중간 전극(116a)을 포함하는 구조물을 형성하고, 상기 구조물 상에는 상부 전극(128a) 및 상기 상부 전극(128a)의 표면을 둘러싸는 상부 전극 보호 구조물(130)을 형성할 수 있다. 상기 상부 전극 보호 구조물(130)은 상기 상부 전극(128a)의 측벽 및 저면 상에 구비되는 제1 보호 패턴(126a) 및 상기 상부 전극(128a) 상부면을 덮는 제2 보호 패턴(132a)을 포함할 수 있다.
이와는 다른예로, 도 11 내지 도 21을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 제1 배선 구조물(236) 상에 도 20 또는 도 21에 도시된 구조를 형성할 수 있다.
이와는 다른예로, 도 22 내지 도 28을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 제1 배선 구조물 상에 도 27 또는 도 28에 도시된 구조를 형성할 수 있다.
이 후, 상기 제1 층간 절연막(102) 상에 상기 상부 전극(128a) 및 상부 전극 보호 구조물(130)을 포함하는 구조물들 사이의 갭을 채우면서 상기 상부 전극 보호 구조물(130)을 덮는 제2 층간 절연막(242)을 형성할 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(242)이 평탄한 상부면을 가질 수 있도록 표면을 평탄화하는 공정이 더 포함될 수 있다.
상기 제2 층간 절연막(242)의 일부를 식각하여 비트 라인이 형성되기 위한 트렌치(도시안됨)를 형성한다. 상기 트렌치는 상기 제1 방향과 수직한 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 상부 전극 보호 구조물(130)이 도전성을 갖는 경우, 상기 트렌치의 저면에 상기 상부 전극(128a) 또는 상부 전극 보호 구조물(130)이 노출될 수 있다. 상기 상부 전극 보호 구조물(130)이 도전성을 갖지 않는 경우, 상기 트렌치의 저면에 상기 상부 전극(128a)이 노출될 수 있다.
상기 트렌치 내부에 비트 라인(250)을 형성한다. 상기 비트 라인(250)은 상기 트렌치의 측벽 및 저면에 베리어막을 형성하고, 상기 베리어막 상에 상기 트렌치를 채우는 금속막을 형성하고, 이들을 평탄화하여 형성할 수 있다. 따라서, 상기 비트 라인(250)은 베리어 패턴(250a) 및 금속 패턴(250b)을 포함할 수 있다. 상기 비트 라인(250)은 상기 상부 전극(128a)과 전기적으로 연결될 수 있다.
이 후, 도시하지는 않았지만, 상기 제2 층간 절연막(242) 및 상기 비트 라인(250)을 덮는 상부 층간 절연막을 더 형성할 수 있다.
본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
100 : 기판 102 : 제1 층간 절연막
104 : 제1 개구부 110 : 하부 전극 콘택
112a : 하부 전극 115 : MTJ 구조물
116a : 중간 전극 118a :몰드 패턴
120a : 제1 하드 마스크 122a : 제2 하드 마스크
124 : 제2 개구부 126a, 150a : 제1 보호 패턴
128a, 152a, 160a : 상부 전극 130 : 상부 전극 보호 구조물
132,154 : 제2 보호 패턴 148a : 스페이서
164a : 제1 계면 산화막 패턴 168a : 제2 계면 산화막 패턴

Claims (20)

  1. 기판 상에 층간 절연막 및 상기 층간 절연막을 관통하는 하부 전극 콘택을 형성하고;
    상기 하부 전극 콘택 및 층간 절연막 상에 하부 전극막, 자기 터널접합막 및 중간 전극막을 형성하고;
    상기 중간 전극막 상에 상부 전극을 형성하고;
    상기 상부 전극의 측벽 및 상부면 상에, 적어도 상기 상부 전극의 측벽 및 상부면을 덮는 상부 전극 보호 구조물을 형성하고; 그리고,
    상기 상부 전극 및 상부 전극 보호 구조물을 식각 마스크로 이용하여 상기 중간 전극막, 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 형성하고, 상기 식각 공정에서 상기 상부 전극 보호 구조물에 의해 상기 상부 전극이 노출되지 않도록 하여 상기 상부 전극 상에 상부 전극 보호 구조물이 잔류하는 자기 저항 메모리 소자 제조 방법.
  2. 제1항에 있어서, 상기 상부 전극은 상기 상부 전극 보호 구조물 및 상기 중간 전극막보다 낮은 저항을 갖고, 5.0 이상의 비중을 갖는 금속 물질을 포함하는 자기 저항 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 상부 전극은 텅스텐, 구리, 백금, 니켈, 은 또는 금을 포함하는 자기 저항 메모리 소자의 제조 방법.
  4. 제1항에 있어서, 상기 상부 전극 보호 구조물은 상기 상부 전극보다 낮은 비중을 갖는 금속 물질을 포함하는 자기 저항 메모리 소자의 제조 방법.
  5. 제1항에 있어서, 상기 상부 전극 보호 구조물은 5.0 이하의 비중을 갖는 금속 물질을 포함하는 자기 저항 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 상부 전극 보호 구조물은 티타늄 또는 티타늄 질화물을 포함하는 자기 저항 메모리 소자의 제조 방법.
  7. 제1항에 있어서, 상기 상부 전극 보호 구조물은 상기 상부 전극의 측벽 및 저면을 둘러싸는 제1 보호 패턴 및 상기 상부 전극의 상부면을 덮는 제2 보호 패턴을 포함하는 자기 저항 메모리 소자의 제조 방법.
  8. 제1항에 있어서, 상기 상부 전극 보호 구조물은 상기 상부 전극의 표면을 산화시켜 형성된 금속 산화물을 포함하는 자기 저항 메모리 소자의 제조 방법.
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  14. 기판 상에 층간 절연막 및 상기 층간 절연막을 관통하는 하부 전극 콘택을 형성하고;
    상기 하부 전극 콘택 및 층간 절연막 상에 하부 전극막, 자기 터널접합막 및 중간 전극막을 형성하고;
    상기 중간 전극막 상에, 상기 중간 전극막의 상부면을 노출하는 개구부들을 포함하는 몰드 패턴을 형성하고;
    상기 개구부 내부에, 상부 전극 및 상기 상부 전극의 표면을 덮는 상부 전극 보호 구조물을 형성하고;
    상기 몰드 패턴을 제거하고; 그리고,
    상기 상부 전극 및 상부 전극 보호 구조물을 식각 마스크로 이용하여 상기 중간 전극막, 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 형성하고, 상기 식각 공정에서 상기 상부 전극 보호 구조물에 의해 상기 상부 전극이 노출되지 않도록 하여 상기 상부 전극 상에 상부 전극 보호 구조물이 잔류하는 자기 저항 메모리 소자 제조 방법.
  15. 제14항에 있어서, 상기 상부 전극 및 상부 전극 보호 구조물을 형성하는 것은,
    상기 몰드 패턴 상부면, 개구부 측벽 및 중간 전극막 상부면에 제1 보호막을 형성하고;
    상기 제1 보호막 상에 상기 개구부 내부를 부분적으로 채우는 상부 전극을 형성하고;
    상기 상부 전극 및 제1 보호막 상에 상기 개구부 내부를 완전하게 채우는 제2 보호막을 형성하고; 그리고,
    상기 몰드 패턴이 노출되도록 상기 제1 및 제2 보호막을 평탄화하여 제1 보호 패턴 및 제2 보호 패턴을 포함하는 상부 전극 보호 구조물을 형성하는 저항 메모리 소자의 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481302B1 (ko) * 2016-09-06 2022-12-27 삼성전자주식회사 자기 메모리 장치의 제조 방법
US10622551B2 (en) * 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10153427B1 (en) * 2017-12-28 2018-12-11 Headway Technologies, Inc. Magnetic tunnel junction (MTJ) performance by introducing oxidants to methanol with or without noble gas during MTJ etch
KR20200039074A (ko) * 2018-10-04 2020-04-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102502165B1 (ko) * 2018-10-19 2023-02-21 삼성전자주식회사 반도체 장치
US11508782B2 (en) * 2018-10-25 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hard mask for MTJ patterning
DE112019005542T5 (de) * 2018-11-06 2021-07-15 Sony Semiconductor Solutions Corporation Magnetoresistives element
US10593728B1 (en) 2018-12-10 2020-03-17 Globalfoundries Singapore Pte. Ltd. Integrated circuits and methods for fabricating integrated circuits with magnetic tunnel junction (MTJ) structures
KR102573570B1 (ko) 2019-01-14 2023-09-01 삼성전자주식회사 스핀-궤도 토크 라인 및 콘택 플러그를 갖는 반도체 소자
US11264561B2 (en) * 2019-08-20 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory device and formation method thereof
US11387406B2 (en) 2020-01-17 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic of forming magnetic tunnel junction device using protective mask
US11374167B2 (en) * 2020-03-05 2022-06-28 International Business Machines Corporation Reducing parasitic bottom electrode resistance of embedded MRAM

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204431A (ja) 2011-03-24 2012-10-22 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070040198A1 (en) * 2005-08-17 2007-02-22 Fujitsu Limited Semiconductor device and manufacturing method thereof, and thin film device
KR101073132B1 (ko) 2009-07-02 2011-10-12 주식회사 하이닉스반도체 자기터널접합 장치 제조방법
JP5214691B2 (ja) 2010-09-17 2013-06-19 株式会社東芝 磁気メモリ及びその製造方法
JP5601181B2 (ja) 2010-12-02 2014-10-08 富士通セミコンダクター株式会社 磁気抵抗効果素子及びその製造方法
KR20130016824A (ko) * 2011-08-09 2013-02-19 에스케이하이닉스 주식회사 자기저항소자 제조 방법
US9419211B2 (en) 2012-10-30 2016-08-16 Tokyo Electron Limited Etching method and substrate processing apparatus
US9070869B2 (en) 2013-10-10 2015-06-30 Avalanche Technology, Inc. Fabrication method for high-density MRAM using thin hard mask
KR20150075602A (ko) 2013-12-26 2015-07-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
JP6199250B2 (ja) 2014-07-25 2017-09-20 東京エレクトロン株式会社 被処理体を処理する方法
KR102259870B1 (ko) 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
KR102287755B1 (ko) * 2014-11-18 2021-08-09 삼성전자주식회사 자기 저항 메모리 소자를 형성하는 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204431A (ja) 2011-03-24 2012-10-22 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法

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