KR20150075602A - 자기 저항 메모리 장치 및 그 제조 방법 - Google Patents

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KR20150075602A
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film
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남경태
이길호
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삼성전자주식회사
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Abstract

자기 저항 메모리 장치의 제조 방법에 있어서, 기판 상에 순차적으로 적층된 하부 전극, 제1 고정막 패턴, 터널 배리어막 패턴 및 자유막 패턴을 형성한다. 상기 기판 상에 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 커버하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 식각하여 상기 자유막 패턴의 상면을 노출시키는 리세스를 형성한다. 상기 리세스를 적어도 부분적으로 채우는 제2 고정막 패턴을 형성한다. 상기 제2 고정막 패턴 상에 배선을 형성한다. 이에 따라, MTJ 구조물을 용이하게 형성할 수 있으며, 이를 포함하는 상기 자기 저항 메모리 장치에는 자성 열화가 발생하지 않을 수 있다.

Description

자기 저항 메모리 장치 및 그 제조 방법{MAGNETORESISTIVE RANDOM ACCESS DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치 및 그 제조 방법에 관한 것이다.
자기 저항 메모리 장치는 비휘발성 메모리 장치로서, 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물을 포함한다. 이때, 상기 MTJ 구조물은 순차적으로 적층된 고정막 패턴 구조물, 터널 배리어막 패턴 및 자유막 패턴을 포함하도록 형성되며, 이는 예를 들어, 이온 스퍼터링과 같은 물리적 식각 공정을 통해 형성될 수 있다. 그러나 상기 식각 공정 수행 시, 상기 고정막 패턴 구조물의 자성 물질이 리-스퍼터링(re-sputtering) 되어 상기 MTJ 구조물 측벽에 부착됨으로써, 상기 MTJ 구조물이 전기적으로 쇼트될 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 자기 저항 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 자기 저항 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법은, 기판 상에 순차적으로 적층된 하부 전극, 제1 고정막 패턴, 터널 배리어막 패턴 및 자유막 패턴을 형성한다. 상기 기판 상에 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 커버하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막을 식각하여 상기 자유막 패턴의 상면을 노출시키는 리세스를 형성한다. 상기 리세스를 적어도 부분적으로 채우는 제2 고정막 패턴을 형성한다. 상기 제2 고정막 패턴 상에 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 고정막 패턴은 상기 제1 고정막 패턴보다 두꺼운 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 고정막 패턴들은 각각 서로 다른 자화 방향을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 리세스는 일 방향으로 연장될 수 있으며, 상기 배선을 형성할 때, 상기 리세스의 나머지 부분을 채우도록 상기 제2 고정막 패턴 상에 상기 배선을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 배선을 형성할 때, 상기 제2 고정막 패턴 상면과 동일한 높이의 상면을 갖도록 상기 제1 층간 절연막의 상부를 평탄화할 수 있다. 상기 평탄화된 제1 층간 절연막 상에 상기 제2 고정막 패턴의 상면을 노출시키며 일 방향으로 연장되는 개구를 갖는 제2 층간 절연막을 형성할 수 있다. 상기 개구를 채우도록 상기 배선을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 형성할 때, 상기 기판 상에 하부 전극막, 제1 고정막, 터널 배리어막, 자유막 및 하드 마스크를 순차적으로 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하여 상기 자유막, 상기 터널 배리어막, 상기 제1 고정막 및 상기 하부 전극막을 순차적으로 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 자유막, 상기 터널 배리어막, 상기 제1 고정막 및 상기 하부 전극막을 패터닝한 이후에, 상기 기판 상에 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴의 측벽을 감싸는 제1 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 형성할 때, 상기 기판 상에 순차적으로 적층된 상기 하부 전극 및 상기 제1 고정막 패턴을 형성할 수 있다. 상기 하부 전극 및 상기 제1 고정막 패턴의 측벽을 감싸는 제3 층간 절연막을 형성할 수 있다. 상기 제3 층간 절연막 및 상기 제1 고정막 패턴 상에 터널 배리어막, 자유막 및 하드 마스크를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하여 상기 자유막 및 상기 터널 배리어막을 순차적으로 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 자유막 및 상기 터널 배리어막을 패터닝한 이후에, 상기 제3 층간 절연막 상에 상기 자유막 패턴 및 상기 터널 배리어막 패턴의 측벽을 감싸는 제2 스페이서를 형성할 수 있다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 장치는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 자기 터널 접합(MTJ) 구조물 및 상기 MTJ 구조물 상에 형성된 배선을 포함한다. 상기 MTJ 구조물은 상기 하부 전극 상에 형성되어 제1 두께를 갖는 제1 고정막 패턴, 상기 제1 고정막 패턴 상에 형성된 터널 배리어막 패턴, 상기 터널 배리어막 패턴 상에 형성된 자유막 패턴 및 상기 자유막 패턴 상에 형성되어 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 고정막 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 배선을 일 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 고정막 패턴은 상기 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 고정막 패턴은 각각 서로 다른 자화 방향을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 배선을 상기 MTJ 구조물 상면에 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 적어도 상기 배리어막 패턴 및 상기 자유막 패턴의 측벽들을 커버하는 스페이서를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 물리적 식각 공정을 통해 기판 상에 하부 전극, 제1 고정막 패턴, 터널 배리어막 패턴 및 자유막 패턴을 순차적으로 형성한 후, 다마신 공정 또는 물리적 식각 공정을 통해 제2 고정막 패턴을 형성하고, 이에 접촉하는 배선을 형성함으로써, MTJ 구조물을 용이하게 형성할 수 있다. 즉, 상기 MTJ 구조물 형성 시, 물리적 식각 공정을 통해 한번에 패터닝되는 막들의 높이를 최소화함으로써, 상기 MTJ 구조물의 측벽에 자성 물질이 부착되는 것을 최소화할 수 있다.
나아가, 상기 자유막 패턴 상부와 하부에 각각 서로 반대되는 자화 방향을 갖는 제1 및 제2 고정막 패턴들을 형성함으로써, 상기 자유막 패턴 상에 별도로 상부 전극을 형성하지 않을 수 있으며, 또한 상기 MTJ 구조물을 포함하는 자기 저항 메모리 장치에는 자성 열화가 발생하지 않을 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 2 내지 도 10은 본 발명의 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 18 내지 도 21은 본 발명의 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 자기 저항 메모리 장치는 트랜지스터, 하부 전극(225), 제1 자기 터널 접합(Magnetic Tunnel Junction, MTJ) 구조물(401) 및 배선(360)을 포함할 수 있다.
상기 트랜지스터는 기판(100) 상에 형성된 게이트 구조물(140) 및 이와 인접하는 기판(100) 상부에 형성된 불순물 영역(160)을 포함할 수 있다. 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 게이트 전극(120) 및 마스크(130)를 포함할 수 있고, 게이트 구조물(140)의 측벽은 제1 스페이서(150)에 의해 둘러싸일 수 있다.
게이트 절연막 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 게이트 전극(120)은 도전성 물질을 포함할 수 있으며, 예를 들어 텅스텐(W)과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 마스크(130) 및 제1 스페이서(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
불순물 영역(160)은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있으며, 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
한편, 기판(100)은 상부에 소자 분리막 패턴(105)을 포함할 수 있다. 이에 따라, 기판(100)에서 소자 분리막 패턴(105)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(105)이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있으며, 상기 트랜지스터는 상기 액티브 영역 내에 형성될 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 소자 분리막 패턴(105)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 트랜지스터는 기판(100) 상에 형성된 제1 층간 절연막(170)에 의해 커버될 수 있고, 이를 관통하여 불순물 영역(160)의 상면과 접촉하는 제1 및 제2 콘택 플러그들(181, 183)이 형성될 수 있다. 제1 층간 절연막(170) 상에는 제1 및 제2 콘택 플러그들(181, 183)의 상면과 각각 접촉하는 제1 및 제2 패드들(191, 193)과 이들을 커버하는 제2 층간 절연막(200)이 형성될 수 있다. 제3 콘택 플러그(210)는 제2 층간 절연막(200)을 관통하여 제1 패드(191)의 상면과 접촉할 수 있다.
제1 및 제2 층간 절연막들(170, 200)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 제1 및 제2 패드들(191, 193)은 도전성 물질을 포함할 수 있으며, 예를 들어 금속을 포함할 수 있다. 제1 내지 제3 콘택 플러그들(181, 183, 210)은 도전성 물질을 포함할 수 있으며, 예를 들어 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
하부 전극(225)은 제2 층간 절연막(200) 상에 형성되어 제3 콘택 플러그(210)의 상면과 직접 접촉할 수 있다. 하부 전극(225)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 전극(225)은 기판(100) 상면에 평행한 제1 방향 및 기판(100) 상면에 평행하고 상기 제1 방향에 수직하는 제2 방향으로 각각 복수 개로 형성될 수 있다.
제1 MTJ 구조물(401)은 하부 전극(225) 상에 순차적으로 적층된 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275) 및 제2 고정막 패턴(310)을 포함할 수 있다.
제1 고정막 패턴(235)은 하부 전극(225)과 직접 접촉하며 제1 두께를 가질 수 있고, 제2 고정막 패턴(310)은 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 고정막 패턴들(235, 310)은 기판(100) 상면에 수직한 수직 자화 방향을 가질 수 있고, 혹은 이와는 다르게, 기판(100) 상면에 평행한 수평 자화 방향을 가질 수도 있다. 이때, 제1 및 제2 고정막 패턴들(235, 310)은 각각 서로 반대되는 자화 방향을 가질 수 있다. 한편, 상기 제1 및 제2 두께들은 특별히 제한되지 않으며, 형성하고자 하는 제1 MTJ 구조물(401)에 따라 용이하게 변경이 가능하다. 예시적인 실시예들에 있어서, 제1 및 제2 고정막 패턴들(235, 310)은 상기 제1 및 제2 방향들로 각각 복수 개로 형성될 수 있다.
자유막 패턴(255)은 예를 들어, 철(Fe), 니켈(Ni), 코발트(Co) 등의 강자성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 자유막 패턴(255)은 수직 자화 방향을 가질 수 있으며, 혹은 이와는 다르게 수평 자화 방향을 가질 수도 있다. 일 실시예에 있어서, 자유막 패턴(255)은 제1 고정막 패턴(235)의 자화 방향과 실질적으로 동일한 자화 방향을 가질 수 있고, 제2 고정막 패턴(310)의 자화 방향과 실질적으로 반대되는 자화 방향을 가질 수 있다. 자유막 패턴(255)은 상기 제1 및 제2 방향들로 각각 복수 개로 형성될 수 있다.
제1 및 제2 터널 배리어막 패턴들(245, 265)은 금속 산화물, 금속 질화물 또는 금속 산질화물을 포함할 수 있으며, 예를 들어 마그네슘 산화물(MgO) 또는 알루미늄 산화물(AlOx)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 터널 배리어막 패턴들(245, 265)은 상기 제1 및 제2 방향들로 각각 복수 개로 형성될 수 있다.
캐핑막 패턴(275)은 예를 들어, 탄탈륨(Ta)과 같은 금속을 포함할 수 있다. 예시적인 실시예들에 있어서, 캐핑막 패턴(275)은 상기 제1 및 제2 방향들로 각각 복수 개로 형성될 수 있다.
한편, 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)의 측벽은 제2 스페이서(295)에 의해 둘러싸일 수 있다. 제2 스페이서(295)는 하부 전극(225)의 측벽도 감쌀 수 있으며, 제2 층간 절연막(200) 상에 형성될 수 있다. 이때, 제2 고정막 패턴(310)의 저면은 캐핑막 패턴(275)의 상면 및 제2 스페이서(295)의 상면에 접촉할 수 있다. 제2 스페이서(295)는 산화물 및/또는 질화물을 포함할 수 있으며, 예를 들어 알루미늄 산화물(Al2O3), 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다.
제2 고정막 패턴(310)의 측벽 및 제2 스페이서(295)의 외측벽은 제3 층간 절연막(300)에 의해 감싸질 수 있다. 제3 층간 절연막(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
배선(360)은 제2 고정막 패턴(310) 상에 형성되어 이의 상면과 직접 접촉할 수 있다. 배선(360)은 금속막 패턴(350) 및 이의 저면과 측면을 감싸는 배리어막 패턴(340)을 포함할 수 있다. 금속막 패턴(350)은 예를 들어 구리(Cu)를 포함할 수 있다. 배리어막 패턴(340)은 금속 또는 금속 질화물을 포함할 수 있으며, 예를 들어 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN) 등을 포함할 수 있다. 예시적인 실시예들에 있어서, 배선(360)은 상기 제1 방향으로 연장되며 상기 제2 방향으로 복수 개로 형성될 수 있다.
배선(360)의 측벽은 제3 층간 절연막(300) 상에 형성된 제4 층간 절연막(330)에 의해 감싸질 수 있고, 제3 층간 절연막(300) 및 제4 층간 절연막(330) 사이에는 식각 저지막(320)이 형성될 수 있다. 제4 층간 절연막(330)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 식각 저지막(320)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 2 내지 도 10은 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상부에 소자 분리막 패턴(105)을 형성하여 기판(100)을 액티브 영역 및 필드 영역으로 구분한 뒤, 상기 액티브 영역에서 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터를 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(SOI) 기판, 게르마늄 온 인슐레이터(GOI) 기판 등일 수 있다.
소자 분리막 패턴(105)은 기판(100) 상부에 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 충분히 채우는 소자 분리막을 기판(100) 상에 형성한 후, 기판(100)의 상면이 노출될 때까지 상기 소자 분리막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 기판(100)에서 소자 분리막 패턴(105)이 형성된 영역은 상기 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(105)이 형성되지 않은 영역은 상기 액티브 영역으로 정의될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
상기 트랜지스터는 기판(100) 상에 게이트 구조물(140)을 형성하고, 게이트 구조물(140)의 측벽 상에 제1 스페이서(150)를 형성한 후, 이들과 인접하는 기판(100) 상부에 불순물 영역(160)을 형성함으로써 형성할 수 있다.
게이트 구조물(140)은 기판(100) 상에 게이트 절연막, 게이트 전극막 및 마스크(130)를 순차적으로 형성하고, 마스크(130)를 식각 마스크로 사용하여 상기 게이트 전극막 및 상기 게이트 절연막을 순차적으로 패터닝함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 게이트 전극(120) 및 마스크(130)를 포함하도록 형성될 수 있다.
제1 스페이서(150)는 게이트 구조물(140)을 커버하도록 기판(100) 상에 제1 스페이서막을 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 상기 제1 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
불순물 영역(160)은 기판(100) 상부에 예를 들어, 이온 주입 공정을 수행함으로써 형성할 수 있다. 이때, 불순물 영역(160)은 예를 들어, 인, 비소와 같은 n형 불순물, 혹은 갈륨과 같은 p형 불순물을 포함하도록 형성될 수 있다. 불순물 영역(160)은 상기 트랜지스터의 소스/ 드레인 영역으로 제공될 수 있다.
한편, 경우에 따라서는 불순물 영역(160)을 먼저 형성한 후, 게이트 구조물(140) 및 제1 스페이서(150)를 형성하여 상기 트랜지스터를 형성할 수도 있다.
도 3을 참조하면, 기판(100) 상에 상기 트랜지스터를 커버하는 제1 층간 절연막(170)을 형성하고, 이를 관통하여 불순물 영역(160)의 상면과 접촉하는 제1 및 제2 콘택 플러그들(181, 183)을 형성한다.
제1 및 제2 콘택 플러그들(181, 183)은 제1 층간 절연막(170)을 식각하여 불순물 영역(160)의 상면을 부분적으로 노출시키는 제1 콘택 홀(도시하지 않음)을 형성하고, 상기 제1 콘택 홀을 채우도록 기판(100) 및 제1 층간 절연막(170) 상에 제1 도전막(도시하지 않음)을 형성한 후, 제1 층간 절연막(170)의 상면이 노출될 때까지 상기 제1 도전막의 상부를 평탄화함으로써 형성할 수 있다. 상기 제1 도전막은 예를 들어, 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
이후, 제1 층간 절연막(170) 상에 제1 및 제2 콘택 플러그들(181, 183)의 상면과 각각 접촉하는 제1 및 제2 패드들(191, 193)을 형성하고, 이들을 커버하는 제2 층간 절연막(200)을 형성한 뒤, 제2 층간 절연막(200)을 관통하여 제1 패드(191)의 상면과 접촉하는 제3 콘택 플러그(210)를 형성한다.
제1 및 제2 패드들(191, 193)은 제1 층간 절연막(170) 상에 제2 도전막(도시하지 않음)을 형성하고 이를 패터닝함으로써 형성할 수 있다. 상기 제2 도전막은 예를 들어, 금속을 포함하도록 형성할 수 있다.
제3 콘택 플러그(210)는 제2 층간 절연막(200)을 식각하여 제1 패드(191)의 상면을 노출시키는 제2 콘택 홀(도시하지 않음)을 형성하고, 상기 제2 콘택 홀을 채우도록 제1 패드(191) 및 제2 층간 절연막(200) 상에 제3 도전막(도시하지 않음)을 형성한 뒤, 이의 상부를 제2 층간 절연막(200)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다. 상기 제3 도전막은 예를 들어, 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함하도록 형성할 수 있다.
한편, 제1 층간 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 제2 층간 절연막(200)은 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 4를 참조하면, 제2 층간 절연막(200) 상에 하부 전극막(220), 제1 고정막(230), 제1 터널 배리어막(240), 자유막(250), 제2 터널 배리어막(260), 캐핑막(270) 및 하드 마스크막(280)을 순차적으로 형성한다.
하부 전극막(220)은 도전성 물질을 포함하도록 형성할 수 있으며, 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속 질화물을 포함하도록 형성할 수 있다.
제1 고정막(230)은 제1 결정 구조를 갖는 자성 물질을 포함할 수 있으며, 이에 따라 제1 고정막(230)은 제1 자화 방향을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 자화 방향은 기판(100) 상면에 수직한 수직 자화 방향일 수 있으며, 혹은 이와는 다르게 기판(100) 상면에 평행한 수평 자화 방향일 수도 있다. 제1 고정막(230)은 제1 두께를 갖도록 형성할 수 있다.
자유막(250)은 제2 자화 방향을 갖는 강자성 물질을 포함하도록 형성할 수 있으며, 예를 들어 철(Fe), 니켈(Ni), 코발트(Co) 등을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 자화 방향은 수직 자화 방향일 수 있으며, 혹은 이와는 다르게 수평 자화 방향일 수도 있다. 일 실시예에 있어서, 상기 제2 자화 방향은 제1 고정막(230)의 상기 제1 자화 방향과 실질적으로 동일한 자화 방향일 수 있다.
제1 및 제2 터널 배리어막들(240, 260)은 금속 산화물, 금속 질화물 또는 금속 산질화물을 포함하도록 형성할 수 있으며, 예를 들어 마그네슘 산화물(MgO) 또는 알루미늄 산화물(AlOx)를 포함하도록 형성할 수 있다.
캐핑막(270)은 예를 들어, 탄탈륨(Ta)과 같은 금속을 포함하도록 형성할 수 있다.
하드 마스크막(280)은 예를 들어, 금속 및/또는 금속 질화물을 포함하도록 형성할 수 있다.
도 5를 참조하면, 하드 마스크막(280)을 식각하여 하드 마스크(285)를 형성하고, 이를 식각 마스크로 사용하여 캐핑막(270), 제2 터널 배리어막(260), 자유막(250), 제1 터널 배리어막(240), 제1 고정막(230) 및 하부 전극막(220)을 순차적으로 패터닝한다. 이에 따라, 제2 층간 절연막(200) 및 제3 콘택 플러그(210) 상에 순차적으로 적층된 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)이 형성될 수 있고, 특히, 하부 전극(225)은 제3 콘택 플러그(210)의 상면과 직접 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 패터닝 공정은 플라즈마 반응 식각 공정 또는 이온 스퍼터링 공정 등의 물리적 식각 공정을 통해 수행될 수 있다. 상기 플라즈마 반응 식각 공정의 경우, 예를 들어 불소(HF) 및/또는 암모니아(NH3) 등을 포함하는 식각 가스와 예를 들어 산소(O2) 등을 포함하는 반응 가스를 사용하여 수행될 수 있다.
한편, 하드 마스크(285)는 기판(100) 상면에 평행한 제1 방향 및 기판(100) 상면에 평행하며 상기 제1 방향에 수직한 제2 방향을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라, 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)은 상기 제1 및 제2 방향을 따라 각각 복수 개로 형성될 수 있다.
도 6을 참조하면, 제2 층간 절연막(200) 상에 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275) 및 하드 마스크(285)를 커버하는 제2 스페이서막(290) 및 제3 층간 절연막(300)을 순차적으로 형성한다.
일 실시예에 있어서, 제3 층간 절연막(300)은 하드 마스크(285) 상에 형성된 제2 스페이서막(290)의 상면보다 충분히 높은 상면을 갖도록 형성될 수 있다.
제2 스페이서막(290)은 산화물 및/또는 질화물을 포함하도록 형성할 수 있으며, 예를 들어 알루미늄 산화물(Al2O3), 실리콘 산화물 또는 실리콘 질화물 등을 포함하도록 형성할 수 있다. 제3 층간 절연막(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
도 7을 참조하면, 제3 층간 절연막(300), 제2 스페이서막(290) 및 하드 마스크(285)를 식각하여 제1 리세스(305)를 형성한다. 상기 식각 공정을 통해, 제3 층간 절연막(300) 및 제2 스페이서막(290)은 부분적으로 제거될 수 있고, 하드 마스크(285)는 완전히 제거될 수 있다. 이에 따라, 캐핑막 패턴(275)의 상면이 노출될 수 있으며, 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)의 측벽을 감싸는 제2 스페이서(295)가 형성될 수 있다.
제1 리세스(305)는 제3 층간 절연막(300) 상에 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 예를 들어, 이방성 식각 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 리세스(305)는 상기 제1 및 제2 방향을 따라 각각 복수 개로 형성될 수 있다.
도 8을 참조하면, 제1 리세스(305)를 적어도 부분적으로 채우는 제2 고정막 패턴(310)을 형성한다. 이에 따라, 제2 고정막 패턴(310)은 캐핑막 패턴(275)의 상면과 접촉하도록 형성될 수 있고, 상기 제1 및 제2 방향을 따라 각각 복수 개로 형성될 수 있다. 한편, 제2 고정막 패턴(310)은 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)과 함께 제1 자기 터널 접합(MTJ) 구조물(401)로 정의될 수 있다.
예시적인 실시예들에 있어서, 제2 고정막 패턴(310)은 다마신 공정을 통해 형성할 수 있다. 즉, 캐핑막 패턴(275), 제2 스페이서(295) 및 제3 층간 절연막(300) 상에 제1 리세스(305)를 충분히 채우는 제2 고정막을 형성하고, 에치 백(Etch Back) 공정을 통해 상기 제2 고정막의 상부를 제거함으로써 형성할 수 있다. 이에 따라, 제2 고정막 패턴(310)은 도 8에 도시된 바와 같이 제1 리세스(305)를 부분적으로 채우도록 형성될 수 있으며, 혹은 이와는 달리, 제1 리세스(305)를 완전히 채우도록 형성될 수도 있다.
제2 고정막 패턴(310)은 상기 제1 결정 구조와는 다른 제2 결정 구조를 갖는 자성 물질을 포함하도록 형성할 수 있고, 이에 따라 상기 제1 자화 방향에 반대되는 제2 자화 방향을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 자화 방향은 수직 자화 방향일 수 있으며, 혹은 이와는 다르게 수평 자화 방향일 수도 있다.
한편, 제2 고정막 패턴(310)은 상기 제1 두께보다 두꺼운 제2 두께를 갖도록 형성할 수 있다. 이때, 상기 제1 및 제2 두께들은 특별히 제한되지 않으며, 형성하고자 하는 제1 MTJ 구조물(401)에 따라 용이하게 변경이 가능하다.
도 9를 참조하면, 제2 고정막 패턴(310)의 상면과 동일한 높이의 상면을 갖도록 제3 층간 절연막(300)의 상부를 평탄화한다. 이후, 평탄화된 제3 층간 절연막(300) 상에 식각 저지막(320) 및 제4 층간 절연막(330)을 순차적으로 형성한다. 식각 저지막(320)은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 제4 층간 절연막(330)은 예를 들어 실리콘 산화물과 같은 질화물을 포함하도록 형성할 수 있다.
한편, 제2 도전막 패턴(310)이 제1 리세스(305)를 완전히 채우도록 형성될 경우, 상기 평탄화 공정은 생략될 수도 있다.
도 10을 참조하면, 제4 층간 절연막(330) 및 식각 저지막(320)을 부분적으로 제거하여 제2 고정막 패턴(310)의 상면을 노출시키는 제1 개구(335)를 형성한다.
제1 개구(335)는 제4 층간 절연막(330) 상에 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 제4 층간 절연막(330)을 식각한 뒤, 이에 따라 노출된 식각 저지막(320) 부분을 식각함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 개구(335)는 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
다시 도 1을 참조하면, 제2 고정막 패턴(310) 상에 제1 개구(335)를 채우는 배선(360)을 형성한다.
배선(360)은 제1 개구(335)의 내벽 및 제4 층간 절연막(330) 상에 배리어막을 형성하고, 상기 배리어막 상에 제1 개구(360)의 나머지 부분을 충분히 채우는 금속막을 형성한 후, 상기 금속막 및 상기 배리어막의 상부를 제4 층간 절연막(330)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다. 이에 따라, 배선(360)은 금속막 패턴(350) 및 이의 측면과 저면을 감싸며 제2 고정막 패턴(310)의 상면과 접촉하는 배리어막 패턴(340)을 포함하도록 형성될 수 있다. 상기 금속막은 예를 들어, 구리(Cu)를 포함하도록 형성할 수 있다. 상기 배리어막은 금속 또는 금속 질화물을 포함하도록 형성할 수 있으며, 예를 들어 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN) 등을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 배선(360)은 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상대적으로 얇은 두께의 제1 고정막 패턴(235)은 하부 전극(225), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)과 함께 물리적 식각 공정을 통해 형성하고, 상대적으로 두꺼운 두께의 제2 고정막 패턴(310)은 다마신 공정을 통해 형성함으로써, 제1 MTJ 구조물(401)을 용이하게 형성할 수 있다. 즉, 제1 MTJ 구조물(401) 중 제2 고정막 패턴(310)은 이의 하부 구조물들과 동시에 형성하지 않으며, 또한 물리적 식각 공정을 통해 형성하기 않기 때문에, 제2 고정막 패턴 형성(310) 시 제1 MTJ 구조물(401) 측벽에는 자성 물질이 부착되지 않을 수 있다.
나아가, 자유막 패턴(255) 상부와 하부에 각각 서로 반대되는 자화 방향을 갖는 제1 및 제2 고정막 패턴들(235, 310)이 형성됨으로써, 자유막 패턴(255) 상에 상부 전극을 형성하지 않을 수 있고, 상기 자기 저항 메모리 장치에는 자성 열화가 발생하지 않을 수 있다.
도 11은 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 자기 저항 메모리 장치는 제3 고정막 패턴(375)을 제외하고는 도 1을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 11을 참조하면, 상기 자기 저항 메모리 장치는 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 하부 전극(225), 제2 MTJ 구조물(403) 및 배선(360)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 제1 및 제2 스페이서들(160, 295), 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193) 및 제1 내지 제3 층간 절연막들(170, 200, 300)을 더 포함할 수 있다.
제2 MTJ 구조물(403)은 하부 전극(225) 상에 순차적으로 적층된 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275) 및 제3 고정막 패턴(375)을 포함할 수 있다.
제1 및 제3 고정막 패턴들(235, 375)은 각각 서로 다른 결정 구조를 갖는 자성 물질을 포함할 수 있으며, 이에 따라 서로 반대되는 자화 방향을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제3 고정막 패턴들(235, 375)은 기판(100) 상면에 수직한 수직 자화 방향을 가질 수 있고, 혹은 이와는 다르게, 기판(100) 상면에 평행한 수평 자화 방향을 가질 수도 있다. 이때, 제1 고정막 패턴(235)은 하부 전극(225)과 직접 접촉하며 제1 두께를 가질 수 있고, 제3 고정막 패턴(375)은 상기 제1 두께보다 두꺼운 제3 두께를 가질 수 있다. 상기 제1 및 제3 두께들은 특별히 제한되지 않으며, 형성하고자 하는 제2 MTJ 구조물(403)에 따라 용이하게 변경이 가능하다.
예시적인 실시예들에 있어서, 제1 고정막 패턴(235)은 상기 제1 및 제2 방향으로 각각 복수 개로 형성될 수 있고, 제3 고정막 패턴(375)은 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개로 형성될 수 있다.
자유막 패턴(255)은 상기 제1 및 제2 방향으로 각각 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 자유막 패턴(255)은 수직 자화 방향을 가질 수 있으며, 혹은 수평 자화 방향을 가질 수도 있다. 일 실시예에 있어서, 자유막 패턴(255)은 제1 고정막 패턴(235)의 자화 방향과 실질적으로 동일한 자화 방향을 가질 수 있고, 제3 고정막 패턴(375)의 자화 방향과 실질적으로 반대되는 자화 방향을 가질 수 있다.
제1 및 제2 터널 배리어막 패턴들(245, 265)과 캐핑막 패턴(275)은 상기 제1 및 제2 방향으로 각각 복수 개로 형성될 수 있다.
한편, 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)의 측벽은 제2 스페이서(295)에 의해 둘러싸일 수 있다. 제2 스페이서(295)는 하부 전극(225)의 측벽도 감쌀 수 있으며, 제2 층간 절연막(200) 상에 형성될 수 있다. 이때, 제3 고정막 패턴(375)의 저면은 캐핑막 패턴(275)의 상면 및 제2 스페이서(295)의 상면에 접촉할 수 있다.
제3 고정막 패턴(375)의 측벽, 배선(360)의 측벽 및 제2 스페이서(295)의 외측벽은 제3 층간 절연막(300)에 의해 감싸질 수 있다.
도 12 및 도 13은 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 제3 고정막 패턴(375)의 형성 방법을 제외하고는 도 2 내지 도 10을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193) 및 제1 및 제2 층간 절연막들(170, 200)이 형성될 수 있다. 또한, 하부 전극(225), 제1 고정막 패턴(235), 제1 및 제2 터널 배리어막 패턴들(245, 265), 자유막 패턴(255), 캐핑막 패턴(275) 및 하드 마스크(285)가 형성될 수 있으며, 이들을 커버하는 제2 스페이서막(290) 및 제3 층간 절연막(300)이 형성될 수 있다.
이후, 도 12를 참조하면, 제3 층간 절연막(300), 제2 스페이서막(290) 및 하드 마스크(285)를 식각하여 제2 리세스(307)를 형성한다. 상기 식각 공정을 통해, 제3 층간 절연막(300) 및 제2 스페이서막(290)은 부분적으로 제거될 수 있고, 하드 마스크(285)는 완전히 제거될 수 있다. 이에 따라, 캐핑막 패턴(275)의 상면이 노출될 수 있으며, 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)의 측벽을 감싸는 제2 스페이서(295)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 리세스(307)는 기판(100) 상면에 평행한 제1 방향으로 연장되며, 기판(100) 상면에 평행하고 상기 제1 방향에 수직하는 제2 방향을 따라 복수 개로 형성될 수 있다.
도 13을 참조하면, 제2 리세스(307)를 부분적으로 채우는 제3 고정막 패턴(375)을 형성한다. 이에 따라, 제3 고정막 패턴(375)은 캐핑막 패턴(275)의 상면 및 제2 스페이서(295)의 상면과 접촉하도록 형성될 수 있으며, 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개로 형성될 수 있다. 한편, 제3 고정막 패턴(375)은 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)과 함께 제2 MTJ 구조물(403)로 정의될 수 있다.
예시적인 실시예들에 있어서, 제3 고정막 패턴(375)은 다마신 공정을 통해 형성할 수 있다. 즉, 캐핑막 패턴(275), 제2 스페이서(295) 및 제3 층간 절연막(300) 상에 제2 리세스(307)를 채우는 제3 고정막을 형성하고, 에치 백 공정을 통해 상기 제3 고정막의 상부를 제거함으로써 형성할 수 있다.
혹은 이와는 다르게, 다마신 공정을 통해 제2 리세스(307) 하부만을 채움으로써 제3 고정막 패턴(375)을 형성할 수도 있다. 이 경우, 상기 에치 백 공정은 생략될 수 있다.
제3 고정막 패턴(375)은 제1 고정막 패턴(235)의 제1 결정 구조와는 다른 제3 결정 구조를 갖는 자성 물질을 포함하도록 형성할 수 있다. 이에 따라, 제3 고정막 패턴(375)은 제1 고정막 패턴(235)의 제1 자화 방향에 반대되는 제3 자화 방향을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 자화 방향은 기판(100) 상면에 수직한 수직 자화 방향일 수 있으며, 혹은 기판(100) 상면에 평행한 수평 자화 방향일 수도 있다.
한편, 제3 고정막 패턴(375)은 제1 고정막 패턴(235)의 제1 두께보다 두꺼운 제3 두께를 갖도록 형성할 수 있다. 상기 제1 및 제3 두께들은 특별히 제한되지 않으며, 형성하고자 하는 제2 MTJ 구조물(403)에 따라 용이하게 변경이 가능하다.
다시 도 11을 참조하면, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제2 리세스(307)의 나머지 부분을 채우는 배선(360)을 형성한다. 이에 따라, 배선(360)은 제3 고정막 패턴(375)의 상면과 직접 접촉하며 제2 리세스(307) 상부를 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 배선(360)은 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개로 형성될 수 있다. 배선(360)은 금속막 패턴(350) 및 이의 측면과 저면을 감싸는 배리어막 패턴(340)을 포함하도록 형성될 수 있다.
전술한 바와 같이, 상대적으로 얇은 두께의 제1 고정막 패턴(235)은 하부 전극(225), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)과 함께 물리적 식각 공정을 통해 형성하고, 상대적으로 두꺼운 두께의 제3 고정막 패턴(375)은 다마신 공정을 통해 형성함으로써, 제2 MTJ 구조물(403)을 용이하게 형성할 수 있다.
특히, 제3 고정막 패턴(375) 및 배선(360)은 동일한 리세스 내에 각각 하부와 상부를 채우도록 형성되기 때문에, 제2 MTJ 구조물 형성(403) 시 공정을 단순화할 수 있다.
도 14 내지 도 16은 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 제3 도전막 패턴(375)의 형성 방법을 제외하고는 도 2 내지 도 10을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 2 내지 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193) 및 제1 및 제2 층간 절연막들(170, 200)이 형성될 수 있다. 또한, 하부 전극(225), 제1 고정막 패턴(235), 제1 및 제2 터널 배리어막 패턴들(245, 265), 자유막 패턴(255), 캐핑막 패턴(275) 및 하드 마스크(285)가 형성될 수 있으며, 이들을 커버하는 제2 스페이서막(290) 및 제3 층간 절연막(300)이 형성될 수 있다.
이후, 도 14를 참조하면, 캐핑막 패턴(275)의 상면이 노출될 때까지 제2 스페이서막(290) 및 제3 층간 절연막(300)의 상부를 평탄화한다. 이때, 상기 평탄화 공정에 의해, 하드 마스크(285)는 완전히 제거될 수 있으며, 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275)의 측벽을 감싸는 제2 스페이서(295)가 형성될 수 있다.
이어, 평탄화된 제3 층간 절연막(300), 제2 스페이서(295) 및 캐핑막 패턴(275) 상에 제3 고정막(370)을 형성한다.
제3 고정막(370)은 제1 고정막 패턴(235)의 제1 결정 구조와는 다른 제3 결정 구조를 갖는 자성 물질을 포함하도록 형성할 수 있다. 이에 따라, 제3 고정막(370)은 제1 고정막 패턴(235)의 제1 자화 방향에 반대되는 제3 자화 방향을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 자화 방향은 기판(100) 상면에 수직한 수직 자화 방향일 수 있으며, 혹은 기판(100) 상면에 평행한 수평 자화 방향일 수도 있다.
한편, 제3 고정막(370)은 제1 고정막 패턴(235)의 제1 두께보다 두꺼운 제3 두께를 갖도록 형성할 수 있다. 상기 제1 및 제3 두께들은 특별히 한정되지 않으며, 형성하고자 하는 제2 MTJ 구조물(403)에 따라 용이하게 변경이 가능하다.
도 15를 참조하면, 제3 고정막(370)을 패터닝하여 캐핑막 패턴(275)의 상면과 접촉하는 제3 고정막 패턴(375)을 형성한다. 상기 패터닝 공정을 통해, 제3 고정막 패턴(375)은 기판(100) 상면에 평행한 제1 방향으로 연장되며, 기판(100) 상면에 평행하고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 패터닝 공정은 플라즈마 반응 식각 공정 또는 이온 스퍼터링 공정 등의 물리적 식각 공정을 통해 수행될 수 있다. 상기 플라즈마 반응 식각 공정의 경우, 예를 들어 불소(HF) 및/또는 암모니아(NH3) 등을 포함하는 식각 가스와 예를 들어 산소(O2) 등을 포함하는 반응 가스를 사용하여 수행될 수 있다.
도 16을 참조하면, 제3 층간 절연막(300) 및 제3 고정막 패턴(375) 상에 제3 고정막 패턴(375)을 충분히 커버하는 제5 층간 절연막(380)을 형성하고, 이를 식각함으로써 제3 고정막 패턴(375)의 상면을 적어도 부분적으로 노출시키는 제2 개구(385)를 형성한다. 상기 식각 공정에 의해, 제2 개구(385)는 상기 제1 방향으로 연장되고 상기 제2 방향으로 복수 개로 형성될 수 있다.
한편, 제5 층간 절연막(380)은 제3 층간 절연막(300)과 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 즉, 제5 층간 절연막(380)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 제3 층간 절연막(300)과 병합될 수 있다. 그러므로 앞으로는 상기 병합된 막 구조물을 단순히 제3 층간 절연막(300)으로 통칭하기로 한다.
이후, 도 1을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 제3 고정막 패턴(375)의 상면과 접촉하며 제2 개구(385)를 채우는 배선(360)을 형성함으로써, 도 11에 도시된 바와 같은 자기 저항 메모리 장치를 제조할 수 있다.
전술한 바와 같이, 먼저 제1 물리적 식각 공정을 통해 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)을 형성하고, 이후에 제2 물리적 식각 공정을 통해 제3 고정막 패턴(375)을 형성함으로써, 제2 MTJ 구조물(403)을 용이하게 형성할 수 있다. 즉, 제1 고정막 패턴(235) 및 제3 고정막 패턴(375)을 각각 개별적인 물리적 식각 공정을 통해 형성함으로써, 1회의 물리적 식각 공정을 통해 패터닝하는 막들의 높이를 최소화할 수 있다. 그 결과, 제2 MTJ 구조물(403)의 측벽에는 자성 물질이 부착되지 않아, 전기적 쇼트가 발생하지 않을 수 있다.
도 17은 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 자기 저항 메모리 장치는 제6 및 제7 층간 절연막들(390, 420)과 제3 스페이서(415)를 제외하고는 도 1을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 상기 자기 저항 메모리 장치는 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 하부 전극(225), 제1 MTJ 구조물(401) 및 배선(360)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 제1 스페이서(160), 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193), 제1, 제2 및 제4 층간 절연막들(170, 200, 330) 및 식각 저지막(320)을 더 포함할 수 있다. 나아가, 상기 자기 저항 메모리 장치는 제6 및 제7 층간 절연막들(390, 420)과 제3 스페이서(415)를 더 포함할 수 있다.
제1 MTJ 구조물(401)은 하부 전극(225) 상에 순차적으로 적층된 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275) 및 제2고정막 패턴(310) 포함할 수 있다.
제6 층간 절연막(390)은 제2 층간 절연막(200) 상에 형성되어 하부 전극(225)의 측벽 및 제1 고정막 패턴(235)의 측벽을 감쌀 수 있다. 제6 층간 절연막(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제3 스페이서(415)는 제6 층간 절연막(390) 상에 형성되어 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)의 측벽을 감쌀 수 있다. 이때, 제2 고정막 패턴(310)의 저면은 캐핑막 패턴(275)의 상면 및 제3 스페이서(415)의 상면에 접촉할 수 있다. 제3 스페이서(415)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제7 층간 절연막(420)은 제2 고정막 패턴(310)의 측벽 및 제3 스페이서(415)의 외측벽을 감쌀 수 있다. 제7 층간 절연막(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
배선(360)은 제2 고정막 패턴(310) 상에 형성되어 이의 상면과 직접 접촉할 수 있으며, 이의 측벽은 제4 층간 절연막(330)에 의해 감싸질 수 있다. 이때, 제4 층간 절연막(330)은 제7 층간 절연막(420) 상에 형성되며, 식각 저지막(320)은 제7 층간 절연막(420) 및 제4 층간 절연막(330) 사이에 형성될 수 있다.
도 18 내지 도 21은 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 자기 저항 메모리 장치의 제조 방법은 제6 및 제7 층간 절연막들(390, 420)의 형성 및 제3 스페이서(415)의 형성을 제외하고는 도 2 내지 도 10을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 2 및 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193) 및 제1 및 제2 층간 절연막들(170, 200)이 형성될 수 있다.
이후, 도 18을 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 제2 층간 절연막(200) 및 제3 콘택 플러그(210) 상에 하부 전극막(220) 및 제1 고정막(230)을 순차적으로 형성하고, 이들을 패터닝함으로써 하부 전극(225) 및 제1 고정막 패턴(235)을 형성한다. 이에 따라, 하부 전극(225) 및 제1 고정막 패턴(235)은 기판(100) 상면에 평행한 제1 방향 및 기판(100) 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 각각 복수 개로 형성될 수 있다. 한편, 하부 전극(225)은 제3 콘택 플러그(210)의 상면과 직접 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 패터닝 공정은 플라즈마 반응 식각 공정 또는 이온 스퍼터링 공정 등의 물리적 식각 공정을 통해 수행될 수 있다. 상기 플라즈마 반응 식각 공정의 경우, 예를 들어 불소(HF) 및/또는 암모니아(NH3) 등을 포함하는 식각 가스와 예를 들어 산소(O2) 등을 포함하는 반응 가스를 사용하여 수행될 수 있다.
도 19를 참조하면, 제2 층간 절연막(200) 상에 하부 전극(225) 및 제1 고정막 패턴(235)을 충분히 커버하는 제6 층간 절연막(390)을 형성하고, 제1 고정막 패턴(235)의 상면이 노출될 때까지 이의 상부를 평탄화한다. 이어, 상기 평탄화된 제6 층간 절연막(390) 및 제1 고정막 패턴(235) 상에 제1 터널 배리어막(240), 자유막(250), 제2 터널 배리어막(260), 캐핑막(270) 및 하드 마스크막(280)을 순차적으로 형성한다.
상기 평탄화 공정에 의해, 제6 층간 절연막(390)은 하부 전극(225) 및 제1 고정막 패턴(235)의 측벽을 감싸도록 형성될 수 있다. 제6 층간 절연막(390)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
제1 터널 배리어막(240), 자유막(250), 제2 터널 배리어막(260), 캐핑막(270) 및 하드 마스크막(280)은 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 형성할 수 있다.
도 20을 참조하면, 하드 마스크막(280)을 식각하여 하드 마스크(285)를 형성하고, 이를 식각 마스크로 사용하여 캐핑막(270), 제2 터널 배리어막(260), 자유막(250) 및 제1 터널 배리어막(240)을 순차적으로 식각함으로써, 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)을 형성할 수 있다.
하드 마스크(285)는 상기 제1 및 제2 방향으로 각각 복수 개로 형성될 수 있고, 이에 따라, 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)은 상기 제1 및 제2 방향으로 각각 복수 개로 형성될 수 있다. 한편, 상기 식각 공정에 의해, 제1 터널 배리어막 패턴(245)은 제1 고정막 패턴(235)의 상면과 접촉하도록 형성될 수 있다.
도 21을 참조하면, 제6 층간 절연막(390) 상에 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275) 및 하드 마스크(285)를 커버하는 제3 스페이서막(410) 및 제7 층간 절연막(420)을 순차적으로 형성한다.
일 실시예에 있어서, 제7 층간 절연막(420)은 하드 마스크(285) 상에 형성된 제3 스페이서막(410)의 상면보다 충분히 높은 상면을 갖도록 형성될 수 있다.
제3 스페이서막(410)은 산화물 및/또는 질화물을 포함하도록 형성할 수 있으며, 예를 들어 알루미늄 산화물(Al2O3), 실리콘 산화물 또는 실리콘 질화물 등을 포함하도록 형성할 수 있다. 제7 층간 절연막(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 도 7 내지 도 10 및 도 1을 참조로 설명한 공정과 실질적으로 유사하거나 동일한 공정을 수행함으로써 제2 고정막 패턴(310) 및 이의 상면과 직접 접촉하는 배선(360)을 형성하다. 이에 따라, 도 17에 도시된 바와 같은 자기 저항 메모리 장치를 제조할 수 있다.
전술한 바와 같이, 제1 물리적 식각 공정을 통해 하부 전극(225) 및 제1 고정막 패턴(235)을 형성하고, 제2 물리적 식각 공정을 통해 제1 및 제2 터널 배리어막 패턴들(245, 265), 자유막 패턴(255) 및 캐핑막 패턴(275)을 형성한 뒤, 다마신 공정을 통해 제2 고정막 패턴(310)을 형성함으로써, 제1 MTJ 구조물(401)을 용이하게 형성할 수 있다. 즉, 제2 고정막 패턴(310)을 이의 하부 구조물들과 동시에 형성하지 않으며, 또한 상기 하부 구조물들을 적어도 2회 이상의 물리적 식각 공정을 통해 형성함으로써, 제1 MTJ 구조물(401)에는 전기적 쇼트가 발생하지 않을 수 있다.
도 22는 또 다른 예시적인 실시예들에 따른 자기 저항 메모리 장치를 설명하기 위한 단면도이다. 상기 자기 저항 메모리 장치는 제3 고정막 패턴(375)을 제외하고는 도 17을 참조로 설명한 자기 저항 메모리 장치와 실질적으로 동일하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 상기 자기 저항 메모리 장치는 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 하부 전극(225), 제2 MTJ 구조물(403) 및 배선(360)을 포함할 수 있다. 또한, 상기 자기 저항 메모리 장치는 제1 및 제3 스페이서들(160, 415), 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193), 제1, 제2, 제6 및 제7 층간 절연막들(170, 200, 390, 420)을 더 포함할 수 있다.
제2 MTJ 구조물(403)은 하부 전극(225) 상에 순차적으로 적층된 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265), 캐핑막 패턴(275) 및 제3 고정막 패턴(375)을 포함할 수 있다.
이때, 제1 고정막 패턴(235)의 측벽은 하부 전극(225)의 측벽과 더불어 제6 층간 절연막(390)에 의해 감싸질 수 있고, 제3 스페이서(415)는 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)의 측벽을 감쌀 수 있다.
한편, 배선(360) 및 제3 고정막 패턴(375)의 측벽과 제3 스페이서(415)의 외측벽은 제7 층간 절연막(420)에 의해 감싸질 수 있다.
도 22에 도시된 자기 저항 메모리 장치는 제3 고정막 패턴(375)의 형성을 제외하고는 도 18 내지 도 21을 참조로 설명한 자기 저항 메모리 장치의 제조 방법과 실질적으로 동일한 방법에 의해 다음과 같이 형성될 수 있다.
먼저, 도 2 및 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 게이트 구조물(140) 및 불순물 영역(160)을 포함하는 트랜지스터, 제1 내지 제3 콘택 플러그들(181, 183, 210), 제1 및 제2 패드들(191, 193) 및 제1 및 제2 층간 절연막들(170, 200)을 형성한다.
이어, 도 18 내지 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)을 형성한다.
이후, 도 12 및 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제3 고정막 패턴(375) 및 배선(360)을 형성한다. 혹은 이와는 다르게, 제3 고정막 패턴(375) 및 배선(360)은 도 14 내지 도 16을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써 형성할 수도 있다.
이에 따라, 상기 자기 저항 메모리 장치를 제조할 수 있다.
전술한 바와 같이, 적어도 2회 이상의 물리적 식각 공정을 통해 하부 전극(225), 제1 고정막 패턴(235), 제1 터널 배리어막 패턴(245), 자유막 패턴(255), 제2 터널 배리어막 패턴(265) 및 캐핑막 패턴(275)을 형성하고, 다마신 공정 또는 물리적 식각 공정을 통해 제2 고정막 패턴(375)을 형성함으로써, 제2 MTJ 구조물(403)을 용이하게 형성할 수 있다. 그러므로 제2 MTJ 구조물(403)에는 전기적 쇼트가 발생하지 않을 수 있다.
100: 기판 105: 소자 분리막 패턴
140: 게이트 구조물 110: 게이트 절연막 패턴
120: 게이트 전극 130: 마스크
160: 불순물 영역 150, 295, 415: 제1 내지 제3 스페이서
181, 183, 210: 제1 내지 제3 콘택 플러그
170, 200, 300, 330, 380, 390, 420: 제1 내지 제7 층간 절연막
191, 193: 제1 및 제2 패드 290, 410: 제2 및 제3 스페이서막
220: 하부 전극막 225: 하부 전극
230, 370: 제1 및 제3 고정막 320: 식각 저지막
240: 제1 터널 배리어막 245: 제1 터널 배리어막 패턴
250: 자유막 255: 자유막 패턴
260: 제2 터널 배리어막 265: 제2 터널 배리어막 패턴
270: 캐핑막 275: 캐핑막 패턴
280: 하드 마스크막 285: 하드 마스크
305, 307: 제1 및 제2 리세스 335, 385: 제1 및 제2 개구
401, 403: 제1 및 제2 MTJ 구조물 360: 배선
235, 310, 375: 제1 내지 제3 고정막 패턴
340: 배리어막 패턴 350: 금속막 패턴

Claims (10)

  1. 기판 상에 순차적으로 적층된 하부 전극, 제1 고정막 패턴, 터널 배리어막 패턴 및 자유막 패턴을 형성하는 단계;
    상기 기판 상에 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 커버하는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 자유막 패턴의 상면을 노출시키는 리세스를 형성하는 단계;
    상기 리세스를 적어도 부분적으로 채우는 제2 고정막 패턴을 형성하는 단계; 및
    상기 제2 고정막 패턴 상에 배선을 형성하는 단계를 포함하는 자기 저항 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 고정막 패턴은 상기 제1 고정막 패턴보다 두꺼운 두께를 갖도록 형성되는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 리세스는 일 방향으로 연장되며,
    상기 배선을 형성하는 단계는,
    상기 리세스의 나머지 부분을 채우도록 상기 제2 고정막 패턴 상에 상기 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 배선을 형성하는 단계는,
    상기 제2 고정막 패턴 상면과 동일한 높이의 상면을 갖도록 상기 제1 층간 절연막의 상부를 평탄화하는 단계;
    상기 평탄화된 제1 층간 절연막 상에 상기 제2 고정막 패턴의 상면을 노출시키며 일 방향으로 연장되는 개구를 갖는 제2 층간 절연막을 형성하는 단계; 및
    상기 개구를 채우도록 상기 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 형성하는 단계는,
    상기 기판 상에 하부 전극막, 제1 고정막, 터널 배리어막, 자유막 및 하드 마스크를 순차적으로 형성하는 단계; 및
    상기 하드 마스크를 식각 마스크로 사용하여 상기 자유막, 상기 터널 배리어막, 상기 제1 고정막 및 상기 하부 전극막을 순차적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 하부 전극, 상기 제1 고정막 패턴, 상기 터널 배리어막 패턴 및 상기 자유막 패턴을 형성하는 단계는,
    상기 기판 상에 순차적으로 적층된 상기 하부 전극 및 상기 제1 고정막 패턴을 형성하는 단계;
    상기 하부 전극 및 상기 제1 고정막 패턴의 측벽을 감싸는 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막 및 상기 제1 고정막 패턴 상에 터널 배리어막, 자유막 및 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크를 식각 마스크로 사용하여 상기 자유막 및 상기 터널 배리어막을 순차적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치의 제조 방법.
  7. 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되어 제1 두께를 갖는 제1 고정막 패턴;
    상기 제1 고정막 패턴 상에 형성된 터널 배리어막 패턴;
    상기 터널 배리어막 패턴 상에 형성된 자유막 패턴; 및
    상기 자유막 패턴 상에 형성되어 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 고정막 패턴을 포함하는 자기 터널 접합(MTJ) 구조물; 및
    상기 MTJ 구조물 상에 형성된 배선을 포함하는 자기 저항 메모리 장치.
  8. 제7항에 있어서, 상기 배선은 일 방향으로 연장되는 것을 특징으로 하는 자기 저항 메모리 장치.
  9. 제8항에 있어서, 상기 제2 고정막 패턴은 상기 방향으로 연장되는 것을 특징으로 하는 자기 저항 메모리 장치.
  10. 제7항에 있어서, 상기 배선은 상기 MTJ 구조물 상면에 직접 접촉하는 것을 특징으로 하는 자기 저항 메모리 장치.
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