KR102276541B1 - 자기 메모리 장치 및 이의 제조 방법 - Google Patents

자기 메모리 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR102276541B1
KR102276541B1 KR1020140167003A KR20140167003A KR102276541B1 KR 102276541 B1 KR102276541 B1 KR 102276541B1 KR 1020140167003 A KR1020140167003 A KR 1020140167003A KR 20140167003 A KR20140167003 A KR 20140167003A KR 102276541 B1 KR102276541 B1 KR 102276541B1
Authority
KR
South Korea
Prior art keywords
pattern
magnetic material
tunnel barrier
layer
etching process
Prior art date
Application number
KR1020140167003A
Other languages
English (en)
Other versions
KR20160063586A (ko
Inventor
황규만
김시정
박미림
배준수
이승우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140167003A priority Critical patent/KR102276541B1/ko
Priority to US14/887,506 priority patent/US9761792B2/en
Publication of KR20160063586A publication Critical patent/KR20160063586A/ko
Priority to US15/658,780 priority patent/US10164173B2/en
Application granted granted Critical
Publication of KR102276541B1 publication Critical patent/KR102276541B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Abstract

자기 메모리 장치는 제1 자성 물질 패턴, 제2 자성 물질 패턴 및 터널 배리어막 패턴을 포함한다. 상기 제1 자성 물질 패턴은 기판 상에 배치된다. 상기 제2 자성 물질 패턴은 상기 제1 자성 물질 패턴보다 상부에 배치된다. 상기 터널 배리어막 패턴은 상기 제1 자성 물질 패턴과 상기 제2 자성 물질 패턴 사이에 배치된다. 상기 제1 자성 물질 패턴의 상면의 폭은 상기 제2 자성 물질 패턴의 하면의 폭보다 작다.

Description

자기 메모리 장치 및 이의 제조 방법{MAGNETIC MEMORY DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 자기 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 자성 물질을 포함하는 자기 터널 접합 구조를 구비한 자기 메모리 장치 및 이의 제조 방법에 관한 것이다.
자기 메모리(Magnetic Random Access Memory: MRAM) 장치는 자기 터널 접합(Magnetic Tunnel Junction: MTJ) 구조 내에서 저항 변화를 이용하여 데이터를 저장하는 메모리 장치이다. MRAM 장치는 고속 동작이 가능하며 및 구조적 안정성이 우수하여 차세대 비휘발성 메모리 장치로서 각광받고 있다.
그러나, MRAM 장치의 집적도가 증가할수록 메모리 셀들 사이 혹은 상기 MTJ 구조들 사이의 간격이 감소할 수 있다. 또한, 상기 MTJ 구조를 구성하는 물질들은 식각이 용이하지 않은 문제점이 있다. 이에 따라, 상기 MTJ 구조의 신뢰성 확보가 용이하지 않다.
본 발명의 일 과제는 우수한 전기적, 기계적 신뢰성을 자기 메모리 장치를 제공하는 것이다.
본 발명의 다른 일 과제는 우수한 전기적, 기계적 신뢰성을 갖는 자기 메모리 장치의 제조 방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제가 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 자기 메모리 장치는 제1 자성 물질 패턴, 제2 자성 물질 패턴 및 터널 배리어막 패턴을 포함한다. 상기 제1 자성 물질 패턴은 기판 상에 배치된다. 상기 제2 자성 물질 패턴은 상기 제1 자성 물질 패턴보다 상부에 배치된다. 상기 터널 배리어막 패턴은 상기 제1 자성 물질 패턴과 상기 제2 자성 물질 패턴 사이에 배치된다. 상기 제1 자성 물질 패턴의 상면의 폭은 상기 제2 자성 물질 패턴의 하면의 폭보다 작다.
예시적인 실시예들에 따르면, 상기 터널 배리어막 패턴은 상기 기판에 인접할수록 폭이 점차적으로 감소할 수 있다.
예시적인 실시예들에 따르면, 상기 터널 배리어막 패턴의 저면의 폭은 상기 제1 자성 물질 패턴의 상면의 폭보다 클 수 있다.
예시적인 실시예들에 따르면, 상기 터널 배리어막 패턴의 상면의 폭은 상기 제2 자성 물질 패턴의 저면의 폭보다 작을 수 있다.
예시적인 실시예들에 따르면, 상기 제1 자성 물질 패턴은 상기 기판에 인접할수록 폭이 점차적으로 증가할 수 있다. 상기 제2 자성 물질 패턴은 상기 기판에 인접할수록 폭이 점차적으로 증가할 수 있다.
예시적인 실시예들에 따르면, 상기 자기 메모리 장치는 상기 제1 자성 물질 패턴과 전기적으로 연결되는 하부 전극; 상기 제2 자성 물질 패턴과 전기적으로 연결되는 상부 전극; 및 상기 하부 전극과 전기적으로 연결되는 스위칭 소자를 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 터널 배리어막 패턴은 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 자기 메모리 장치는 상기 상부 전극과 상기 제2 자성 물질 패턴 사이에 배치되는 도전 패턴을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 도전 패턴은 알루미늄 산화물 또는 마그네슘 산화물을 포함할 수 있다. 상기 도전 패턴은 상기 터널 배리어막 패턴보다 낮은 비저항을 가질 수 있다. 상기 도전 패턴의 두께는 상기 터널 배리어막의 두께의 절반 이하일 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 있어서, 기판 상에 제1 자성 물질막, 터널 배리어막 및 제2 자성 물질막을 순차적으로 적층한다. 제1 식각 공정을 수행하여, 상기 제2 자성 물질막을 부분적으로 제거하여, 제2 자성 물질 패턴을 형성한다. 상기 제2 자성 물질 패턴 및 상기 터널 배리어막을 덮는 희생막을 형성한다. 제2 식각 공정을 수행하여, 상기 희생막을 부분적으로 제거하여, 상기 제2 자성 물질 패턴의 측벽을 덮는 희생막 패턴을 형성한다. 제3 식각 공정을 수행하여, 상기 터널 배리어막 및 상기 제1 자성 물질막을 부분적으로 제거하여, 터널 배리어막 패턴 및 제1 자성 물질 패턴을 형성한다.
예시적인 실시예들에 따르면, 상기 제2 식각 공정과 상기 제3 식각 공정은 동시에 수행될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 식각 공정, 상기 제2 식각 공정 및 상기 제3 식각 공정은 이온빔 식각 공정을 이용할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 식각 공정은 이온들을 상기 기판의 상면에 수직한 방향으로 가속하는 단계를 포함할 수 있다. 상기 제3 식각 공정은 이온들을 상기 기판의 상면에 수직한 방향에 대해서 경사진 방향으로 가속하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 식각 공정을 수행하는 것은, 상기 터널 배리어막을 부분적으로 제거하여, 예비 터널 배리어막 패턴을 형성하는 것을 더 포함할 수 있다. 상기 예비 터널 배리어막 패턴의 상부는 상기 제2 자성 물질 패턴의 측벽과 연속되는 측벽을 가질 수 있다. 상기 예비 터널 배리어막 패턴의 하부는 상기 예비 터널 배리어막 패턴의 상부 측벽보다 낮은 기울기를 가지는 측벽을 구비할 수 있다.
예시적인 실시예들에 따르면, 상기 희생막 패턴은 상기 제2 자성 물질 패턴의 측벽 및 상기 예비 터널 배리어막 패턴의 상부 측벽을 덮을 수 있다. 상기 제3 식각 공정은 상기 예비 터널 배리어막 패턴의 하부와 상기 제1 자성 물질 패턴을 부분적으로 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 식각 공정을 수행하는 것은, 희생막 패턴을 제거하는 것을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 식각 공정 및 상기 제3 식각 공정에서 상기 희생막은 상기 제1 자성 물질막보다 낮은 식각율을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 희생막은 마그네슘 산화물 또는 알루미늄 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 자성 물질막은 코발트-철-붕소(CoFeB) 합금을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 자기 메모리 장치의 제조 방법에 있어서, 기판 상에 제1 자성 물질막, 터널 배리어막 및 제2 자성 물질막을 순차적으로 적층한다. 제1 식각 공정을 수행하여, 상기 제2 자성 물질막 및 상기 터널 배리어막을 부분적으로 제거하여, 제2 자성 물질 패턴 및 터널 배리어막 패턴을 형성한다. 상기 제2 자성 물질 패턴, 상기 터널 배리어막 패턴 및 상기 제1 자성 물질막을 덮는 희생막을 형성한다. 제2 식각 공정을 수행하여, 상기 희생막을 부분적으로 제거하여, 상기 제2 자성 물질 패턴의 측벽 및 상기 터널 배리어막 패턴의 측벽을 덮는 희생막 패턴을 형성한다. 제3 식각 공정을 수행하여, 상기 제1 자성 물질막을 부분적으로 제거하여, 제1 자성 물질 패턴을 형성한다.
전술한 본 발명의 예시적인 실시예들에 따르면, 터널 배리어막 패턴의 측벽은 음의 기울기를 가질 수 있다. 이에 따라, 이온빔 식각 공정에서, 터널 배리어막 측벽에 재층착이 발생하여, 터널 배리어막 패턴이 단락되는 것을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 자기 터널 접합(MTJ) 구조를 설명하기 위한 단면도이다.
도 2는 다른 예시적인 실시예들에 따른 자기 터널 접합(MTJ) 구조를 설명하기 위한 단면도이다.
도 3은 또 다른 예시적인 실시예들에 따른 자기 터널 접합(MTJ) 구조를 설명하기 위한 단면도이다.
도 4 내지 도 9는 예시적인 실시예들에 따른 자기 터널 접합 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 13은 다른 예시적인 실시예들에 따른 자기 터널 접합 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 자기 터널 접합 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 26은 예시적인 실시예들에 따른 자기 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 27은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다.
도 1은 예시적인 실시예들에 따른 자기 터널 접합(Magnetic Tunnel Junction; 이하 MTJ) 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 MTJ 구조는 기판(100) 상에 배치된, 제1 자성 물질 패턴(110), 터널 배리어막 패턴(120), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 포함할 수 있다.
제1 자성 물질 패턴(110)은 기판(100) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 자성 물질 패턴(110)은 하부 전극(도시되지 않음)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제1 자성 물질 패턴(110)은 예를 들면, 자화 방향이 고정된 고정층으로 제공될 수 있다. 제1 자성 물질 패턴(110)은 예를 들면, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 제1 자성 물질 패턴(110)은 제1 자성 물질막을 형성한 하고, 이후에 상기 제1 자성 물질막을 부분적으로 식각하여 형성할 수 있다. 이에 따라, 제1 자성 물질 패턴(110)은 기판(100)에 인접한 하부에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 이때, 제1 자성 물질 패턴(110)의 상면의 폭을 제1 폭(W1)으로 정의할 수 있다.
제2 자성 물질 패턴(130)은 제1 자성 물질 패턴(110) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제2 자성 물질 패턴(130)은 상부 전극(도시되지 않음)에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 자성 물질 패턴(130)은 제2 자성 물질막을 형성한 하고, 이후에 상기 제2 자성 물질막을 부분적으로 식각하여 형성할 수 있다. 이에 따라, 제2 자성 물질 패턴(130)은 기판(100)에 인접한 하부에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 이때, 제2 자성 물질 패턴(130)의 하면의 폭을 제2 폭(W2)으로 정의할 수 있다. 예시적인 실시예들에 있어서, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
예시적인 실시예들에 있어서, 제2 자성 물질 패턴(130)은 자화방향이 가변적인 자유층으로 기능할 수 있다. 이 경우, 제2 자성 물질 패턴(130)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 제2 자성 물질 패턴(130)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 제2 자성 물질 패턴(130)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.
한편, 터널 배리어막 패턴(120)은 제1 및 제2 자성 물질 패턴들(110, 130) 사이에 배치될 수 있다. 이에 따라, 제1 및 제2 자성 물질 패턴들(110, 130)은 서로 직접적으로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 터널 배리어막 패턴(120)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 터널 배리어막 패턴(120)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다. 터널 배리어막 패턴(120)에 의해 제1 및 제2 자성 물질 패턴들(110, 130) 사이에서 양자 기계적 터널링이 발생되는 절연 터널 장벽이 형성될 수 있다.
터널 배리어막 패턴(120)은 터널 배리어막을 형성하고, 상기 터널 배리어막을 부분적으로 식각하여 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 터널 배리어막은 제1 자성 물질 패턴(110)을 형성하기 위한 식각 공정에서 식각될 수 있으며, 상기 터널 배리어막의 하부는 제2 자성 물질 패턴(130)을 형성하기 위한 식각 공정에서 추가적으로 식각될 수 있다. 이에 따라, 터널 배리어막 패턴(120)의 중앙부는 그 상부 및 하부보다 넓은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 자성 물질 패턴(110)과 제2 자성 물질 패턴(130)은 하부에서 상부로 갈수록 폭이 점차적으로 줄어들 수 있다. 즉, 제1 자성 물질 패턴(110)과 제2 자성 물질 패턴(130)의 측벽은 각기 양의 기울기(positive slope)를 가진다고 정의할 수 있다. 다만, 제1 자성 물질 패턴(110)의 상면의 제1 폭(W1)이 제2 자성 물질 패턴(120)의 하면의 제2 폭(W1)보다 작으므로, 터널 배리어막 패턴(120)은 하부에서 상부로 갈수록 폭이 점차적으로 증가하는 부분을 포함할 수 있다. 즉, 터널 배리어막 패턴(120)의 측벽은 부분적으로 음의 기울기(positive slope)(또는 역경사)를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 자성 물질 패턴(110), 터널 배리어막 패턴(120) 및 제2 자성 물질 패턴(130)은 이온빔 식각(ion beam etching) 공정을 통해서, 형성될 수 있다. 상기 이온빔 식각 공정에서, 전기장 등에 의해서 가속된 이온은 피식각막과 충돌하여, 상기 피식각막을 제거할 수 있다. 다만, 상기 이온빔 식각 공정에서, 상기 충돌에 의해서 제거되어야 하는 피식각 물질이 터널 배리어막 패턴(120)의 측벽에 다시 증착하는 재증착(redeposition)이 일어날 수 있다. 상기 재증착 현상이 발생하는 경우에, 제1 자성 물질 패턴(110)와 제2 자성 물질 패턴(130) 사이에 단락(short)이 발생하여, 상기 MTJ의 신뢰성에 문제가 발생할 수 있다. 상기 재증착 현상은 측벽이 양의 기울기(positive slope)를 가지는 부분에서 활발하게 발생하지만, 측벽이 음의 기울기(negative slope)를 가지는 부분에서 발생하지 않거나, 발생이 감소되는 것으로 확인되었다. 본 발명의 터널 배리어막 패턴(120)의 측벽은 부분적으로 음의 기울기를 가지므로, 재증착 현상으로 인한 단락을 방지할 수 있다.
한편, 도전 패턴(140)은 제2 자성 물질 패턴(130) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 도전 패턴(140)는 단층 구조 또는 다층 구조를 가질 수 있다. 도전 패턴(140)은 제2 자성 물질 패턴(130)과 상부 전극(도시되지 않음) 사이의 접촉 저항을 감소시키고, 물질 확산을 방지하는 배리어막 역할을 수행할 수 있다.
또한, 스페이서막(160)은 제1 자성 물질 패턴(110), 터널 배리어막 패턴(120), 제2 자성 물질 패턴(130) 및 도전 패턴(140)의 측벽 및/또는 상면에 배치될 수 있다. 스페이서막(160)은 외부의 산소 및 수분 등으로부터, 제1 자성 물질 패턴(110), 터널 배리어막 패턴(120), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 보호하는 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 MTJ 구조는 상기 자유막이 상기 고정막보다 상부에 배치되는 것으로 설명되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 상기 자유막은 상기 고정막보다 하부에 배치될 수도 있다.
도 2는 예시적인 실시예들에 따른 MTJ 구조를 설명하기 위한 단면도이다. 도 2는 터널 배리어막 패턴(122)을 제외하면, 도 1을 참조로 설명한 MTJ 구조와 실질적으로 동일하거나 유사하다. 따라서 반복되는 구성에 대해서는 상세한 설명을 생략한다.
도 2를 참조하면, 상기 MTJ 구조는 기판(100) 상에 순차적으로 형성된, 제1 자성 물질 패턴(110), 터널 배리어막 패턴(122), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 포함할 수 있다.
제1 자성 물질 패턴(110)은 기판(100) 상에 배치되며, 하부에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 또한, 제1 자성 물질 패턴(110)의 상면은 제1 폭(W1)을 가질 수 있다.
제2 자성 물질 패턴(130)은 제1 자성 물질 패턴(110)보다 위에 배치되며, 하부에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 또한, 제2 자성 물질 패턴(130)의 하면은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
한편, 터널 배리어막 패턴(122)은 제1 및 제2 자성 물질 패턴들(110, 130) 사이에 배치될 수 있으며, 하부에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 즉, 터널 배리어막 패턴(122)의 측벽은 양의 기울기를 가질 수 있다.
다만, 예시적인 실시예들에 있어서, 터널 배리어막 패턴(122)의 저면은 제1 자성 물질 패턴(110)의 상면의 제1 폭(W1)보다 큰 제3 폭(W3)을 가질 수 있다. 이에 따라, 이온빔 식각 공정에서 제1 자성 물질 패턴(110)에 의해서 노출된 터널 배리어막 패턴(122)의 저면에는 재증착이 발생하지 않거나 그 발생이 감소되며, 이로 인한 단락을 방지할 수 있다.
도 3은 예시적인 실시예들에 따른 MTJ 구조를 설명하기 위한 단면도이다. 도 3는 터널 배리어막 패턴(124)을 제외하면, 도 1을 참조로 설명한 MTJ 구조와 실질적으로 동일하거나 유사하다. 따라서 반복되는 구성에 대해서는 상세한 설명을 생략한다.
도 3을 참조하면, 상기 MTJ 구조는 기판(100) 상에 순차적으로 형성된, 제1 자성 물질 패턴(110), 터널 배리어막 패턴(124), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 포함할 수 있다.
한편, 터널 배리어막 패턴(124)은 제1 및 제2 자성 물질 패턴들(110, 130) 사이에 배치될 수 있으며, 하부에서 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다. 즉, 터널 배리어막 패턴(124)의 측벽은 양의 기울기를 가질 수 있다.
다만, 예시적인 실시예들에 있어서, 터널 배리어막 패턴(124)의 상면은 제2 자성 물질 패턴(130)의 저면의 제2 폭(W2)보다 작은 제4 폭(W4)을 가질 수 있다. 이에 따라, 이온빔 식각 공정에서 터널 배리어막 패턴(124)에 의해서 노출된 제2 자성 물질 패턴(130)의 저면에는 재증착이 발생하지 않거나 그 발생이 감소되며, 이로 인한 단락을 방지할 수 있다.
도 4 내지 도 9는 예시적인 실시예들에 따른 자기 터널 접합 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(100) 상에 제1 자성 물질막(105), 터널 배리어막(115), 제2 자성 물질막(125) 및 도전막(135)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 자성 물질막(105)은 예를 들면, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2),불화철(FeF2),염화철(FeCl2),산화철(FeO), 염화코발트(CoCl2),산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO) 등을 사용하여 형성될 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 터널 배리어막(115)은 마그네슘(Mg) 또는 알루미늄(Al)을 이용하여 금속막을 형성하고, 상기 금속막을 산화하여 형성할 수 있다. 이에 따라, 터널 배리어막(115)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 자성 물질막(125)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 사용하여 형성할 수 있다. 예를 들면, 제2 자성 물질막(125)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 사용하여 형성할 수 있다.
도 5를 참조하면, 터널 배리어막(115), 제2 자성 물질막(125) 및 도전막(135)을 부분적으로 제거하여, 예비 터널 배리어 패턴(117), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 형성한다.
터널 배리어막(115), 제2 자성 물질막(125) 및 도전막(135)은 이온빔 식각(ion beam etching), 스퍼터(sputter) 식각 및 RF(radio-frequency) 식각과 같은 건식 식각 공정을 통해서 제거될 수 있다. 예시적인 일 실시예에 있어서, 상기 이온빔 식각은 터널 배리어막(115), 제2 자성 물질막(125) 및 도전막(135)을 효과적으로 패터닝할 수 있다. 상기 이온빔 식각 공정은 이온 등을 전기적으로 가속하여, 피식각막에 충돌하도록 한다. 이에 따라, 상기 이온의 충돌에 의해서, 피삭각막의 표면 원자들이 비산하여, 식각이 진행될 수 있다.
예시적인 실시예들에 있어서, 제2 자성 물질막(125) 및 도전막(135)은 각각이 노드 분리되도록 식각될 수 있다. 반면에, 예비 터널 배리어 패턴(117)은 부분적으로만 제거되어서, 예비 터널 배리어 패턴(117)의 하부는 서로 연결될 수 있다. 이에 따라, 예비 터널 배리어 패턴(117)의 상부 측벽은 외부로 노출될 수 있으나, 예비 터널 배리어 패턴(117)의 하부 측벽은 노출되지 않을 수 있다. 또한, 경우에 따라, 제1 자성 물질막(105)은 노출되지 않을 수 있다.
상기 이온빔 식각은 각각의 피식각막의 상부로부터 하부를 향해서 식각이 진행된다. 이에 따라, 각각의 피식각막의 상부는 하부보다 더 많이 식각될 수 있다. 이에 따라, 예비 터널 배리어 패턴(117), 제2 자성 물질 패턴(130) 및 도전 패턴(140)은 각기 하부로부터 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 도전막(135)을 부분적으로 제거하는 공정은 터널 배리어막(115) 및 제2 자성 물질막(125)을 부분적으로 제거하는 공정과 동시에 수행되거나, 별도로 수행될 수 있다.
도 6을 참조하면, 예비 터널 배리어 패턴(117), 제2 자성 물질 패턴(130) 및 도전 패턴(140) 상에 희생막(155)을 형성한다.
희생막(155)은 이후 실시되는 이온빔 식각에 대해서, 자성 물질 패턴들(130, 117)보다 낮은 식각율을 가지는 물질을 사용하여 형성할 수 있다. 예를 들어, 희생막(155)은 마그네슘 산화물(MgOx)을 사용하여 형성할 수 있다.
희생막(155)은 예비 터널 배리어 패턴(117), 제2 자성 물질 패턴(130) 및 도전 패턴(140)의 상면 및/또는 측벽을 덮도록 형성될 수 있다.
도 7을 참조하면, 식각 공정을 수행하여, 희생막(155), 예비 터널 배리어 패턴(117) 및 제1 자성 물질막(105)을 부분적으로 제거할 수 있다.
희생막(155), 예비 터널 배리어 패턴(117) 및 제1 자성 물질막(105)은 이온빔 식각(ion beam etching), 스퍼터(sputter) 식각 및 RF(radio-frequency) 식각과 같은 건식 식각 공정을 통해서 제거될 수 있다. 예시적인 일 실시예에 있어서, 상기 이온빔 식각은 희생막(155), 예비 터널 배리어 패턴(117) 및 제1 자성 물질막(105)을 효과적으로 패터닝할 수 있다. 상기 이온빔 식각 공정은 기판(100)의 상면에 수직한 방향으로 이온을 가속할 수 있다. 이에 따라, 상기 이온빔 식각 공정은 비등방성 식각일 수 있다.
예시적인 실시예들에 있어서, 도전 패턴(140)의 상면 및 예비 터널 배리어 패턴(117)의 상면 상에 배치된 희생막(155) 부분이 제거되어, 희생막 패턴(157)이 형성될 수 있다. 이에 따라, 희생막 패턴(157)은 도전 패턴(140)의 측벽, 제2 자성 물질 패턴(130)의 측벽 및 예비 터널 배리어 패턴(117)의 상부 측벽을 덮도록 형성될 수 있다.
또한, 예비 터널 배리어 패턴(117)의 하부와 제1 자성 물질막(105)이 부분적으로 제거되어, 예비 터널 배리어 패턴(117)과 예비 제1 자성 물질 패턴(107)을 각각 형성할 수 있으며, 이들은 노드 분리될 수 있다.
상기 이온빔 식각은 각각의 피식각막의 상부로부터 하부를 향해서 식각이 진행된다. 이에 따라, 각각의 피식각막의 상부는 하부보다 더 많이 식각될 수 있다. 이에 따라, 예비 터널 배리어 패턴(117) 및 예비 제1 자성 물질 패턴(107)은 각기 하부로부터 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
도 8을 참조하면, 식각 공정을 수행하여, 예비 터널 배리어 패턴(117) 및 예비 제1 자성 물질 패턴(107)을 부분적으로 제거할 수 있다.
예비 터널 배리어 패턴(117) 및 예비 제1 자성 물질 패턴(107)은 이온빔 식각(ion beam etching), 스퍼터(sputter) 식각 및 RF(radio-frequency) 식각과 같은 건식 식각 공정을 통해서 제거될 수 있다. 예시적인 일 실시예에 있어서, 상기 이온빔 식각은 예비 터널 배리어 패턴(117) 및 예비 제1 자성 물질 패턴(107)을 효과적으로 패터닝할 수 있다. 상기 이온빔 식각 공정은 기판(100)의 상면에 수직한 방향에 대해서 경사진 방향으로 이온을 가속할 수 있다. 이에 따라, 상기 이온빔 식각 공정은 경사진 방향으로 가속된 이온에 의해서, 측벽으로부터 식각될 수 있다.
예시적인 실시예들에 있어서, 희생막 패턴(157)에 의해서 보호되는 도전 패턴(140), 제2 자성 물질 패턴(130) 및 예비 터널 배리어 패턴(117)의 상부는 식각되지 않을 수 있다. 반면에, 희생막 패턴(157)으로부터 노출된 예비 터널 배리어 패턴(117)의 하부 및 예비 제1 자성 물질 패턴(107)의 측벽이 제거되어, 터널 배리어 패턴(120)과 제1 자성 물질 패턴(110)이 형성된다.
상기 식각 공정에 의해서 추가적으로 식각됨에 따라, 제1 자성 물질 패턴(110)의 상면의 제1 폭(W1)은 제2 자성 물질 패턴(130)의 하면의 제2 폭(W2)보다 작을 수 있다. 또한, 예비 터널 배리어 패턴(117)의 하부가 제거되어, 터널 배리어 패턴(120)의 측벽은 부분적으로 또는 전체적으로 음의 기울기를 가질 수 있다. 본 발명의 터널 배리어막 패턴(120)의 측벽은 부분적으로 음의 기울기를 가지므로, 재증착 현상을 방지할 수 있다.
또한, 경사진 방향으로 이온이 가속됨에 따라, 도 5 및 도 7의 공정을 수행할 때, 예비 터널 배리어 패턴(117)의 측벽에 재증착(redeposition)된 물질을 제거할 수 있다. 결과적으로, 본 발명의 실시예에 따라 형성된 MTJ는 단락이 방지되어 향상된 신뢰성을 가질 수 있다.
예시적인 실시예들에 있어서, 도 7에서 설명된 식각 공정과 도 8에서 설명된 식각 공정은 별도로 수행되는 것을 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 도 7에서 설명된 식각 공정과 도 8에서 설명된 식각 공정은 동시에 수행될 수도 있다.
도 9를 참조하면, 스페이서막(160)을 형성한 후, 도전 패턴(140)과 전기적으로 연결되는 상부 전극(170)을 형성할 수 있다.
스페이서막(160)은 제1 자성 물질 패턴(110), 터널 배리어막 패턴(120), 제2 자성 물질 패턴(130) 및 도전 패턴(140)의 측벽 및/또는 상면에 배치될 수 있다. 스페이서막(160)은 외부의 산소 및 수분 등으로부터, 제1 자성 물질 패턴(110), 터널 배리어막 패턴(120), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 보호하는 역할을 수행할 수 있다.
도 10 내지 도 13은 다른 예시적인 실시예들에 따른 자기 터널 접합 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 기판(100) 상에 제1 자성 물질막(105), 터널 배리어막, 제2 자성 물질막 및 도전막을 순차적으로 형성한 후, 상기 터널 배리어막, 상기 제2 자성 물질막 및 상기 도전막을 부분적으로 제거하여, 터널 배리어 패턴(122), 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 형성한다.
예시적인 실시예들에 있어서, 상기 터널 배리어막, 상기 제2 자성 물질막 및 상기 도전막은 이온빔 식각과 같은 건식 식각 공정을 통해서 형성될 수 있다.
터널 배리어 패턴(122), 제2 자성 물질 패턴(130) 및 도전 패턴(140)은 각각이 노드 분리되도록 식각될 수 있다. 이에 따라, 제1 자성 물질막(105)의 상면 및 터널 배리어 패턴(122)의 측벽은 노출될 수 있다. 경우에 따라, 제1 자성 물질막(105)의 상부도 부분적으로 제거될 수도 있다.
도 11을 참조하면, 터널 배리어 패턴(122), 제2 자성 물질 패턴(130) 및 도전 패턴(140) 상에 희생막(155)을 형성한다.
희생막(155)을 형성하는 공정은 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사하다. 다만, 희생막(155)은 터널 배리어 패턴(122)의 측벽, 제2 자성 물질 패턴(130)의 측벽, 도전 패턴(140)의 측벽과 상면 및 제1 자성 물질막(105)의 노출된 상면에 배치될 수 있다.
도 12를 참조하면, 식각 공정을 수행하여, 희생막(155) 및 제1 자성 물질막(105)을 부분적으로 제거할 수 있다.
희생막(155) 및 제1 자성 물질막(105)은, 예를 들어, 이온빔 식각 공정을 통해서 제거될 수 있다. 상기 이온빔 식각 공정은 기판(100)의 상면에 수직한 방향으로 이온을 가속할 수 있다. 이에 따라, 상기 이온빔 식각 공정은 비등방성 식각일 수 있다.
예시적인 실시예들에 있어서, 도전 패턴(140)의 상면 및 제1 자성 물질막(105)의 상면 상에 배치된 희생막(155) 부분이 제거되어, 희생막 패턴(158)이 형성될 수 있다. 이에 따라, 희생막 패턴(158)은 도전 패턴(140)의 측벽, 제2 자성 물질 패턴(130)의 측벽 및 터널 배리어 패턴(122)의 측벽을 덮도록 형성될 수 있다.
또한, 제1 자성 물질막(105)이 부분적으로 제거되어 예비 제1 자성 물질 패턴(107)을 형성하며, 예비 제1 자성 물질 패턴(107)은 각각이 노드 분리될 수 있다.
도 13을 참조하면, 식각 공정을 수행하여, 예비 제1 자성 물질 패턴(107)을 부분적으로 제거할 수 있다.
상기 식각 공정은 도 8을 참조로 설명한 식각 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 희생막 패턴(158)에 의해서 보호되는 도전 패턴(140), 제2 자성 물질 패턴(130) 및 터널 배리어 패턴(122)은 식각되지 않을 수 있다. 반면에, 희생막 패턴(158)으로부터 노출된 예비 제1 자성 물질 패턴(107)의 측벽이 제거되어, 제1 자성 물질 패턴(110)이 형성된다.
상기 식각 공정에 의해서 추가적으로 식각됨에 따라, 제1 자성 물질 패턴(110)의 상면의 제1 폭(W1)은 제2 자성 물질 패턴(130)의 하면의 제2 폭(W2)보다 작을 수 있다. 또한, 제1 자성 물질 패턴(110)의 상면의 제1 폭(W1)은 터널 배리어 패턴(122)의 하면의 제3 폭(W3)보다 작을 수 있다. 이에 따라, 제1 자성 물질 패턴(110)과 터널 배리어 패턴(122)의 경계면(I')에서 실질적으로 음의 기울기를 가지게 되어, 이온빔 증착 과정에서, 재증착이 발생하는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 도 12에서 설명된 식각 공정과 도 13에서 설명된 식각 공정은 별도로 수행되는 것을 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 도 12에서 설명된 식각 공정과 도 13에서 설명된 식각 공정은 동시에 수행될 수도 있다.
도 14 내지 도 16은 다른 예시적인 실시예들에 따른 자기 터널 접합 구조의 제조 방법을 설명하기 위한 단면도들이다.
도 14을 참조하면, 기판(100) 상에 제1 자성 물질막(105), 터널 배리어막(115), 제2 자성 물질막 및 도전막을 순차적으로 형성한 후, 상기 제2 자성 물질막 및 상기 도전막을 부분적으로 제거하여, 제2 자성 물질 패턴(130) 및 도전 패턴(140)을 형성한다. 이후, 터널 배리어막(115), 제2 자성 물질 패턴(130) 및 도전 패턴(140) 상에 희생막(155)을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 자성 물질막 및 상기 도전막은 이온빔 식각과 같은 건식 식각 공정을 통해서 형성될 수 있다.
제2 자성 물질 패턴(130) 및 도전 패턴(140)은 각각이 노드 분리되도록 식각될 수 있다. 이에 따라, 터널 배리어막(115)의 상면은 노출될 수 있다. 경우에 따라, 터널 배리어막(115)의 상부도 부분적으로 제거될 수도 있다.
이후, 희생막(155)을 형성하는 공정은 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사하다. 다만, 희생막(155)은 터널 배리어막(115)의 상면, 제2 자성 물질 패턴(130)의 측벽 및 도전 패턴(140)의 측벽과 상면에 배치될 수 있다.
도 15를 참조하면, 식각 공정을 수행하여, 희생막(155), 터널 배리어막(115) 및 제1 자성 물질막(105)을 부분적으로 제거할 수 있다.
희생막(155), 터널 배리어막(115) 및 제1 자성 물질막(105)은, 예를 들어, 이온빔 식각 공정을 통해서 제거될 수 있다. 상기 이온빔 식각 공정은 기판(100)의 상면에 수직한 방향으로 이온을 가속할 수 있다.
예시적인 실시예들에 있어서, 도전 패턴(140)의 상면 및 터널 배리어막(115)의 상면 상에 배치된 희생막(155) 부분이 제거되어, 희생막 패턴(159)이 형성될 수 있다. 이에 따라, 희생막 패턴(159)은 도전 패턴(140)의 측벽 및, 제2 자성 물질 패턴(130)의 측벽을 덮도록 형성될 수 있다.
또한, 터널 배리어막(115) 및 제1 자성 물질막(105)이 부분적으로 제거되어 예비 터널 배리어 패턴(118) 및 예비 제1 자성 물질 패턴(107)을 형성하며, 예비 터널 배리어 패턴(118) 및 예비 제1 자성 물질 패턴(107)은 각각이 노드 분리될 수 있다.
도 16을 참조하면, 식각 공정을 수행하여, 예비 터널 배리어 패턴(118) 및 예비 제1 자성 물질 패턴(107)을 부분적으로 제거할 수 있다.
상기 식각 공정은 도 8을 참조로 설명한 식각 공정과 실질적으로 동일하거나 유사할 수 있다. 다만, 희생막 패턴(159)에 의해서 보호되는 도전 패턴(140) 및 제2 자성 물질 패턴(130)은 식각되지 않을 수 있다. 반면에, 희생막 패턴(159)으로부터 노출된 예비 터널 배리어 패턴(118) 및 예비 제1 자성 물질 패턴(107)의 측벽이 제거되어, 터널 배리어 패턴(124) 및 제1 자성 물질 패턴(110)이 형성된다.
상기 식각 공정에 의해서 추가적으로 식각됨에 따라, 제1 자성 물질 패턴(110)의 상면의 제1 폭(W1)은 제2 자성 물질 패턴(130)의 하면의 제2 폭(W2)보다 작을 수 있다. 또한, 제2 자성 물질 패턴(130)의 하면의 제2 폭(W2)은 터널 배리어 패턴(124)의 상면의 제4 폭(W4)보다 작을 수 있다. 이에 따라, 제2 자성 물질 패턴(130)과 터널 배리어 패턴(124)의 경계면(I')에서 실질적으로 음의 기울기를 가지게 되어, 이온빔 증착 과정에서, 재증착이 발생하는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 도 15에서 설명된 식각 공정과 도 16에서 설명된 식각 공정은 별도로 수행되는 것을 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 도 15에서 설명된 식각 공정과 도 16에서 설명된 식각 공정은 동시에 수행될 수도 있다.
도 17 내지 도 26은 예시적인 실시예들에 따른 자기 메모리의 제조 방법을 설명하기 위한 단면도들이다.
도 17을 참조하면, 기판(200) 상에 소자 분리막(205)을 형성하고, 기판(200)의 액티브 영역 상에 트랜지스터 구조를 형성할 수 있다.
기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 기판(200)으로서 SOI 기판 또는 GOI 기판을 사용할 수도 있다.
소자 분리막(205)은 예를 들면, 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 소자 분리막(205)이 형성됨에 따라, 기판(200) 상부는 액티브 영역 및 필드 영역으로 구분될 수 있다. 소자 분리막(205)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
기판(200) 상면에 게이트 절연막, 게이트 전극막 및 게이트 마스크막을 순차적으로 형성할 수 있다. 상기 게이트 마스크막을 부분적으로 식각하여 게이트 마스크 패턴(216)을 형성한 후, 게이트 마스크 패턴(216)을 사용하여 상기 게이트 전극막 및 상기 게이트 절연막을 순차적으로 식각할 수 있다. 이에 따라, 기판(200) 상면으로부터 순차적으로 적층된 게이트 절연막 패턴(212), 게이트 전극(214) 및 게이트 마스크 패턴(216)을 포함하는 게이트 구조물(218)을 형성할 수 있다.
예를 들면, 상기 게이트 절연막은 금속 산화물 또는 실리콘 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 금속, 금속 실리사이드 또는 금속 질화물을 사용하여 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다. 상기 게이트 절연막, 상기 게이트 전극막 및 상기 게이트 마스크막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 스퍼터링(sputtering) 공정 및 물리 기상 증착(Physical Vapor Deposition: PVD) 공정들 중 적어도 하나의 공정을 통해 형성될 수 있다. 상기 게이트 절연막은 기판(200) 상면을 열산화시켜 형성될 수도 있다.
게이트 구조물(218)의 측벽 상에는 게이트 스페이서(220)를 더 형성할 수도 있다. 예를 들면, 실리콘 질화물을 사용하여 기판(200) 상에 게이트 구조물(218)을 덮는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각하여 게이트 스페이서(220)를 형성할 수 있다.
이후, 게이트 구조물(218)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 게이트 구조물(218)과 인접한 기판(200) 상부에 제1 불순물 영역(201) 및 제2 불순물 영역(203)을 형성할 수 있다.
이에 따라, 기판(200)의 상기 액티브 영역 상에 게이트 구조물(218) 및 불순물 영역들(201, 103)을 포함하는 상기 트랜지스터 구조가 형성될 수 있다. 한편, 게이트 전극(214)은 상기 자기 메모리 장치의 워드 라인으로 제공될 수 있다.
도 17에서는 게이트 구조물(218)이 기판(200)의 상기 상면 상에 형성되는 것으로 도시되었으나, 게이트 구조물(218)은 기판(200)의 상부에 부분적으로 또는 전체적으로 매립되도록 형성될 수도 있다.
상기 트랜지스터 구조를 덮는 제1 층간 절연막(225)을 기판(200) 상에 형성할 수 있다. 제1 층간 절연막(225)은 예를 들면, 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등과 같은 실리콘 산화물 계열의 물질을 사용하여, CVD 공정, ALD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다.
도 18을 참조하면, 불순물 영역들(201, 103)과 전기적으로 연결되는 콘택들 및 도전 라인들을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 층간 절연막(225)을 부분적으로 제거하여, 제1 불순물 영역(201) 및 제2 불순물 영역(203)을 각각 적어도 부분적으로 노출시키는 제1 콘택 홀 및 제2 콘택 홀을 형성할 수 있다. 이후, 상기 제1 및 제2 콘택 홀들을 충분히 채우는 콘택 도전막을 형성할 수 있다. 상기 콘택 도전막의 상부를 제1 층간 절연막(225)의 상면이 노출될 때까지 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화하여 상기 제1 콘택 홀 및 상기 제2 콘택 홀 내부에 각각 제1 콘택(231) 및 제2 콘택(233)을 형성할 수 있다. 제1 콘택(231) 및 제2 콘택(233)은 각각 제1 불순물 영역(201) 및 제2 불순물 영역(203)과 접촉할 수 있다.
이어서, 제1 층간 절연막(225), 제1 콘택(231) 및 제2 콘택(233) 상에 제1 도전막을 형성하고 상기 제1 도전막을 패터닝하여 제1 도전 라인(242) 및 제2 도전 라인(244)을 형성할 수 있다.
제1 도전 라인(242)은 상기 제2 방향으로 연장하며 복수의 제1 콘택들(231)과 전기적으로 연결될 수 있다. 제1 도전 라인(242)은 상기 자기 메모리 장치의 CSL로 제공될 수 있다.
일부 실시예들에 있어서, 제2 도전 라인(244)은 복수의 제2 콘택들(233)과 전기적으로 연결될 수 있다. 이와 달리, 각 제2 콘택(233) 마다 제2 도전 라인(244)이 패터닝되어 제공될 수 있다.
상기 콘택 도전막 및 상기 제1 도전막은 예를 들면, 구리, 텅스텐, 알루미늄 등과 같은 금속 혹은 금속 질화물을 사용하여, 스퍼터링 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다.
도 19를 참조하면, 제1 층간 절연막(225) 상에 제1 및 제2 도전 라인들(242, 144)을 덮는 제2 층간 절연막(246)을 형성하고, 제2 층간 절연막(246) 내에 제2 도전 라인(244)과 전기적으로 연결되는 하부 전극(248)을 형성할 수 있다.
제2 층간 절연막(246)은 제1 층간 절연막(225)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 층간 절연막(246)을 부분적으로 식각하여, 제2 도전 라인(244)을 부분적으로 노출시키는 리세스(recess)를 형성할 수 있다.
이후, 제2 도전 라인(244) 및 제2 층간 절연막(246) 상에 리세스들을 채우는 하부 전극막을 형성할 수 있다. 제2 층간 절연막(246)의 상면이 노출될 때까지 상기 하부 전극막의 상부를 예를 들면, CMP 공정을 통해 평탄화하여 하부 전극(248)이 형성될 수 있다. 하부 전극(248)은 원형 혹은 다각형 단면의 타일 형상 또는 필라 형상으로 형성될 수 있다.
상술한 리세스의 배열 형태에 따라, 복수의 하부 전극들(248)이 상기 제2 방향을 따라 형성되어 하부 전극 열이 형성되며, 복수의 상기 하부 전극 열들이 상기 제1 방향을 따라 형성될 수 있다.
예시적인 실시예들에 있어서, 하부 전극(248)은 예를 들면, 약 30 nm 이하의 직경 혹은 너비로 형성될 수 있다. 예를 들면, 하부 전극(248)은 약 20 nm 이하의 직경 혹은 너비로 형성될 수 있다. 일 실시예에 있어서, 하부 전극(248)은 약 10 nm 내지 약 20 nm 범위의 직경 혹은 너비로 형성될 수 있다.
도 20을 참조하면, 제2 층간 절연막(246) 상에 복수의 하부 전극들(248)을 덮는 제1 자성 물질막(250), 터널 배리어막(260), 제2 자성 물질막(270), 제2 도전막(280) 및 제3 도전막을 형성하고, 제3 도전막을 부분적으로 제거하여 제3 도전 패턴(290)을 형성한다.
예시적인 실시예들에 있어서, 제1 자성 물질막(250)은 망간철, 망간이리듐, 망간백금, 산화망간, 황화망간, 텔루르망간, 불화망간, 불화철, 염화철, 산화철, 염화코발트, 산화코발트, 염화니켈, 산화니켈 등을 사용하여 형성될 수 있다. 제1 자성 물질막(250)은 상기 자기 메모리 장치의 고정층으로 제공될 수 있다. 이때, 제1 자성 물질막(250)은 스퍼터링 공정, CVD 공정 또는 ALD 공정을 통해서 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 배리어막(260)은 마그네슘(Mg) 또는 알루미늄(Al)을 이용하여 금속막을 형성하고, 상기 금속막을 산화하여 형성할 수 있다. 이에 따라, 터널 배리어막(260)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함하도록 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 자성 물질막(270)은 코발트, 철, 니켈, 크롬, 백금 등의 강자성체 금속 타겟을 사용하는 증착 공정, 예를 들면 스퍼터링 공정을 통해 형성될 수 있다. 이에 따라, 제2 자성 물질막(270)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(280)은 마그네슘(Mg) 또는 알루미늄(Al)을 이용하여 금속막을 형성하고, 상기 금속막을 산화하여 형성할 수 있다. 이에 따라, 제2 도전막(280)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함하도록 형성할 수 있다. 이때, 제2 도전막(280)의 금속 산화물은 터널 배리어막(260)의 금속 산화물보다 산소 원자의 비율이 낮을 수 있으며, 제2 도전막(280)의 두께는 터널 배리어막(260)의 두께의 약 절반 이하일 수 있다. 이에 따라, 제2 도전막(280)은 터널 배리어막(260)보다 높은 도전율을 가질 수 있다. 즉, 제2 도전막(280)은 전기적 도전체로 역할을 할 수 있고, 터널 배리어막(260)은 인접한 자성 물질 패턴들에 따라서, 도전율이 변경될 수 있다.
한편, 제3 도전 패턴(290)은 단층 구조 또는 다층 구조를 가지도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 도전 패턴(290)은 제2 도전막(280) 상에 루세늄(Ru), 티타늄 질화물(TiN) 및 텅스텐(W)을 포함하는 막을 순차적으로 형성하고, 이들을 부분적으로 식각하여 형성할 수 있다.
제2 도전막(280)과 제3 도전 패턴(290)은 아래에서 설명되는 MTJ 구조의 접촉 저항을 낮추고, 상기 MTJ 구조를 보호하는 역할을 수행할 수 있다.
도 21을 참조하면, 제2 도전막(280), 제2 자성 물질막(270) 및 터널 배리어막(260)을 부분적으로 제거하여, 제2 도전 패턴(285), 제2 자성 물질 패턴(275) 및 예비 터널 배리어 패턴(262)을 형성한다. 상기 식각 공정은 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있으며, 이에 대한 상세한 설명은 생략한다.
도 22를 참조하면, 제2 도전 패턴(285), 제2 자성 물질 패턴(275) 및 예비 터널 배리어 패턴(262) 상에 희생막(300)을 형성한다. 희생막(300)을 형성하는 공정은 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사하다.
도 23을 참조하면, 식각 공정을 수행하여, 희생막(300), 예비 터널 배리어 패턴(262) 및 제1 자성 물질막(250)을 부분적으로 제거하여, 희생막 패턴(302) 및 예비 제1 자성 물질 패턴(252)을 형성하고, 노드 분리를 진행할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 이온빔 식각 공정을 포함할 수 있으며, 이때, 이온빔은 기판(200)의 상면에 수직한 방향으로 가속될 수 있다.
도 24를 참조하면, 식각 공정을 수행하여, 예비 터널 배리어 패턴(262) 및 예비 제1 자성 물질 패턴(252)을 부분적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 이온빔 식각 공정을 포함할 수 있으며, 이때 이온빔은 기판(200)의 상면에 수직한 방향에 대해서 기울어진 방향으로 가속될 수 있다.
예시적인 실시예들에 있어서, 희생막 패턴(302)에 의해서 보호되는 제3 도전 패턴(290), 제2 도전 패턴(285), 제2 자성 물질 패턴(275) 및 예비 터널 배리어 패턴(262)의 상부는 식각되지 않을 수 있다. 반면에, 희생막 패턴(302)으로부터 노출된 예비 터널 배리어 패턴(262)의 하부 및 예비 제1 자성 물질 패턴(252)의 측벽이 제거되어, 터널 배리어 패턴(265)과 제1 자성 물질 패턴(255)이 형성된다.
상기 식각 공정에 의해서 추가적으로 식각됨에 따라, 예비 터널 배리어 패턴(262)의 하부가 제거되어, 터널 배리어 패턴(265)의 측벽은 부분적으로 또는 전체적으로 음의 기울기를 가질 수 있다. 본 발명의 터널 배리어막 패턴(265)의 측벽은 부분적으로 음의 기울기를 가지므로, 재증착 현상을 방지할 수 있다.
상술한 공정을 통해서, 제1 자성 물질 패턴(255), 터널 배리어 패턴(265), 제2 자성 물질 패턴(265), 제2 도전 패턴(285) 및 제3 도전 패턴(290)을 포함하는 MTJ 구조를 형성할 수 있다.
도 25를 참조하면, 상기 MTJ 구조를 덮는 스페이서막(305)을 형성하고, 제3 층간 절연막(310)을 형성한다.
스페이서막(305)은 상기 MTJ 구조의 상면 및 측벽을 덮도록 형성할 수 있다. 한편, 제3 층간 절연막(310)은 제1 층간 절연막(225)과 실질적으로 동일하거나 유사한 실리콘 산화물 계열 물질을 사용하여 형성될 수 있다.
도 26을 참조하면, 상기 MTJ 구조 상에 복수의 상부 전극들(287)을 형성하고, 상부 전극들(287)과 전기적으로 연결되는 비트 라인(290)을 형성할 수 있다.
제3 층간 절연막(310) 및 스페이서막(305)을 부분적으로 제거하여 제2 자성 물질 패턴(275)을 부분적으로 노출시키는 복수의 홀들을 형성할 수 있다. 이후, 상기 홀들을 충분히 채우는 상부 전극막을 제3 층간 절연막(310) 상에 형성한 후, 상기 상부 전극막의 상부를 제3 층간 절연막(310) 상면이 노출될 때까지 평탄화하여 상부 전극들(320)을 형성할 수 있다.
상기 상부 전극막은 티타늄 또는 탄탈륨과 같은 금속, 및/또는 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물을 사용하여 스퍼터링 공정, ALD 공정, CVD 공정 등을 통해 형성될 수 있다.
도 25 및 도 26에서, 제3 층간 절연막(310)을 형성한 후에, 상부 전극(320)을 형성하는 것으로 설명되었으나, 본 발명은 이에 의해서 제한되지 않는다. 예를 들어, 상부 전극막을 먼저 형성한 후, 상기 상부 전극막을 식각하여 상부 전극(320)을 형성할 수 있다. 이후, 상기 MTJ 구조 상에 상부 전극들(320) 사이의 공간을 채우는 제3 층간 절연막(310)을 형성할 수도 있다.
예시적인 실시예들에 따르면, 상부 전극(320)은 하부 전극(248)과 수직 방향으로 중첩되도록 형성될 수 있다. 이에 따라, 서로 대향하는 한 쌍의 상부 전극(320)과 하부 전극(248), 및 상기 한 쌍의 상부 전극(320) 및 하부 전극(248) 사이의 상기 MTJ 구조에 의해 메모리 셀이 정의될 수 있다.
비트 라인(330)은 제3 층간 절연막(310) 상에 형성되어 복수의 상부 전극들(320)과 전기적으로 연결될 수 있다. 비트 라인(330)은 구리, 텅스텐, 알루미늄, 티타늄 등과 같은 금속 혹은 금속 질화물을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 27은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 27을 참조하면, 정보처리 시스템(400)은 시스템 버스(405)에 전기적으로 연결된 중앙처리장치(CPU)(420), 램(RAM)(430), 사용자 인터페이스(User Interface)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(memory device)(412)와 메모리 컨트롤러(memory controller)(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 자기 메모리 장치를 포함할 수 있다. 따라서, 중앙처리장치(420)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 메모리 소자(412) 및 메모리 컨트롤러(411)는 패키지-온-패키지(Package-On-Package: POP) 형태로 제공될 수도 있다.
정보처리 시스템(400)이 모바일 장치인 경우, 정보처리 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다. 이러한, 정보처리 시스템(400)은 모바일 폰, MP3 플레이어, 각종 가전제품 등에 이용될 수 있다.
상술한 본 발명의 예시적인 실시예들에 따르면, 터널 배리어막 패턴의 측벽은 음의 기울기를 가질 수 있다. 이에 따라, 이온빔 식각 공정에서, 터널 배리어막 측벽에 재층착이 발생하여, 터널 배리어막 패턴이 단락되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 제1 자성 물질막
110: 제1 자성 물질 패턴 115: 터널 배리어막
117: 예비 터널 배리어 패턴 120: 터널 배리어막 패턴
125: 제2 자성 물질막 130: 제2 자성 물질 패턴
135: 도전막 140: 도전 패턴
155: 희생막 157: 희생막 패턴
160: 스페이서막

Claims (10)

  1. 기판 상에 배치된 제1 자성 물질 패턴;
    상기 제1 자성 물질 패턴보다 상부에 배치된 제2 자성 물질 패턴; 및
    상기 제1 자성 물질 패턴과 상기 제2 자성 물질 패턴 사이에 배치된 터널 배리어막 패턴을 포함하고,
    상기 제1 자성 물질 패턴의 상면의 폭은 상기 제2 자성 물질 패턴의 하면의 폭보다 작으며,
    상기 제2 자성 물질 패턴의 상면의 폭은 상기 제2 자성 물질 패턴의 하면의 폭보다 작고,
    상기 터널 배리어막 패턴의 상면의 폭은 상기 제2 자성 물질 패턴의 하면의 폭과 동일한 자기 메모리 장치.
  2. 제1항에 있어서, 상기 터널 배리어막 패턴은 상기 기판에 인접할수록 폭이 점차적으로 감소하는 자기 메모리 장치.
  3. 제1항에 있어서, 상기 터널 배리어막 패턴의 하면의 폭은 상기 제1 자성 물질 패턴의 상면의 폭보다 큰 자기 메모리 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 자성 물질 패턴과 전기적으로 연결되는 하부 전극;
    상기 제2 자성 물질 패턴과 전기적으로 연결되는 상부 전극;
    상기 하부 전극과 전기적으로 연결되는 스위칭 소자; 및
    상기 상부 전극과 상기 제2 자성 물질 패턴 사이에 배치되는 도전 패턴을 더 포함하는 자기 메모리 장치.
  6. 제5항에 있어서, 상기 터널 배리어막 패턴은 알루미늄 산화물 또는 마그네슘 산화물을 포함하고,
    상기 도전 패턴은 알루미늄 산화물 또는 마그네슘 산화물을 포함하며,
    상기 도전 패턴은 상기 터널 배리어막 패턴보다 낮은 비저항을 가지며,
    상기 도전 패턴의 두께는 상기 터널 배리어막의 두께의 절반 이하인 자기 메모리 장치.
  7. 기판 상에 제1 자성 물질막, 터널 배리어막 및 제2 자성 물질막을 순차적으로 적층하고;
    제1 식각 공정을 수행하여, 상기 제2 자성 물질막을 부분적으로 제거하여, 제2 자성 물질 패턴을 형성하고;
    상기 제2 자성 물질 패턴 및 상기 터널 배리어막을 덮는 희생막을 형성하고;
    제2 식각 공정을 수행하여, 상기 희생막을 부분적으로 제거하여, 상기 제2 자성 물질 패턴의 측벽을 덮는 희생막 패턴을 형성하고;
    제3 식각 공정을 수행하여, 상기 터널 배리어막 및 상기 제1 자성 물질막을 부분적으로 제거하여, 터널 배리어막 패턴 및 제1 자성 물질 패턴을 형성하고,
    상기 제1 식각 공정, 상기 제2 식각 공정 및 상기 제3 식각 공정은 이온빔 식각 공정을 이용하며,
    상기 제2 식각 공정은 이온들을 상기 기판의 상면에 수직한 방향으로 가속하는 단계를 포함하고,
    상기 제3 식각 공정은 이온들을 상기 기판의 상면에 수직한 방향에 대해서 경사진 방향으로 가속하는 단계를 포함하는 자기 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2 식각 공정과 상기 제3 식각 공정은 동시에 수행되는 자기 메모리 장치의 제조 방법.
  9. 제7항에 있어서, 상기 제1 식각 공정을 수행하는 것은, 상기 터널 배리어막을 부분적으로 제거하여, 예비 터널 배리어막 패턴을 형성하는 것을 더 포함하고,
    상기 예비 터널 배리어막 패턴의 상부는 상기 제2 자성 물질 패턴의 측벽과 연속되는 측벽을 가지며,
    상기 예비 터널 배리어막 패턴의 하부는 상기 예비 터널 배리어막 패턴의 상부 측벽보다 낮은 기울기를 가지는 측벽을 구비하며,
    상기 희생막 패턴은 상기 제2 자성 물질 패턴의 측벽 및 상기 예비 터널 배리어막 패턴의 상부 측벽을 덮고,
    상기 제3 식각 공정은 상기 예비 터널 배리어막 패턴의 하부와 상기 제1 자성 물질 패턴을 부분적으로 제거하는 자기 메모리 장치의 제조 방법.
  10. 기판 상에 제1 자성 물질막, 터널 배리어막 및 제2 자성 물질막을 순차적으로 적층하고;
    제1 식각 공정을 수행하여, 상기 제2 자성 물질막 및 상기 터널 배리어막을 부분적으로 제거하여, 제2 자성 물질 패턴 및 터널 배리어막 패턴을 형성하고;
    상기 제2 자성 물질 패턴, 상기 터널 배리어막 패턴 및 상기 제1 자성 물질막을 덮는 희생막을 형성하고;
    제2 식각 공정을 수행하여, 상기 희생막을 부분적으로 제거하여, 상기 제2 자성 물질 패턴의 측벽 및 상기 터널 배리어막 패턴의 측벽을 덮는 희생막 패턴을 형성하고;
    제3 식각 공정을 수행하여, 상기 제1 자성 물질막을 부분적으로 제거하여, 제1 자성 물질 패턴을 형성하고,
    상기 제1 식각 공정, 상기 제2 식각 공정 및 상기 제3 식각 공정은 이온빔 식각 공정을 이용하며,
    상기 제2 식각 공정은 이온들을 상기 기판의 상면에 수직한 방향으로 가속하는 단계를 포함하고,
    상기 제3 식각 공정은 이온들을 상기 기판의 상면에 수직한 방향에 대해서 경사진 방향으로 가속하는 단계를 포함하는 자기 메모리 장치의 제조 방법.
KR1020140167003A 2014-11-27 2014-11-27 자기 메모리 장치 및 이의 제조 방법 KR102276541B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140167003A KR102276541B1 (ko) 2014-11-27 2014-11-27 자기 메모리 장치 및 이의 제조 방법
US14/887,506 US9761792B2 (en) 2014-11-27 2015-10-20 Magnetic random access memory devices and methods of manufacturing the same
US15/658,780 US10164173B2 (en) 2014-11-27 2017-07-25 Magnetic random access memory devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140167003A KR102276541B1 (ko) 2014-11-27 2014-11-27 자기 메모리 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160063586A KR20160063586A (ko) 2016-06-07
KR102276541B1 true KR102276541B1 (ko) 2021-07-13

Family

ID=56079701

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140167003A KR102276541B1 (ko) 2014-11-27 2014-11-27 자기 메모리 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US9761792B2 (ko)
KR (1) KR102276541B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
KR102615694B1 (ko) 2016-11-02 2023-12-21 삼성전자주식회사 정보 저장 소자 및 그 제조방법
US10388855B2 (en) * 2017-03-17 2019-08-20 Toshiba Memory Corporation Magnetic memory device
WO2019005075A1 (en) * 2017-06-29 2019-01-03 Intel Corporation NON-CONFORMING PROTECTIVE LATERAL WALL LAYER FOR INCLINED MAGNETIC TUNNEL JUNCTION DEVICES
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
CN112531103B (zh) * 2019-09-19 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11488960B2 (en) 2020-05-05 2022-11-01 Nanya Technology Corporation Semiconductor device with tapering impurity region and method for fabricating the same
US11849647B2 (en) 2021-03-04 2023-12-19 International Business Machines Corporation Nonmetallic liner around a magnetic tunnel junction

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265347A1 (en) * 2007-04-24 2008-10-30 Iwayama Masayoshi Magnetoresistive element and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6985384B2 (en) 2002-10-01 2006-01-10 International Business Machines Corporation Spacer integration scheme in MRAM technology
JP2005340260A (ja) 2004-05-24 2005-12-08 Sony Corp 磁性体層の加工方法および磁気記憶装置の製造方法
US7241632B2 (en) 2005-04-14 2007-07-10 Headway Technologies, Inc. MTJ read head with sidewall spacers
JP2008218829A (ja) 2007-03-06 2008-09-18 Toshiba Corp 磁気抵抗素子及びその製造方法
KR100943860B1 (ko) 2007-12-21 2010-02-24 주식회사 하이닉스반도체 자기터널접합 셀 형성방법
US8344433B2 (en) * 2009-04-14 2013-01-01 Qualcomm Incorporated Magnetic tunnel junction (MTJ) and methods, and magnetic random access memory (MRAM) employing same
KR101676821B1 (ko) * 2010-03-18 2016-11-17 삼성전자주식회사 자기 메모리 소자 및 그 형성방법
US8981502B2 (en) 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
JP2013016587A (ja) 2011-07-01 2013-01-24 Toshiba Corp 磁気抵抗効果素子及びその製造方法
KR101870873B1 (ko) 2011-08-04 2018-07-20 에스케이하이닉스 주식회사 반도체 소자의 제조방법
US9129690B2 (en) 2012-07-20 2015-09-08 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having improved characteristics
KR101998676B1 (ko) 2012-07-20 2019-07-10 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
US20150280111A1 (en) * 2012-08-31 2015-10-01 National Institute Of Advanced Industrial Science And Technology Magnetic multilayer film and tunneling magnetoresistance element
US9166154B2 (en) 2012-12-07 2015-10-20 Avalance Technology, Inc. MTJ stack and bottom electrode patterning process with ion beam etching using a single mask
US10953319B2 (en) * 2013-01-28 2021-03-23 Yimin Guo Spin transfer MRAM element having a voltage bias control
US9178137B2 (en) * 2013-03-22 2015-11-03 Youngmin EEH Magnetoresistive element and magnetic memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265347A1 (en) * 2007-04-24 2008-10-30 Iwayama Masayoshi Magnetoresistive element and manufacturing method thereof

Also Published As

Publication number Publication date
KR20160063586A (ko) 2016-06-07
US10164173B2 (en) 2018-12-25
US9761792B2 (en) 2017-09-12
US20160155934A1 (en) 2016-06-02
US20170324031A1 (en) 2017-11-09

Similar Documents

Publication Publication Date Title
KR102276541B1 (ko) 자기 메모리 장치 및 이의 제조 방법
US10529919B2 (en) Method of manufacturing a magnetoresistive random access memory device using hard masks and spacers
KR102395997B1 (ko) 자기 저항 메모리 소자 및 그 제조 방법
US9306156B2 (en) Methods of manufacturing a magnetoresistive random access memory device
US10644229B2 (en) Magnetoresistive random access memory cell and fabricating the same
US9997566B1 (en) Magnetoresistive random access memory devices and methods of manufacturing the same
US9577183B2 (en) Methods of manufacturing a magnetoresistive random access memory device
US9741415B2 (en) Magnetic devices having insulating spacer that surrounds portion of wiring structure and variable resistance structure and methods of manufacturing the same
US10193060B2 (en) Magnetoresistive random access memory device and method of manufacturing the same
CN108987427B (zh) 制造mram器件的方法及制造半导体芯片的方法
US11856866B2 (en) Magnetic tunnel junction devices
KR102212556B1 (ko) 반도체 장치
US20170263675A1 (en) Method for manufacturing magnetic memory device
US11004900B2 (en) Magnetoresistive random access memory device and method of manufacturing the same
KR102654937B1 (ko) 자기 저항 메모리 장치 및 그 제조 방법
US20170069832A1 (en) Magnetoresistive memory devices and methods of manufacturing the same
KR102237706B1 (ko) 자기 메모리 장치
KR102407007B1 (ko) 자기 저항 메모리 소자
KR20170028227A (ko) 자기 저항 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant