KR20200039074A - 반도체 장치 및 이의 제조 방법 - Google Patents

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김장섭
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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 몰드막, 버퍼막, 및 지지막을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 이방성 식각하여, 상기 몰드 구조체 내에 관통홀들을 형성하는 것 및 상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되, 상기 버퍼막은 상기 몰드막에서 상기 지지막으로 갈수록 커지는 질소 함유량을 갖고, 상기 지지막에서 상기 몰드막으로 갈수록 커지는 산소 함유량을 가질 수 있다.

Description

반도체 장치 및 이의 제조 방법{A semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화, 높은 신뢰성 및 저렴한 가격에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서, 반도체 메모리 소자의 집적도를 증가시키는 것과 동시에 반도체 메모리 소자의 성능을 개선하는 것이 함께 요구되고 있다.
고집적화된 반도체 메모리 소자의 신뢰성을 개선하기 위한 방안의 하나는 캐패시터의 용량을 극대화하는 것이다. 캐패시터를 구성하는 하부 전극의 종횡비가 증가할수록 커패시터의 용량은 증가될 수 있다. 따라서, 높은 종횡비를 갖는 커패시터를 형성하기 위한 공정 기술에 대한 다양한 연구들이 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 몰드막, 버퍼막, 및 지지막을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 이방성 식각하여, 상기 몰드 구조체 내에 관통홀들을 형성하는 것 및 상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되, 상기 버퍼막은 상기 몰드막에서 상기 지지막으로 갈수록 커지는 질소 함유량을 갖고, 상기 지지막에서 상기 몰드막으로 갈수록 커지는 산소 함유량을 가질 수 있다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 몰드막, 버퍼막, 및 지지막을 기판 상에 차례로 형성하는 것, 상기 지지막, 상기 버퍼막, 및 상기 몰드막을 차례로 이방성 식각하여, 관통홀들을 형성하는 것 및 상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되, 상기 버퍼막을 형성하는 것은 산소를 포함하는 제 1 가스 및 질소를 포함하는 제 2 가스를 사용하는 것을 포함하되, 상기 버퍼막을 형성하는 동안 상기 제 1 가스의 주입량은 점차적으로 감소하고, 상기 제 2 가스의 주입량은 점차적으로 증가할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판 상에 배치된 하부 전극, 상기 하부 전극의 측벽 상의 제 1 지지막, 상기 하부 전극의 상기 측벽 상에서, 상기 제 1 지지막 상에 배치되는 제 2 지지막 및 상기 하부 전극의 상기 측벽 및 상면을 덮는 유전막을 포함하되, 상기 하부 전극은 상기 제 1 지지막과 상기 제 2 지지막 사이에 배치되는 하부 부분 및 상기 하부 부분과 상기 제 2 지지막 사이의 상부 부분을 포함하고, 상기 상부 부분의 측벽은 상기 하부 부분의 측벽으로부터 돌출되고, 상기 상부 부분의 상기 측벽 중심은 꼭짓점으로 이루어질 수 있다.
본 발명의 실시예에 따르면, 제 2 몰드막과 제 2 지지막 사이에 형성되는 버퍼막의 질소 함유량을 제 2 몰드막에서 제 2 지지막으로 갈수록 점차적으로 증가시켜, 전극홀들을 형성하기 위한 이방성 식각 공정 시, 제 2 몰드막에 인접하는 버퍼막의 상부 측벽이 과 식각되는 것을 방지할 수 있다. 따라서, 전극홀들 내에 형성되는 하부 전극들 간의 거리가 확보되어, 하부 전극들 사이에 전기적으로 간섭되는 것을 방지할 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 1b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 1c는 도 1b의 하부 전극을 확대한 도면이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 2c는 도 2b의 하부 전극을 확대한 도면이다.
도 3, 도 4, 도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 5a는 버퍼막이 식각된 모습을 나타낸 확대도이다.
도 5b는 도 4의 A를 확대한 도면이다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 1b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 1c는 도 1b의 하부 전극을 확대한 도면이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 콘택 플러그들(110), 하부 전극들(LE), 제 1 지지막(SL1), 제 2 지지막(SL2), 유전막(130), 및 상부 전극(UE)을 포함할 수 있다.
콘택 플러그들(110)이 기판(100) 상에 배치될 수 있다. 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(Si) 기판, 저머늄(Ge) 기판, 또는 실리콘-저머늄(Si-Ge) 기판 등일 수 있다. 일 예로, 콘택 플러그들(110)은 제 1 방향(X)으로 지그재그 방향으로 배열될 수 있다. 콘택 플러그들(110)은 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화막(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다.
층간 절연막(112)이 기판(100) 상에 배치될 수 있다. 층간 절연막(112)은 인접하는 콘택 플러그들(110) 사이를 채울 수 있다. 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 기판(100) 상에 및/또는 기판(100) 내에 형성될 수 있다. 층간 절연막(112)은 워드 라인들 및 비트 라인들을 덮도록 형성될 수 있다. 불순물 영역들이 워드 라인들 각각의 양 옆의 기판(100) 내에 형성될 수 있고, 콘택 플러그들(110) 각각은 불순물 영역들 중 하나와 연결될 수 있다.
하부 전극들(LE)이 콘택 플러그들(110) 상에 배치될 수 있다. 하부 전극들(LE)은 예를 들어, 기판(100)의 상면으로부터 수직 방향으로 신장된 필라 형태(pillar type)일 수 있다. 하부 전극들(LE)은 금속 물질(예를 들어, 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴), 금속 질화막(예를 들어, 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)), 귀금속막(예를 들어, 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)), 전도성 산화막(PtO, RuO2, IrO2, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo), 및 금속 실리사이드막 중의 적어도 하나를 포함할 수 있다. 하부 전극들(LE)에 대한 상세한 설명은 후술하도록 한다.
제 1 지지막(SL1)이 하부 전극들(LE)의 측벽들 상에 배치될 수 있다. 제 1 지지막(SL1)은 하부 전극들(LE)의 측벽들을 감쌀 수 있다. 제 2 지지막(SL2)이 제 1 지지막(SL1) 상에서 하부 전극들(LE)의 측벽들 상에 배치될 수 있다. 제 2 지지막(SL2)은 하부 전극들(LE)의 측벽들의 일부분들을 감쌀 수 있다. 제 2 지지막(SL2)은 제 1 지지막(SL1)과 수직 방향으로 이격 배치될 수 있다. 제 2 지지막(SL2)의 상면은 하부 전극들(LE)의 상면들과 동일한 레벨에 위치할 수 있다. 제 1 지지막(SL1)은 제 2 지지막(SL2) 보다 기판(100)에 인접하게 배치될 수 있다. 제 1 지지막(SL1) 및 제 2 지지막(SL2)은 예를 들어, 실리콘 탄화 질화막(SiCN)일 수 있다.
도 1c를 같이 참조하면, 하부 전극들(LE) 각각은 제 1 부분(P1), 제 2 부분(P2), 제 3 부분(P3), 및 제 4 부분(P4)을 포함할 수 있다. 제 1 부분(P1)은 제 1 지지막(SL1) 아래에 위치할 수 있고, 제 2 부분(P2)은 제 1 지지막(SL1) 위에 위치할 수 있다. 제 3 부분(P3)은 제 2 부분(P2) 상에서 제 2 지지막(SL2)과 수평적으로 중첩하게 배치될 수 있고, 제 4 부분(P4)은 제 1 부분(P1)과 제 2 부분(P2) 사이에서 제 1 지지막(SL1)과 수평적으로 중첩하게 배치될 수 있다. 제 2 부분(P2)은 하부 부분(LP) 및 상부 부분(UP)을 포함할 수 있다. 하부 부분(LP)은 제 1 지지막(SL1)과 제 2 지지막(SL2) 사이에 배치될 수 있고, 상부 부분(UP)은 하부 부분(LP)과 제 2 지지막(SL2) 사이에 배치될 수 있다. 다시 말해, 하부 부분(LP)은 제 4 부분(P4)과 제 3 부분(P3) 사이에 배치될 수 있고, 상부 부분(UP)은 하부 부분(LP)과 제 3 부분(P3) 사이에 배치될 수 있다.
일 예에 있어서, 상부 부분(UP)의 폭(W1)은 하부 부분(LP)의 폭(W2) 보다 클 수 있다. 상부 부분(UP)의 폭(W1)은 상부 부분(UP)의 최소폭일 수 있고, 하부 부분(LP)의 폭(W2)은 하부 부분(LP)의 최소폭일 수 있다. 하부 부분(LP)의 폭(W2)은 균일할 수 있다. 상부 부분(UP)의 폭(W1)은 불균일할 수 있다. 예를 들어, 상부 부분(UP)의 폭(W1)은 제 1 지지막(SL1)에서 제 2 지지막(SL2)으로 갈수록 증가하다가 감소할 수 있다. 하부 전극(LE)은 측벽(50)을 가질 수 있으며, 하부 부분(LP)의 측벽(50)은 기판(100)의 상면으로부터 수직일 수 있으며, 평평할 수 있다. 상부 부분(UP)의 측벽(50)은 하부 부분(LP)의 측벽(50)으로부터 볼록할 수 있다. 상부 부분(UP)의 측벽(50)은 경사질 수 있다. 상부 부분(UP)의 측벽(50)은 평평한 면 또는 곡면일 수 있다. 상부 부분(UP)의 측벽(50)이 평평한 면일 경우, 상부 부분(UP)의 측벽(50) 중심은 꼭짓점(PO)으로 이루어질 수 있다. 제 1 부분(P1)의 폭(W3), 제 3 부분(P3)의 폭(W4), 및 제 4 부분(P4)의 폭(W5)은 제 2 부분(P2)의 하부 부분(LP)의 폭(W2)과 실질적으로 동일할 수 있다. 제 1 부분(P1), 제 4 부분(P4), 및 제 3 부분(P3)의 폭들(W3, W4, W5)은 균일할 수 있다.
관통홀들(TH)이 인접하는 하부 전극들(LE) 사이에 배치될 수 있다. 관통홀들(TH) 각각은 제 1 방향(X)으로 인접하는 한 쌍의 하부 전극들(LE) 사이와 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 인접하는 한 쌍의 하부 전극들(LE) 사이의 교차하는 영역 내에 배치될 수 있다. 예를 들어, 관통홀(TH)은 제 2 지지막(SL2)에 의해 노출된 하부 전극들(LE)의 오목부들(RP)에서 하부 전극들(LE)의 제 3 부분들(P3)과 제 2 부분들(P2) 사이로 연장할 수 있다. 그리고, 관통홀(TH)은 하부 전극들(LE)의 제 2 부분들(P2) 사이에서 제 1 지지막(LS1)을 관통하여, 하부 전극들(LE)의 제 1 부분들(P1) 사이로 연장할 수 있다. 평면적 관점에서, 복수 개의 관통홀들(TH)은 제 1 방향(X)으로 지그재그로 배열될 수 있다.
상부 전극(UE)이 하부 전극들(LE) 상에 배치될 수 있다. 상부 전극(UE)은 하부 전극들(LE)의 상면들, 제 1 및 제 2 지지막들(SL1, SL2)에 의해 노출된 하부 전극들(LE)의 측벽들(50), 제 1 및 제 2 지지막들(SL1, SL2)의 상하면들, 및 제 1 지지막(SL1)의 측면들 상에 배치될 수 있다. 상부 전극(UE)은 제 1 공간들(S1), 제 2 공간들(S2), 및 관통홀들(TH)을 채울 수 있다. 제 1 공간들(S1)은 하부 전극들(LE) 사이에서 제 1 지지막(SL1)과 제 2 지지막(SL2)으로 정의될 수 있다. 제 2 공간들(S2)은 하부 전극들(LE) 사이에서 층간 절연막(112)과 제 1 지지막(SL1)으로 정의할 수 있다. 상부 전극(UE)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 상부 전극(UE)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속물질로 형성될 수 있다. 상부 전극(UE)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 및 텅스텐 질화물(WN)과 같은 금속 질화물로 형성될 수 있다. 또한, 상부 전극(UE)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속물질로 형성될 수 있다.
유전막(130)이 하부 전극들(LE)과 상부 전극(UE) 사이에 개재될 수 있다. 예를 들어, 유전막(130)은 하부 전극들(LE)의 상면들, 제 1 및 제 2 지지막들(SL1, SL2)에 의해 노출된 하부 전극들(LE)의 측벽들(50), 제 1 및 제 2 지지막들(SL1, SL2)의 상하면들, 및 제 1 지지막(SL1)의 측면들을 컨포말하게 덮을 수 있다. 유전막(130)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 장치를 나타낸 평면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 장치를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 2c는 도 2b의 하부 전극을 확대한 도면이다.
도 2a 내지 도 2c를 참조하면, 하부 전극(LE)은 제 1 방향(X)으로 이격 배치되며 서로 평행한 제 1 수직부(V1)와 제 2 수직부(V2), 및 제 2 방향(Y)으로 연장하며 제 1 수직부(V1)와 제 2 수직부(V2)을 연결하는 수평부(P)를 포함할 수 있다. 수평부(P)는 제 1 수직부(V1) 및 제 2 수직부(V2)의 하부들을 연결할 수 있다. 수평부(P)는 콘택 플러그들(110)과 접촉할 수 있다. 하부 전극(LE)은 수직 방향으로 신장된 U자 형태일 수 있다. 일 예에 있어서, 하부 전극(LE)의 폭들(W1, W2, W3, W4, W5)은 제 1 수직부(V1)의 외측벽(50a)과 제 2 수직부(V2)의 외측벽(50b) 간의 거리에 해당할 수 있다.
유전막(130)은 하부 전극(LE)의 내측벽들과 하부 전극(LE)의 내부 공간(60) 내에 배치되는 하부면을 컨포말하게 덮을 수 있다. 상부 전극(UE)은 유전막(130) 상에 배치되며, 하부 전극(LE)의 내부 공간(60) 내를 채울 수 있다.
도 3, 도 4, 도 6 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 것으로, 도 1a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 5a는 버퍼막이 식각된 모습을 나타낸 확대도이다. 도 5b는 도 4의 A를 확대한 도면이다.
도 3을 참조하면, 층간 절연막(112)이 기판(100) 상에 형성될 수 있다. 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(Si) 기판, 저머늄(Ge) 기판, 또는 실리콘-저머늄(Si-Ge) 기판 등일 수 있다. 층간 절연막(112)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
콘택 플러그들(110)이 층간 절연막(112) 내에 형성될 수 있다. 콘택 플러그들(110)은 반도체 물질(예를 들어, 다결정 실리콘), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드), 도전성 금속질화막(예를 들어, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 도면에 도시하지 않았지만, 서로 교차하는 복수 개의 워드 라인들 및 비트 라인들이 기판(100) 상에 및/또는 기판(100) 내에 형성될 수 있다. 층간 절연막(112)은 워드 라인들 및 비트 라인들을 덮도록 형성될 수 있다. 불순물 영역들(미도시)이 워드 라인들 각각의 양 옆의 기판(100) 내에 형성될 수 있고, 콘택 플러그들(110) 각각은 불순물 영역들 중 하나와 연결될 수 있다.
몰드 구조체(MS)가 층간 절연막(112) 상에 형성될 수 있다. 몰드 구조체(MS)는 층간 절연막(112) 상에 차례로 형성된 제 1 몰드막(220), 제 1 지지막(SL1), 제 2 몰드막(226), 버퍼막(230), 및 제 2 지지막(SL2)을 포함할 수 있다. 제 1 몰드막(220)은 예를 들어, 실리콘 산화막일 수 있다. 제 1 지지막(SL1)은 제 1 몰드막(220)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 지지막(SL1)은 예를 들어, 실리콘 탄화 질화막(SiCN)일 수 있다. 제 2 몰드막(226)은 제 1 지지막(SL1)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 2 몰드막(226)은 실리콘 산화막일 수 있다. 버퍼막(230)은 제 2 몰드막(226) 상에 형성될 수 있다.
버퍼막(230)는 실리콘, 산소, 및 질소를 포함할 수 있다. 실리콘 함유량은 버퍼막(230) 내에서 균일할 수 있다. 산소 함유량은 제 2 몰드막(226)에서 제 2 지지막(SL2)으로 갈수록 점차적으로 감소할 수 있고, 질소 함유량은 제 2 몰드막(226)에서 제 2 지지막(SL2)으로 갈수록 점차적으로 증가할 수 있다. 예를 들어, 제 2 몰드막(226)의 상면에 인접하는 버퍼막(230)의 하부(10)에는 질소가 없을 수 있고, 제 2 지지막(SL2)의 하면에 인접하는 버퍼막(230)의 상부(20)에는 산소가 없을 수 있다. 버퍼막(230)의 하부(10)와 상부(20) 사이에 위치하는 중간부(30)에는 질소 및 산소가 포함될 수 있다. 버퍼막(230)의 중간부(30) 내에서 질소는, 버퍼막(230)의 하부(10)에서 상부(20)로 갈수록 많아질 수 있고, 버퍼막(230)의 중간부(30) 내에서 산소는, 버퍼막(230)의 하부(10)에서 상부(20)로 갈수록 적어질 수 있다. 버퍼막(230)의 하부(10)은 실리콘 산화물일 수 있고, 버퍼막(230)의 상부(20)은 실리콘 질화물일 수 있고, 버퍼막(230)의 중간부(30)은 실리콘 산화질화물일 수 있다.
버퍼막(230)은 실리콘을 포함하는 제 1 가스, 산소를 포함하는 제 2 가스, 및 질소를 포함하는 제 3 가스를 사용하여 형성될 수 있다. 버퍼막(230)을 형성하는 것은 제 1 가스와 제 2 가스를 주입하는 것 및 제 2 가스의 주입량을 점차적으로 줄이고, 제 3 가스의 주입량을 점차적으로 늘리는 것을 포함할 수 있다. 제 2 가스의 주입량을 점차적으로 줄이는 것과 제 3 가스의 주입량을 점차적으로 늘리는 것은 동시간대에 행할 수 있다. 제 1 가스의 주입량은 버퍼막(230)의 증착공정이 시작할 때부터 끝날 때까지 동일할 수 있다. 제 1 가스는 예를 들어, SiH4일 수 있다. 제 2 가스는 예를 들어, NH3일 수 있다. 제 3 가스는 예를 들어, N2O일 수 있다.
제 2 지지막(SL2)이 버퍼막(230) 상에 형성될 수 있다. 제 2 지지막(SL2)은 예를 들어, 실리콘 탄화 질화막(SiCN)을 포함할 수 있다. 제 1 마스크막(234) 및 제 2 마스크막(236)이 몰드 구조체(MS) 상에 차례로 형성될 수 있다. 제 1 마스크막(234)은 예를 들어, 실리콘 질화막일 수 있고, 제 2 마스크막(236)은 예를 들어, 폴리 실리콘일 수 있다. 제 2 마스크막(236)은 제 1 마스크막(234)의 일부분들을 노출하는 제 1 개구부들(235)을 가질 수 있다.
도 4를 참조하면, 제 2 마스크막(236)을 식각 마스크로 사용하여, 제 1 마스크막(234) 및 몰드 구조체(MS)를 이방성 식각할 수 있다. 이에 따라, 몰드 구조체(MS) 내에 전극홀들(EH)을 형성할 수 있다. 예를 들어, 전극홀들(EH)은 제 1 마스크막(234), 버퍼막(230), 제 2 몰드막(226), 제 1 지지막(SL1), 및 제 1 몰드막(220)을 차례로 식각하여 형성될 수 있다. 이방성 식각 공정은 예를 들어, 건식 식각 공정을 수행할 수 있다. 건식 식각 공정은 식각 가스를 사용할 수 있으며, 식각 가스는 예를 들어, CF4, CF4/O2, 또는 C2F6/O2일 수 있다. 일 예로, 제 1 마스크막(234) 및 제 2 마스크막(236)은 식각 공정 동안에 식각되어 제거될 수 있다. 일 예로, 제 1 마스크막(234) 및 제 2 마스크막(236)은 식각 공정이 끝난 후에, 별도의 식각 공정을 통해 제거될 수 있다.
도 5a 및 도 5b를 같이 참조하면, 전술한 식각 가스로 전극홀들(EH)을 형성하는 식각 공정 동안에, 식각 부산물(237)이 전극홀들(EH)에 측벽들 상에 형성될 수 있다. 일 예에 있어서, 산소를 포함하는 막 상에 형성되는 식각 부산물(237)의 두께는 질소를 포함하는 막 상에 형성되는 식각 부산물(237)의 두께보다 얇을 수 있다. 예를 들어, 제 2 몰드막(226)의 측벽 상에 형성된 식각 부산물(237)의 두께는 제 2 지지막(SL2)의 측벽 상에 형성된 식각 부산물(237)의 두께보다 얇을 수 있다. 왜냐하면, 식각되어 제 2 몰드막(226)으로부터 탈락된 산소는 식각 가스의 탄소와 결합되어 일산화탄소(CO) 또는 이산화탄소(CO2)로 형성되어 증발되기 때문이다.
식각 부산물(237)은 전극홀들(EH)에 노출된 버퍼막(230)의 측벽들 상에 형성될 수 있다. 버퍼막(230)의 산소 함유량은 제 2 지지막(SL2)에서 제 2 몰드막(226)으로 갈수록 많아지기 때문에 버퍼막(230)의 측벽들 상에 형성되는 식각 부산물(237)의 두께는 제 2 지지막(SL2)에서 제 2 몰드막(226)으로 갈수록 얇아질 수 있다. 이에 따라, 식각 부산물(237)이 얇게 형성된 버퍼막(230)의 측벽 일부분은 과식각될 수 있다. 예를 들어, 버퍼막(230)의 측벽이 과식각되는 양은 지지막(SL2)에서 제 2 몰드막(226)으로 갈수록 증가하다가 버퍼막(230)의 임계지점(CP)부터 점차적으로 감소할 수 있다. 임계지점(CP)은 버퍼막(230)의 측벽 상에 가해지는 식각이온의 에너지가 감소하는 지점에 해당할 수 있다. 버퍼막(230)은 오목한 측벽을 갖도록 형성될 수 있다. 버퍼막(230)의 두께는 제 2 몰드막(226)에서 제 2 지지막(SL2)로 갈수록 점차적으로 감소하다가 다시 점차적으로 증가할 수 있다. 버퍼막(230)은 버퍼막(230)의 임계지점(CP)에서 최소 두께를 가질 수 있다.
이방성 식각 공정 후에, 식각 부산물들(237, 238)은 에싱(ashing) 및/또는 스트립(strip) 공정으로 제거될 수 있다.
도 6을 참조하면, 하부 전극들(LE)이 전극홀들(EH) 내에 형성될 수 있다. 하부 전극들(LE)은 전극홀들(EH)을 채우고 몰드 구조체(MS)의 상면을 덮는 도전막을 형성하고, 도전막에 평탄화 공정을 수행하여 형성될 수 있다. 전극홀들(EH)의 종횡비가 크기 때문에, 하부 전극들(LE)을 형성하기 위한 증착 공정은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용할 수 있다. 예를 들어, 하부 전극들(LE)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)을 사용하여 형성될 수 있다. 일 예로, 하부 전극들(LE)은 전극홀들(EH)을 완전히 채워 형성될 수 있다. 이 경우, 하부 전극들(LE)은 필라 형태로 형성될 수 있다. 다른 예로, 하부 전극들(LE)은 전극홀들(EH)의 측벽들 및 하면들을 컨포말하게 덮어 형성될 수 있다. 이 경우, 하부 전극들(LE)은 U자 형태로 형성될 수 있다.
하부 전극들(LE)은 금속 물질들, 금속 질화막들 및 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 예를 들어, 하부 전극들(LE)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 하부 전극들(LE)은 티타늄 질화막(TiN), 티타늄 실리콘막(TiSiN), 티타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 하부 전극들(LE)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극들(LE)은 PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화막과 SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수 있다.
본 발명의 실시예에 따르면, 버퍼막(230)의 질소 함유량을 제 2 몰드막(226)에서 제 2 지지막(SL2)으로 갈수록 점차적으로 증가시켜, 전극홀들(EH)을 형성하기 위한 이방성 식각 공정 시, 제 2 몰드막(226)에 인접하는 버퍼막(230)의 상부(20) 측벽이 과 식각되는 것을 방지할 수 있다. 따라서, 전극홀들(EH) 내에 형성되는 하부 전극들(LE) 간의 거리가 확보되어, 하부 전극들(LE) 사이에 전기적으로 간섭되는 것을 방지할 수 있다.
제 3 마스크막(242)이 하부 전극들(LE)이 형성된 몰드 구조체(MS) 상에 형성될 수 있다. 제 3 마스크막(242)은 제 2 지지막(SL2)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 제 3 마스크막(242)은 예를 들어, 비정질 탄소막(ACL, Amorphous Carbon Layer)일 수 있다. 포토레지스트막(244)이 제 3 마스크막(242) 상에 형성될 수 있다. 포토레지스트막(244)은 제 2 개구부들(246)을 가질 수 있다. 제 2 개구부들(246) 각각은 제 1 방향(X, 도 1 참조)으로 인접하는 한 쌍의 하부 전극들(LE)과 제 1 방향(X)에 교차하는 제 2 방향(Y, 도 1 참조)으로 인접하는 한 쌍의 하부 전극들(LE) 사이에 배치된 제 2 지지막(SL2)의 일부분과 수직으로 중첩할 수 있다.
도 7을 참조하면, 포토레지스트막(244)을 식각 마스크로 사용하여, 제 3 마스크막(242), 제 2 지지막(SL2), 및 버퍼막(230)을 차례로 식각할 수 있다. 이에 따라, 제 3 마스크막(242), 제 2 지지막(SL2), 및 버퍼막(230)을 관통하는 관통홀들(TH)이 형성될 수 있다. 제 2 몰드막(226)의 상면 일부분들, 버퍼막(230)의 일 측벽들의 일부분들, 및 하부 전극들(LE)의 일 측벽들의 일부분들은, 관통홀들(TH)에 의해 노출될 수 있다. 식각 공정으로 인해, 하부 전극들(LE)의 상부 일부분들이 식각될 수 있다. 이에 따라, 오목부들(RP)이 하부 전극들(LE)의 상부 모서리들의 일부분들 상에 형성될 수 있다. 오목부들(RP)은 하부 전극들(LE)의 상면들로부터 리세스될 수 있다. 포토레지스트막(244)은 식각 공정 시 같이 식각되어 제거되어, 제 3 마스크막(242)의 상면이 노출될 수 있다. 식각 공정은 예를 들어, 건식 식각 공정이 수행될 수 있다. 건식 식각 공정은 예를 들어, CxFy 계열의 가스 또는 CHxFy 계열의 가스를 사용하여 수행될 수 있다.
도 8을 참조하면, 제 3 마스크막(242)을 제거할 수 있다. 이에 따라, 제 2 지지막(SL2)의 상면이 노출될 수 있다. 제 3 마스크막(242)은 예를 들어, 에싱(ashing) 및 스트립(strip) 공정을 이용하여 제거될 수 있다. 관통홀들(TH)에 의해 노출된 버퍼막(230) 및 제 2 몰드막(226)이 제거될 수 있다. 버퍼막(230) 및 제 2 몰드막(226)이 제거되어 제 1 공간들(S1)이 형성될 수 있다. 제 1 공간들(S1)은 하부 전극들(LE) 사이에서 제 1 지지막(SL1)과 제 2 지지막(SL2)으로 정의될 수 있다. 관통홀들(TH) 및 제 1 공간들(S1)을 통해 제 1 지지막(SL1)과 제 2 지지막(SL2) 사이에 배치된 하부 전극들(LE)의 측벽들, 제 1 지지막(SL1)의 상면, 및 제 2 지지막(SL2)의 하면이 노출될 수 있다. 버퍼막(230) 및 제 2 몰드막(226)은 제 2 지지막(SL2) 및 제 1 지지막(SL1)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 예를 들어, 식각 용액은 불산(HF) 또는 LAL(Limulus amoebocyte lysate)을 사용하여 제거될 수 있다.
도 9를 참조하면, 관통홀들(TH)에 노출된 제 1 지지막(SL1)의 일부분들을 식각할 수 있다. 이에 따라, 제 1 지지막(SL1)의 일부분들이 관통되어, 관통홀들(TH)을 통해 제 1 몰드막(220)의 상면 일부분들이 노출될 수 있다. 제 1 지지막(SL1)의 일부분들을 식각할 때 과 식각(over etch)되어 제 1 몰드막(220)의 상부 일부분들이 제거될 수 있다.
도 10을 참조하면, 제 1 지지막(SL1)에 의해 노출된 제 1 몰드막(220)을 제거할 수 있다. 제 1 몰드막(220)이 제거되어 제 2 공간들(S2)이 형성될 수 있다. 제 2 공간들(S2)은 하부 전극들(LE) 사이에서 층간 절연막(112)과 제 1 지지막(SL1)에 의해 정의될 수 있다. 관통홀들(TH) 및 제 2 공간들(S2)을 통해, 제 1 지지막(SL1)의 아래에 배치된 하부 전극들(LE)의 측벽들, 층간 절연막(112)의 상면, 및 제 1 지지막(SL1)의 하면이 노출될 수 있다. 제 1 몰드막(220)은 층간 절연막(112), 제 1 지지막(SL1), 및 제 2 지지막(SL2)에 대해 식각 선택성을 갖는 식각 용액을 사용한 습식 식각 공정으로 제거될 수 있다. 예를 들어, 제 1 몰드막(220)은 불산(HF) 또는 LAL(Limulus amoebocyte lysate)을 이용하여 제거될 수 있다.
다시 도 2를 참조하면, 유전막(130)이 기판(100) 상에 형성될 수 있다. 예를 들어, 유전막(130)은 층간 절연막(112)의 상면, 하부 전극들(LE)의 측벽들, 제 1 지지막(SL1)의 상면들, 하면들, 및 측면들, 및 제 2 지지막(SL2)의 상면들 및 하면들을 컨포말하게 덮을 수 있다. 유전막(130)은 관통홀들(TH)을 통해 유전물질이 제공되어 형성될 수 있다. 유전막(130)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다. 유전막(130)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
상부 전극(UE)이 유전막(130) 상에 형성될 수 있다. 상부 전극(UE)은 관통홀들(TH), 제 1 공간들(S1), 및 제 2 공간들(S2) 내에 형성될 수 있고, 유전막(130)의 상면을 덮을 수 있다. 일 예로, 상부 전극(UE)은 유전막(130)의 상면 상에 컨포말하게 덮을 수 있다. 이에 따라, 상부 전극(UE)은 관통홀들(TH), 제 1 공간들(S1), 및 제 2 공간들(S2)을 완전히 채우지 않을 수 있다. 다른 예로, 상부 전극(UE)은 관통홀들(TH), 제 1 공간들(S1), 및 제 2 공간들(S2)을 완전히 채울 수 있다. 상부 전극(UE)은 불순물이 도핑된 반도체 물질, 금속 물질, 금속 질화물 및 금속 실리사이드 물질 중 적어도 어느 하나로 형성될 수 있다. 상부 전극(UE)은 코발트, 티타늄, 니켈, 텅스텐, 및 몰리브덴과 같은 고융점 금속물질로 형성될 수 있다. 상부 전극(UE)은 티타늄 질화막(TiN), 티타늄 알루미늄 질화막(TiAlN), 및 텅스텐 질화막(WN)과 같은 금속 질화물로 형성될 수 있다. 또한, 상부 전극(UE)은 백금(Pt), 루테늄(Ru), 및 이리듐(Ir)으로 이루어진 그룹 중 선택된 어느 하나의 금속물질로 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 몰드막, 버퍼막, 및 지지막을 포함하는 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 이방성 식각하여, 상기 몰드 구조체 내에 관통홀들을 형성하는 것; 및
    상기 관통홀들 내에 하부 전극들을 형성하는 것을 포함하되,
    상기 버퍼막은 상기 몰드막에서 상기 지지막으로 갈수록 커지는 질소 함유량을 갖고, 상기 지지막에서 상기 몰드막으로 갈수록 커지는 산소 함유량을 갖는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 몰드 구조체를 형성하는 것은 상기 몰드막 상에 상기 버퍼막을 형성하는 것을 포함하되,
    상기 버퍼막을 형성하는 것은 실리콘을 포함하는 제 1 가스, 산소를 포함하는 제 2 가스, 및 질소를 포함하는 제 3 가스를 사용하는 것을 포함하되,
    상기 제 1 가스의 주입량은 상기 버퍼막이 형성될 때까지 동일하고,
    상기 제 2 가스의 주입량은 점차적으로 감소하고
    상기 제 3 가스의 주입량은 점차적으로 증가하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 가스는 SiH4 이고,
    상기 제 2 가스는 NH3 이고,
    상기 제 3 가스는 N2O인 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 버퍼막은:
    상기 몰드막에 인접하는 하부;
    상기 지지막에 인접하는 상부; 및
    상기 하부와 상기 상부 사이에 위치하는 중간부를 포함하되,
    상기 하부는 실리콘 산화물이고,
    상기 상부는 실리콘 질화물이고,
    상기 중간부는 실리콘 산화질화물인 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 몰드 구조체를 이방성 식각하는 동안에, 상기 관통홀들 내의 상기 버퍼막의 측벽을 덮는 식각 부산물이 형성되되,
    상기 식각 부산물의 두께는 상기 지지막에서 상기 몰드막으로 갈수록 얇아지는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 관통홀들을 형성한 후에, 상기 식각 부산물은 에싱 또는 스트링 공정으로 제거되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 관통홀들을 형성한 후에, 상기 버퍼막의 두께는 상기 몰드막에서 상기 지지막으로 갈수록 점차적으로 감소하다가 점차적으로 증가하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 전극들은 경사진 측벽들을 갖는 반도체 장치의 제조 방법.
  9. 몰드막, 버퍼막, 및 지지막을 기판 상에 차례로 형성하는 것;
    상기 지지막, 상기 버퍼막, 및 상기 몰드막을 차례로 이방성 식각하여, 관통홀을 형성하는 것; 및
    상기 관통홀 내에 하부 전극을 형성하는 것을 포함하되,
    상기 버퍼막을 형성하는 것은 산소를 포함하는 제 1 가스 및 질소를 포함하는 제 2 가스를 사용하는 것을 포함하되,
    상기 버퍼막을 형성하는 동안 상기 제 1 가스의 주입량은 점차적으로 감소하고, 상기 제 2 가스의 주입량은 점차적으로 증가하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 가스는 NH3이고,
    상기 제 2 가스는 N2O인 반도체 장치의 제조 방법.
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