KR20180018585A - SiON 구배 개념 - Google Patents
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Abstract
본 개시내용의 실시예들은 일반적으로, LCD(liquid crystal display) 및 OLED(organic light-emitting diode) 디스플레이들에서 저온 폴리실리콘(LTPS) 박막 트랜지스터들을 사용하기 위한 방법들 및 디바이스들에 관한 것이다.
Description
본 개시내용의 실시예들은 일반적으로, LCD(liquid crystal display) 및 OLED(organic light-emitting diode) 디스플레이들에서 저온 폴리실리콘(LTPS; low temperature polysilicon) 박막 트랜지스터들을 사용하기 위한 방법들 및 디바이스들에 관한 것이다.
저온 다결정 실리콘(LTPS; low-temperature polycrystalline silicon)은 대형 유리 패널들의 사용에 내재된 온도 제한들 때문에 디스플레이 기술들에 있어서 중요하다. 저온 폴리실리콘의 사용은, 반도체 성능이 개선된 박막 트랜지스터(TFT; thin film transistor)들을 생성함으로써, 더 높은 해상도의 디스플레이들을 허용한다. 따라서, LTPS TFT들은 개선된 전자 디바이스들, 이를테면 LCD(liquid crystal display) 및 OLED(organic light emitting diode) 디스플레이들에 대한 가능성들을 부여한다.
LCD 및 OLED 기술들이 개선됨에 따라, 더 높은 해상도에 대한 동기가 존재한다. 개선된 해상도에 대한 하나의 장해는, LTPS TFT의 층들 사이에서의 광의 광 투과율이다. 특히, 인접 층들이 상이한 굴절률들을 가질 때, 광 투과율이 감소되어 해상도가 제한된다. 해상도를 개선하기 위한 하나의 방법은, LTPS TFT의 층들 사이에서의 광의 광 투과율을 개선하는 것이다.
따라서, LTPS TFT에서 개선된 광 투과율에 대한 필요성이 존재한다.
본원에 설명되는 실시예들은 일반적으로, 개선된 광 투과율을 위해 굴절률들이 정합된 내부 층들을 포함하는, LTPS 기술을 이용하는 LCD 및 OLED 디바이스들에 관한 것이다.
더 상세하게는, 본원에 설명된 실시예들은, 기판 위에 배치된 2개의 이중(dual) 층들을 갖는 LCD 또는 OLED 디바이스들에 관한 것으로, 각각의 이중 층은, 제1 굴절률을 갖는 제1 무기(inorganic) 층; 제2 굴절률을 갖는 제2 무기 층 ― 제1 굴절률은 제2 굴절률보다 작음 ―; 및 제1 무기 층과 제2 무기 층 사이에 배치되는 트랜지션 스택(transition stack)을 포함하며, 트랜지션 스택은 적어도 제3 무기 층 및 제4 무기 층을 포함한다. 트랜지션 스택 내에서, 제3 무기 층은, 제1 무기 층 상에 배치되고 그리고 제3 굴절률을 갖고; 제4 무기 층은, 제3 무기 층 상에 배치되고 그리고 제4 굴절률을 갖고; 제3 굴절률은, 제1 굴절률보다 크고 그리고 제4 굴절률보다 작고; 그리고 제4 굴절률은, 제3 굴절률보다 크고 그리고 제2 굴절률보다 작다. 2개의 이중 층들 위에 액정(liquid crystal) 층이 배치된다.
본원에 설명되는 실시예들은 또한, 유리 기판 위에 배치된 게이트 절연체 이중 층 및 층간(interlayer) 유전체 층을 갖는 LCD 또는 OLED 디바이스에 관한 것이다. 게이트 절연체 이중 층은, 제1 굴절률을 갖는 제1 무기 층; 제2 굴절률을 갖는 제2 무기 층 ― 제1 굴절률은 제2 굴절률보다 작음 ―; 및 제1 무기 층과 제2 무기 층 사이에 배치되는 트랜지션 스택을 포함한다. 트랜지션 스택은 적어도 제3 무기 층 및 제4 무기 층을 포함한다. 제3 무기 층은, 제1 무기 층 상에 배치되고 그리고 제3 굴절률을 갖는다. 제4 무기 층은, 제3 무기 층 상에 배치되고 그리고 제4 굴절률을 갖는다. 제3 굴절률은, 제1 굴절률보다 크고 그리고 제4 굴절률보다 작다. 제4 굴절률은, 제3 굴절률보다 크고 그리고 제2 굴절률보다 작다. 층간 유전체 층은 게이트 절연체 이중 층 위에 배치된다. 층간 유전체 층은, 제5 굴절률을 갖는 제5 무기 층; 제6 굴절률을 갖는 제6 무기 층 ― 제5 굴절률은 제6 굴절률보다 작음 ―; 및 제5 무기 층과 제6 무기 층 사이에 배치되는 트랜지션 스택을 포함한다. 트랜지션 스택은 적어도 제7 무기 층 및 제8 무기 층을 포함한다. 제7 무기 층은, 제5 무기 층 상에 배치되고 그리고 제7 굴절률을 갖는다. 제8 무기 층은, 제7 무기 층 상에 배치되고 그리고 제8 굴절률을 갖는다. 제7 굴절률은, 제5 굴절률보다 크고 그리고 제8 굴절률보다 작다. 제8 굴절률은, 제7 굴절률보다 크고 그리고 제6 굴절률보다 작다. 층간 유전체 층 위에 액정 층이 배치된다.
본 개시내용의 상기 인용된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 하지만, 첨부된 도면들은 본 발명의 단지 통상적인 실시예들을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1은 일 실시예에 따른 플라즈마 프로세싱 시스템의 개략적인 단면도이다.
도 2는 일 실시예에 따른 박막 트랜지스터 디바이스의 개략적인 단면도이다.
도 3a는 다른 실시예에 따른 박막 트랜지스터 디바이스의 세부사항의 개략적인 단면도이다.
도 3b는 또 다른 실시예에 따른 박막 트랜지스터 디바이스의 세부사항의 개략적인 단면도이다.
도 4는 또 다른 실시예에 따른 박막 트랜지스터 디바이스의 개략적인 단면도이다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터 디바이스의 세부사항의 개략적인 단면도이다.
도 6은 일 실시예에 따른, 박막 트랜지스터 디바이스의 제조 방법을 도시하는 블록도이다.
도 7a는, SiN 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산(energy-dispersive) n 값들을 맵핑하는 차트이다.
도 7b는, SiO 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산 n 값들을 맵핑하는 차트이다.
도 8a는, SiN 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산 k 값들을 맵핑하는 차트이다.
도 8b는, SiO 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산 k 값들을 맵핑하는 차트이다.
이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피쳐(feature)들은, 추가의 언급없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
도 1은 일 실시예에 따른 플라즈마 프로세싱 시스템의 개략적인 단면도이다.
도 2는 일 실시예에 따른 박막 트랜지스터 디바이스의 개략적인 단면도이다.
도 3a는 다른 실시예에 따른 박막 트랜지스터 디바이스의 세부사항의 개략적인 단면도이다.
도 3b는 또 다른 실시예에 따른 박막 트랜지스터 디바이스의 세부사항의 개략적인 단면도이다.
도 4는 또 다른 실시예에 따른 박막 트랜지스터 디바이스의 개략적인 단면도이다.
도 5는 또 다른 실시예에 따른 박막 트랜지스터 디바이스의 세부사항의 개략적인 단면도이다.
도 6은 일 실시예에 따른, 박막 트랜지스터 디바이스의 제조 방법을 도시하는 블록도이다.
도 7a는, SiN 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산(energy-dispersive) n 값들을 맵핑하는 차트이다.
도 7b는, SiO 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산 n 값들을 맵핑하는 차트이다.
도 8a는, SiN 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산 k 값들을 맵핑하는 차트이다.
도 8b는, SiO 층에 대한 파장들의 범위에 걸친 통상적인 에너지-분산 k 값들을 맵핑하는 차트이다.
이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피쳐(feature)들은, 추가의 언급없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
본원에 설명되는 실시예들은 일반적으로, LCD(liquid crystal display) 및 OLED(organic light-emitting diode) 디스플레이들에서 저온 폴리실리콘(LTPS) 박막 트랜지스터들을 사용하기 위한 방법들 및 디바이스들을 제공한다. 후속하는 설명에서, PECVD(plasma enhanced chemical vapor deposition) 챔버에 대한 참조가 이루어질 것이지만, 본원의 실시예들은, 단지 몇몇 이름을 언급하자면, HDP(high density plasma) 증착, PVD(physical vapor deposition) 챔버들, 에칭 챔버들, 반도체 프로세싱 챔버들, 태양 전지 프로세싱 챔버들, 및 OLED(organic light emitting display) 프로세싱 챔버들을 포함하는 다른 챔버들에서 또한 실시될 수 있다는 것이 이해되어야 한다. 사용될 수 있는 적절한 챔버들은, 캘리포니아 주 Santa Clara의 Applied Materials, Inc.의 자회사인 캘리포니아 주 Santa Clara의 AKT America, Inc.로부터 입수가능하다. 본원에 논의되는 실시예들은 다른 제조자들로부터 입수가능한 챔버들에서 또한 실시될 수 있다는 것이 이해되어야 한다.
도 1은 일 실시예에 따른 플라즈마 프로세싱 시스템(100)의 개략적인 단면도이다. 플라즈마 프로세싱 시스템(100)은, LCD(liquid crystal display)들, 평판(flat panel) 디스플레이들, OLED(organic light emitting diode)들, 또는 태양 전지 어레이들에 대한 광기전력 전지들의 제조에 사용하기 위한 대면적 기판(101) 상에 구조들 및 디바이스들을 형성함에 있어 플라즈마를 사용하여 대면적 기판(101)을 프로세싱하도록 구성된다. 기판(101)은, 다른 적절한 재료들 중에서도, 얇은 시트의 금속, 플라스틱, 유기 재료, 실리콘, 유리, 석영, 또는 폴리머일 수 있다. 구조들은, 복수의 순차적 증착 및 마스킹(masking) 단계들을 포함할 수 있는 박막 트랜지스터들일 수 있다. 다른 구조들은, 광기전력 전지들에 대한 다이오드들을 형성하기 위한 p-n 접합들을 포함할 수 있다.
도 1에 도시된 바와 같이, 플라즈마 프로세싱 시스템(100)은 일반적으로, 프로세싱 볼륨(volume)(111)을 적어도 부분적으로 정의하는, 최하부(117a) 및 측벽들(117b)을 포함하는 챔버 몸체(102)를 포함한다. 프로세싱 볼륨(111) 내에 기판 지지부(104)가 배치된다. 기판 지지부(104)는, 프로세싱 동안 최상부 표면 상에 기판(101)을 지지하도록 적응된다. 기판 지지부(104)는, 기판(101)의 이송을 가능하게 하기 위해 적어도 수직으로 기판 지지부를 이동시키고 그리고/또는 기판(101)과 샤워헤드(showerhead) 조립체(103) 간의 거리 D를 조정하도록 적응되는 액추에이터(actuator)(138)에 커플링된다. 하나 또는 그 초과의 리프트 핀(lift pin)들(110a-110d)이 기판 지지부(104)를 통해 연장될 수 있다.
샤워헤드 조립체(103)는, 프로세싱 가스 소스(122)로부터 프로세싱 볼륨(111)으로 프로세싱 가스를 공급하도록 구성된다. 플라즈마 프로세싱 시스템(100)은 또한, 프로세싱 볼륨(111)에 음압(negative pressure)을 인가하도록 구성되는 배기 시스템(118)을 포함한다.
프로세싱 동안, 샤워헤드 조립체(103)를 통해 가스 소스(122)로부터 프로세싱 볼륨(111)으로 하나 또는 그 초과의 프로세싱 가스들이 유동된다. 프로세싱 가스들로부터 플라즈마(108a)를 발생시키기 위해, RF(radio frequency) 전력 소스(105)로부터 RF 전력이 인가된다. 기판(101)을 프로세싱하기 위해 샤워헤드 조립체(103)와 기판 지지부(104) 사이에 플라즈마(108a)가 발생된다. RF 전력 소스(105)는 또한, 에너자이징된(energized) 종들(species)을 유지하거나 원격 플라즈마 소스(107)로부터 공급되는 세정 가스들을 추가로 여기(excite)시키는 데 사용될 수 있다.
도 2는, 도 1의 장치에 의해 생성될 수 있는 박막 트랜지스터 디바이스의 개략적인 단면도이다. 도 6은, 도 2에 도시된 실시예와 같은 박막 트랜지스터의 제조 방법을 도시하는 블록도(600)를 제공한다. 일반적으로 유리인 기판(210)이 제공된다. 유리 기판 위에 버퍼(buffer) 층(220)이 배치된다(도 6의 블록(610) 참조). 버퍼 층(220)은 차단(blocking) 산화물, 이를테면, 실리콘 산화물(SiO) 또는 실리콘 질화물(SiN)과 같은 무기 재료, 또는 나트륨(Na) 또는 다른 재료들을 유리 기판으로부터 차단하기에 적절한 임의의 재료를 포함할 수 있다. 버퍼 층(220) 위에 게이트 계면 및 층간 유전체(230)가 배치된다(도 6의 블록들(620 및 630) 참조). 게이트 계면 및 층간 유전체(230)는 또한, 하나 또는 그 초과의 무기 층들을 포함할 수 있다. 층간 유전체(230) 위에 포토아크릴(photoacrylic) 층(240)이 배치된다(도 6의 블록(640) 참조). 포토아크릴 층(240) 위에 인듐-주석-산화물(ITO) 층(250)이 배치된다(도 6의 블록(650) 참조). ITO 층(250) 위에 실리콘 질화물(SiN) 층(260)이 배치된다(도 6의 블록(660) 참조). SiN 층(260)의 일부 또는 전부 위에 다른 ITO 층(270)이 배치될 수 있다(도 6의 블록(670) 참조). SiN 층(260) 및 ITO 층(270)의 (존재한다면) 노출된 부분 위에 폴리이미드 층(280)이 배치된다(도 6의 블록(680) 참조). 스택의 최상부 층은 액정 층(290)이다(도 6의 블록(690) 참조).
게이트 계면 층 및 층간 유전체(230)는 각각, 도 2의 클로즈-업(close-up)에서 도시된 바와 같이 2개의 층들을 포함할 수 있다. 게이트 계면 층은 무기 층들을 포함할 수 있다. 예컨대, 게이트 계면 층은 SiO의 층(232) 및 SiN의 층(234)을 포함할 수 있다. 유사하게, 층간 유전체는 SiO의 층(236) 및 SiN의 층(238)을 포함할 수 있다. 도 7a에 도시된 바와 같이, SiN의 굴절률(n)은 약 1.8 내지 2.0의 범위, 예컨대 1.9일 수 있다. 도 7b에 도시된 바와 같이, SiO의 굴절률(n)은 1.4-1.48의 범위, 예컨대 1.46일 수 있다. SiO 층과 SiN 층 간의 굴절률 차이는, SiO 층(232)과 SiN 층(234)의 계면에서 약간의 반사를 야기하기에 상당히 충분하다. 이러한 층들이 픽셀 전극 층 위로 연장되기 때문에, 반사는 광 투과율을 교란(disturb)시킬 것이다. 유사하게, 도 8a 및 도 8b에 도시된 바와 같이, SiN의 흡광 계수(extinction coefficient)(k)는 파장들의 범위에 걸쳐 SiO의 흡광 계수(k)와 상이하다. 흡광 계수 차이는, 광이 매질을 통과할 때 광의 감쇠를 초래한다. 감쇠는, 광 투과율의 교란을 초래한다. 결과적으로, 게이트 계면에 대해, 부가적인 층 또는 층들의 세트가 SiO 층(232)과 SiN 층(234) 사이에 배치될 수 있다. 이러한 층 또는 층의 세트는 트랜지션 층(233)이다. 유사하게, 층간 유전체에 대해, 부가적인 층 또는 층들의 세트가 SiO 층(236)과 SiN 층(238) 사이에 배치될 수 있다. 이러한 층 또는 층의 세트는 트랜지션 층(237)이다. 트랜지션 층(233, 237)의 조성은, SiO의 굴절률과 SiN의 굴절률 사이의 굴절률을 제공하는, SiO, SiN, 및 SiON의 그레이디드(graded) 층 또는 층들의 세트이다. 이러한 트랜지션 층(233, 237)은, SiO 층(232)과 SiN 층(234) 사이 및 SiO 층(236)과 SiN 층(238) 사이의 굴절률 차이를 그래듀에이팅(graduate)하기 위한 가변적 함량의 O 및 N을 갖는 적어도 2개의 서브층들을 포함할 수 있다. 굴절률 차이를 감소시키거나 그래듀에이팅함으로써, 반사가 또한 감소되고 그리고 광 투과가 향상된다.
예컨대, 이러한 반사-감소 트랜지션 층의 일 실시예가 도 3a에 도시된다. 도 3a에서, 층간 유전체의 SiO 서브층(236)은 트랜지션 층(237)(도 2에 도시됨)에 의해 층간 유전체의 SiN 서브층(238)으로부터 분리된다. 도 3a에서, 트랜지션 층(237)은 적어도 2개의 서브층들(237A 및 237B)을 포함할 수 있다. 층간 유전체 트랜지션 서브층들(237A, 237B)은 SiO 및 SiN 둘 모두를 포함할 수 있다. 그러나, 층간 유전체 SiO 층(236) 위에 배치되는 층간 유전체 트랜지션 서브층(237A)은 더 높은 농도의 SiO 및 더 낮은 농도의 SiN을 가질 수 있다. 유사하게, 층간 유전체 트랜지션 서브층들(237A) 위에 그리고 층간 유전체 SiN 서브층(238) 아래에 배치되는 층간 유전체 트랜지션 서브층들(237B)은, 더 낮은 농도의 SiO 및 더 높은 농도의 SiN을 가질 수 있다. 트랜지션 서브층들에서의 SiO 및 SiN의 농도는, 층들의 증착 동안 프로세싱 챔버(100) 내로의 SiO 및 SiN의 유량들을 제어함으로써 제어될 수 있다. 도 3a의 실시예가 단지 2개의 층간 유전체 트랜지션 서브층들을 도시하지만, 각각의 트랜지션 층에 대해 SiO의 농도가 점진적으로 감소하고 연속적인 층들에서의 SiN의 농도가 점진적으로 증가하도록 SiO 및 SiN의 레벨들이 조정되는 더 많은 층간 유전체 트랜지션 층들을 갖는 것이 또한 가능하다. SiO 및 SiN의 농도들을 점진적으로 시프팅(shift)함으로써, 굴절률의 차이가 최소화되어, 개선된 광 투과율이 초래된다.
도 3b는, 게이트 계면 층에 대한 박막 트랜지스터의 세부사항의 유사한 실시예를 도시한다. 도 3b에서, 게이트 계면의 SiO 서브층(232)은 트랜지션 층(233)(도 2에 도시됨)에 의해 게이트 계면의 SiN 서브층(234)으로부터 분리된다. 도 3b에서, 트랜지션 층(233)은 적어도 2개의 서브층들(233A 및 233B)을 포함할 수 있다. 게이트 계면 트랜지션 서브층들(233A, 233B)은 SiO 및 SiN 둘 모두를 포함할 수 있다. 그러나, 층간 유전체 SiO 층(232) 위에 배치되는 게이트 계면 트랜지션 서브층(233A)은 더 높은 농도의 SiO 및 더 낮은 농도의 SiN을 가질 수 있다. 유사하게, 층간 유전체 트랜지션 서브층들(233A) 위에 그리고 층간 유전체 SiN 서브층(234) 아래에 배치되는 층간 유전체 트랜지션 서브층들(233B)은, 더 낮은 농도의 SiO 및 더 높은 농도의 SiN을 가질 수 있다. 트랜지션 서브층들에서의 SiO 및 SiN의 농도는, 층들의 증착 동안 프로세싱 챔버(100) 내로의 SiO 및 SiN의 유량들을 제어함으로써 제어될 수 있다. 도 3b의 실시예가 단지 2개의 게이트 계면 트랜지션 서브층들을 도시하지만, 각각의 트랜지션 층에 대해 SiO의 농도가 점진적으로 감소하고 연속적인 층들에서의 SiN의 농도가 점진적으로 증가하도록 SiO 및 SiN의 레벨들이 조정되는 더 많은 게이트 계면 트랜지션 층들을 갖는 것이 또한 가능하다. SiO 및 SiN의 농도들을 점진적으로 시프팅함으로써, 굴절률의 차이가 최소화되어, 개선된 광 투과율이 초래된다.
도 4는, 도 2에 예시된 LPTS 박막 트랜지스터의 다른 실시예를 도시한다. 도 4에서, 버퍼 층(220)은 2개의 서브층들(222 및 224)을 포함할 수 있다. 버퍼 서브층들(222 및 224)은 무기 층들을 포함할 수 있다. 예컨대, 버퍼 서브층(222)은 SiN을 포함할 수 있고, 버퍼 서브층(224)은 SiO를 포함할 수 있다. 게이트 계면 및 층간 유전체들에서와 같이, SiO 및 SiN의 굴절률들 간의 차이는 반사 간섭을 초래할 수 있다. 반사를 감소시키기 위해, SiO 층(222)과 SiN 층(224) 사이에 하나 또는 그 초과의 트랜지션 층들(223)이 배치될 수 있다.
도 5는, 버퍼 트랜지션 층(223)이 적어도 2개의 트랜지션 서브층들을 포함하는 일 실시예를 예시한다. SiN을 포함하는 버퍼 트랜지션 서브층(223A)은 버퍼 서브층(222) 위에 배치된다. 버퍼 트랜지션 서브층(223A)은 SiO 및 SiN 둘 모두를 포함할 수 있지만, SiO보다 더 높은 농도의 SiN을 포함할 수 있다. 버퍼 트랜지션 서브층(223B)은, 버퍼 트랜지션 서브층(223A) 위에 그리고 버퍼 서브층(224) 아래에 배치된다. 버퍼 트랜지션 서브층(223B)은 SiO 및 SiN 둘 모두를 포함할 수 있지만, SiN보다 더 높은 농도의 SiO를 포함할 수 있다. 또한, 서브층들에서의 SiO 및 SiN의 농도는, 증착 동안 프로세싱 챔버 내로의 산소 및 질소의 유량들을 제어함으로써 제어된다. 트랜지션 서브층들의 사용은, 각각의 서브층의 굴절률들 간의 차이를 감소시켜, 반사 간섭이 감소되고 광 투과가 개선된다.
논의된 바와 같이, CVD-증착된 SiN 및 SiO 간의 굴절률 차이는, 픽셀 전극 위의 층들 간의 광 투과율을 제한할 수 있어서, 저하된 성능이 초래된다. 이러한 효과를 감소시키기 위해, SiO 층과 SiN 층 간에 트랜지션 층들이 증착된다. 이러한 트랜지션 층들은 층들 간의 굴절률 변화들의 감소들을 초래하며, 이는 결국, 제한된 비용 증가로 감소된 반사 간섭 및 개선된 광 투과율을 초래한다.
전술한 내용이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.
Claims (15)
- 박막(thin film) 트랜지스터로서,
기판;
상기 기판 위에 배치되는 2개의 이중(dual) 층들을 포함하며,
각각의 이중 층은,
제1 굴절률을 갖는 제1 무기(inorganic) 층;
제2 굴절률을 갖는 제2 무기 층 ― 상기 제1 굴절률은 상기 제2 굴절률보다 작음 ―; 및
상기 제1 무기 층과 상기 제2 무기 층 사이에 배치되는 트랜지션 스택(transition stack)
을 포함하고,
상기 트랜지션 스택은 적어도 제3 무기 층 및 제4 무기 층을 포함하고,
상기 제3 무기 층은, 상기 제1 무기 층 상에 배치되고 그리고 제3 굴절률을 갖고,
상기 제4 무기 층은, 상기 제3 무기 층 상에 배치되고 그리고 제4 굴절률을 갖고,
상기 제3 굴절률은, 상기 제1 굴절률보다 크고 그리고 상기 제4 굴절률보다 작고, 그리고
상기 제4 굴절률은, 상기 제3 굴절률보다 크고 그리고 상기 제2 굴절률보다 작은, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 무기 층은 실리콘 산화물을 포함하고, 상기 제2 무기 층은 실리콘 질화물을 포함하는, 박막 트랜지스터. - 제1항에 있어서,
상기 2개의 이중 층들 위에 배치되는 인듐 주석 산화물 층; 및
상기 2개의 이중 층들 위에 그리고 상기 인듐 주석 산화물 층 아래에 배치되는 폴리머 층을 더 포함하는, 박막 트랜지스터. - 제1항에 있어서,
상기 기판 위에 그리고 상기 2개의 이중 층들 아래에 배치되는 차단(blocking) 층을 더 포함하며,
상기 차단 층은,
제5 굴절률을 갖는 제5 무기 층;
제6 굴절률을 갖는 제6 무기 층 ― 상기 제5 굴절률은 상기 제6 굴절률보다 큼 ―; 및
상기 제5 무기 층과 상기 제6 무기 층 사이에 배치되는 트랜지션 스택
을 포함하고,
상기 트랜지션 스택은 적어도 제7 무기 층 및 제8 무기 층을 포함하고,
상기 제7 무기 층은, 상기 제5 무기 층 상에 배치되고 그리고 제7 굴절률을 갖고,
상기 제8 무기 층은, 상기 제7 무기 층 상에 배치되고 그리고 제8 굴절률을 갖고,
상기 제7 굴절률은, 상기 제5 굴절률보다 작고 그리고 상기 제8 굴절률보다 크고, 그리고
상기 제8 굴절률은, 상기 제7 굴절률보다 작고 그리고 상기 제6 굴절률보다 큰, 박막 트랜지스터. - 제4항에 있어서,
상기 제1 무기 층은 실리콘 질화물을 포함하고,
상기 제2 무기 층은 실리콘 산화물을 포함하고,
상기 제5 무기 층은 실리콘 질화물을 포함하고, 그리고
상기 제6 무기 층은 실리콘 산화물을 포함하는, 박막 트랜지스터. - 제4항에 있어서,
상기 2개의 이중 층들 위에 배치되는 인듐 주석 산화물 층; 및
상기 2개의 이중 층들 위에 그리고 상기 인듐 주석 산화물 층 아래에 배치되는 폴리머 층을 더 포함하는, 박막 트랜지스터. - 제6항에 있어서,
상기 인듐 주석 산화물 층 위에 배치되는 폴리이미드 층을 더 포함하는, 박막 트랜지스터. - 박막 트랜지스터로서,
유리 기판;
상기 유리 기판 위에 배치되는 게이트 절연체 이중 층; 및
상기 게이트 절연체 이중 층 위에 배치되는 층간(interlayer) 유전체 층을 포함하며,
상기 게이트 절연체 이중 층은,
제1 굴절률을 갖는 제1 무기 층;
제2 굴절률을 갖는 제2 무기 층 ― 상기 제1 굴절률은 상기 제2 굴절률보다 작음 ―; 및
상기 제1 무기 층과 상기 제2 무기 층 사이에 배치되는 트랜지션 스택(transition stack)
을 포함하고,
상기 트랜지션 스택은 적어도 제3 무기 층 및 제4 무기 층을 포함하고,
상기 제3 무기 층은, 상기 제1 무기 층 상에 배치되고 그리고 제3 굴절률을 갖고,
상기 제4 무기 층은, 상기 제3 무기 층 상에 배치되고 그리고 제4 굴절률을 갖고,
상기 제3 굴절률은, 상기 제1 굴절률보다 크고 그리고 상기 제4 굴절률보다 작고,
상기 제4 굴절률은, 상기 제3 굴절률보다 크고 그리고 상기 제2 굴절률보다 작고,
상기 층간 유전체 층은,
제5 굴절률을 갖는 제5 무기 층;
제6 굴절률을 갖는 제6 무기 층 ― 상기 제5 굴절률은 상기 제6 굴절률보다 작음 ―; 및
상기 제5 무기 층과 상기 제6 무기 층 사이에 배치되는 트랜지션 스택
을 포함하고,
상기 트랜지션 스택은 적어도 제7 무기 층 및 제8 무기 층을 포함하고,
상기 제7 무기 층은, 상기 제5 무기 층 상에 배치되고 그리고 제7 굴절률을 갖고,
상기 제8 무기 층은, 상기 제7 무기 층 상에 배치되고 그리고 제8 굴절률을 갖고,
상기 제7 굴절률은, 상기 제5 굴절률보다 크고 그리고 상기 제8 굴절률보다 작고, 그리고
상기 제8 굴절률은, 상기 제7 굴절률보다 크고 그리고 상기 제6 굴절률보다 작은, 박막 트랜지스터. - 제8항에 있어서,
상기 제1 무기 층은 실리콘 산화물을 포함하고,
상기 제2 무기 층은 실리콘 질화물을 포함하고,
상기 제5 무기 층은 실리콘 산화물을 포함하고, 그리고
상기 제6 무기 층은 실리콘 질화물을 포함하는, 박막 트랜지스터. - 제9항에 있어서,
상기 층간 유전체 층 위에 배치되는 인듐 주석 산화물 층; 및
상기 인듐 주석 산화물 층과 상기 층간 유전체 층 사이의 폴리머 층을 더 포함하는, 박막 트랜지스터. - 제8항에 있어서,
상기 기판과 상기 게이트 절연체 이중 층 사이에 배치되는 차단 층을 더 포함하며,
상기 차단 층은,
제9 굴절률을 갖는 제9 무기 층;
제10 굴절률을 갖는 제10 무기 층 ― 상기 제9 굴절률은 상기 제10 굴절률보다 큼 ―; 및
상기 제9 무기 층과 상기 제10 무기 층 사이에 배치되는 트랜지션 스택
을 포함하고,
상기 트랜지션 스택은 적어도 제11 무기 층 및 제12 무기 층을 포함하고,
상기 제11 무기 층은, 상기 제9 무기 층 상에 배치되고 그리고 제11 굴절률을 갖고,
상기 제12 무기 층은, 상기 제11 무기 층 상에 배치되고 그리고 제12 굴절률을 갖고,
상기 제11 굴절률은, 상기 제9 굴절률보다 작고 그리고 상기 제12 굴절률보다 크고, 그리고
상기 제12 굴절률은, 상기 제11 굴절률보다 작고 그리고 상기 제10 굴절률보다 큰, 박막 트랜지스터. - 제11항에 있어서,
상기 제1 무기 층은 실리콘 산화물을 포함하고,
상기 제2 무기 층은 실리콘 질화물을 포함하고,
상기 제5 무기 층은 실리콘 산화물을 포함하고,
상기 제6 무기 층은 실리콘 질화물을 포함하고,
상기 제9 무기 층은 실리콘 질화물을 포함하고, 그리고
상기 제10 무기 층은 실리콘 산화물을 포함하는, 박막 트랜지스터. - 제11항에 있어서,
상기 층간 유전체 층 위에 배치되는 인듐 주석 산화물 층; 및
상기 층간 유전체 층 위에 그리고 상기 인듐 주석 산화물 층 위에 배치되는 폴리머 층을 더 포함하는, 박막 트랜지스터. - 제13항에 있어서,
상기 인듐 주석 산화물 층 위에 배치되는 폴리이미드 층을 더 포함하는, 박막 트랜지스터. - 픽셀 전극을 제어하기 위한 트랜지스터로서,
실리콘 산화물을 포함하는 제1 층간 유전체 층;
실리콘 산화물 및 실리콘 질화물을 포함하는, 상기 제1 층간 유전체 층 위에 형성되는 트랜지션 층; 및
실리콘 질화물을 포함하는 제2 층간 유전체 층을 포함하며,
상기 트랜지션 층은, 상기 제1 층간 유전체 층에 인접하는 실리콘 산화물 및 상기 제2 층간 유전체 층에 인접하는 실리콘 질화물을 포함하고,
상기 픽셀 전극은, 상기 제1 층간 유전체 층, 상기 트랜지션 층, 및 상기 제2 층간 유전체 층 위에 형성되는, 픽셀 전극을 제어하기 위한 트랜지스터.
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