CN111367108B - 电子装置及其制造方法 - Google Patents

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Abstract

本公开提供一种电子装置，包括第一基板、第二基板、缓冲层、有源阵列、像素阵列、保护层以及配向膜。第一基板具有透光区、显示区以及的周边区，其中周边区围绕显示区，显示区围绕透光区。第二基板与第一基板相对设置。缓冲层设置于第二基板上。保护层设置于缓冲层上，且保护层在第一基板上的投影与透光区错开。有源阵列设置于缓冲层上。像素阵列设置于有源阵列上，并与有源阵列电性连接。配向膜共形地设置于保护层、缓冲层及第二基板上。

Description

电子装置及其制造方法
技术领域
本公开涉及一种电子装置及其制造方法。
背景技术
现今手机面板除了省电、高画面品质外，高屏幕的屏占比已俨然成为目前手机屏幕显示器的标准规格。因此，如何再缩减屏幕区被其他功能所占用的区域面积为达高屏占比屏幕的改良方向。以前镜头孔与感测器孔为例，目前可行的方式为将基板挖洞让前镜头与感测器置入。然而，此方式需要通过玻璃钻孔以及于孔洞周边进行封胶工艺，使得制造成本提高并导致良率下降。
发明内容
本公开的一技术态样为一种电子装置。
在本公开一实施方式中，电子装置包括第一基板、第二基板、缓冲层、有源阵列、像素阵列、保护层以及配向膜。第一基板具有显示区以及围绕显示区的周边区，其中显示区具有透光区。第二基板与第一基板相对设置。缓冲层设置于第二基板上。保护层设置于缓冲层上，且保护层在第一基板上的投影与透光区错开。有源阵列设置于缓冲层上。像素阵列设置于有源阵列上，并与有源阵列电性连接。配向膜共形地设置于保护层、缓冲层及第二基板上。
在本公开一实施方式中，配向膜包括第一部分以及第二部分。第一部分在第二基板上的投影与显示区重叠，第二部分在第二基板上的投影与透光区重叠，第一部分与第二基板间的距离大于第二部分与第二基板间的距离。
在本公开一实施方式中，缓冲层在第二基板上的投影与透光区错开。
在本公开一实施方式中，缓冲层的厚度大于等于1500埃(Angstrom,A)且小于等于3000埃。
在本公开一实施方式中，缓冲层还包括第一子层以及第二子层，第一子层具有大于等于500埃且小于等于1350埃的厚度，且第一子层的材料为氮化硅，第二子层具有大于等于1000埃且小于等于1650埃的厚度，且第二子层的材料为氧化硅。
在本公开一实施方式中，缓冲层具有第一部分及第二部分，第一部分在第二基板上的投影与显示区重叠，第二部分在第二基板上的投影与透光区重叠，且第二部分的厚度小于第一部分的厚度。
在本公开一实施方式中，缓冲层的折射率为大于1.48且小于1.6，且缓冲层的消光系数为大于0且小于10-3。
在本公开一实施方式中，缓冲层的折射率为大于1.6，且缓冲层的消光系数为大于10-3。
在本公开一实施方式中，缓冲层的第二部分与配向膜的总厚度为大于等于500埃且小于等于1000埃。
在本公开一实施方式中，电子装置还包括摄像元件，朝向第二基板，且摄像元件在第二基板的投影与透光区重叠。
在本公开一实施方式中，电子装置还包括感测元件，朝向第二基板，且感测元件在第二基板的投影与透光区重叠。
本公开的另一技术态样为一种电子装置的制造方法，包括形成缓冲层于第二基板上；形成有源阵列及像素阵列及保护层于缓冲层上；形成开口于缓冲层；形成配向膜于像素阵列及开口上；以及填充液晶层于第一基板与第二基板之间。
在本公开一实施方式中，开口形成于保护层及缓冲层。
在本公开一实施方式中，形成有源阵列及像素阵列与形成开口为同时执行。
在本公开一实施方式中，配向膜为共形地形成于保护层及缓冲层上。
在本公开一实施方式中，形成缓冲层于第一基板上还包括缓冲层的厚度为大于等于1500埃且小于等于3000埃，且形成开口于保护层及缓冲层还包括使第二基板自开口暴露。
在本公开一实施方式中，形成配向膜于保护层及缓冲层上还包括使配向膜接触第二基板。
在本公开一实施方式中，形成缓冲层于第一基板的步骤包括使缓冲层的折射率为大于1.48且小于1.6，且缓冲层的消光系数为大于0且小于10-3。
在本公开一实施方式中，形成开口于缓冲层还包括使一部分的缓冲层位在开口与第二基板之间，且形成配向膜于保护层及缓冲层上还包括使配向膜接触缓冲层的此部分。
在本公开一实施方式中，配向膜位在开口的部分与此部分的缓冲层的总厚度大于等于500埃且小于等于1000埃，且缓冲层的折射率为大于1.6，且缓冲层的消光系数为大于10-3。
根据本公开上述实施方式，通过阵列侧的膜层叠构设计，使保护层在第二基板上的投影与透光区错开，并使配向膜共形地设置于保护层、缓冲层及第二基板上，可提高通过透光区的光线穿透率以及降低光线穿透率的变化量，并增进电子装置的镜头出光品质和效率。此外，由于无须通过玻璃钻孔工艺以形成透光区，因此透光区与面板工艺可整合，以减少制造成本并提升良率。
附图说明
图1为根据本公开一实施例的电子装置的俯视图；
图2为沿着图1的线段2-2的剖面图；
图3为图1的电子装置的制造方法流程图；
图4A至图4E为图1的电子装置的制造方法在不同阶段的剖面图；
图5为根据本公开另一实施例的电子装置的剖面图；
图6为根据本公开一些实施例的光线穿过不同数量的保护层后的光穿透率模拟图；
图7为根据图2的实施例的光穿透率模拟图；
图8为根据本公开另一实施例的电子装置剖面图；
图9为图8的电子装置的制造方法流程图；
图10A至图10E为图8的电子装置的制作方法在不同阶段的剖面图；
图11A至图11C为根据本公开一些实施例的光穿透率模拟图；
图12A至图12C为根据本公开一些实施例的光穿透率模拟图；
图13为根据本公开另一实施例的电子装置的剖面图；以及
图14A至图14D为根据本公开一些实施例的光穿透率模拟图。
附图标记说明如下：
100、100a、100b、100c：电子装置
102：摄像元件
104：感测元件
110：第一基板
112：遮光层
114：滤光层
116：保护膜
120：第二基板
130、130a、130b、130c：缓冲层
130’：缓冲层
132a：第一子层
134a：第二子层
132b、132c：第一部分
134b、134c：第二部分
140：有源阵列
142：半导体层
1422：源极/漏极区域
144：栅极电极
146：接触金属层
150：像素阵列
152：第一电极
154：第二电极
156：金属线路层
160：保护层
161：栅极绝缘层
162：层间介电层
163：钝化层
164：绝缘层
166：接触开口
168：接触开口
170：配向膜
172：第一部分
174：第二部分
176：第三部分
180：液晶层
190、192：间隔物
2-2：线段
S11、S12、S13、S14：步骤
S21、S22、S23、S24：步骤
PR：周边区
DR：显示区
TR：透光区
T1、T2、T3、T4：厚度
OP1、OP1’、OP2、OP2’：开口
S6a、S6b、S6c、S6d、S7a、S7b、S7c、S11a、S11b、S11c、S11d、S11e、S11f、S11g、S11h、S11i、S12a、S12b、S12c、S12d、S12e、S12f、S14a、S14b、S14c、S14d、S14e、S14f、S14g、S14h、S14i、S14j、S14k、S14l、S14m、S14n、S14o、S14p、S14q：曲线
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式示出之。且为了清楚起见，附图中的层和区域的厚度可能被夸大，并且在附图的描述中相同的元件符号表示相同的元件。
图1为根据本公开一些实施例的电子装置100的俯视图。图2为沿着图1的线段2-2的剖面图。同时参照图1及图2。电子装置100具有第一基板110、第二基板120、缓冲层130、像素阵列150、有源阵列140、保护层160以及配向膜170。第一基板110具有周边区PR、显示区DR以及透光区TR。周边区PR围绕显示区DR，显示区DR围绕透光区TR。为了使附图简洁，于后续的剖面图中只示出显示区DR以及透光区TR，而省略周边区PR。第二基板120与第一基板110相对设置。第一基板110与第二基板120例如为透明玻璃盖板，且于透光区TR无穿孔。也就是说，第一基板110与第二基板120是一体成形地自周边区PR延伸至显示区DR及透光区TR。
缓冲层130设置于第二基板120上。保护层160，设置于缓冲层130上，且保护层160在第二基板上的投影与透光区TR错开。有源阵列140设置于缓冲层130上，像素阵列150设置于有源阵列140上，并与有源阵列140电性连接。保护层160为多层堆叠结构，且有源阵列140和像素阵列150设置于保护层160中，换句话说，于设置有源阵列140和像素阵列150时，同时设置保护层160。保护层160的详细结构将于后续段落说明。保护层160在第二基板120上的投影与透光区TR完全错开，且配向膜170共形地设置于保护层160与第二基板120上。换句话说，一部分的第二基板120自保护层160中露出，且配向膜170是连续地延伸覆盖保护层160与第二基板120。
电子装置100还具有液晶层180、摄像元件102以及/或感测元件104，本实施例以含摄像元件102以及感测元件104为例，然不以此为限，于其他实施例亦可以只含摄像元件102或感测元件104。液晶层180位在第一基板110与第二基板120之间。摄像元件102以及/或感测元件104朝向第二基板120，且摄像元件102以及感测元件104在第二基板120的投影与透光区TR重叠。换句话说，摄像元件102以及/或感测元件104在第二基板120的投影与保护层160在第二基板120上的投影错开。摄像元件102以及/或感测元件104是设置以接收通过第一基板110的透光区TR并穿过配向膜170及第一基板110与透光区TR重叠之部分的光线。摄像元件102例如可为前镜头，感测元件104例如可为环境光感测器。另，于图2中摄像元件102设置在感测元件104上，然不以此为限，于其他实施例中，亦可以水平设置或是感测元件104设置在摄像元件102上等。
图3为图1的电子装置100的制造方法流程图。图4A至图4E为图1的电子装置100的制造方法在不同阶段的剖面图。图4A至图4E具有与图2相同的剖面位置。为了清楚说明，图4A至图4E中将对应地示出图2中的显示区DR及透光区TR，而省略周边区PR。首先同时参照图3及图4A，在步骤S11中，提供第二基板120，并形成缓冲层130于第二基板120上。缓冲层130延伸覆盖于第二基板120上，且缓冲层130与显示区DR以及透光区TR重叠。在本实施例中，缓冲层130的材料可为任意适用于制造缓冲层的材料。缓冲层130的厚度T1为大于等于1500埃(Angstrom,)且小于等于3000埃。缓冲层130的厚度T1可通过调整工艺的参数而达成。举例来说，可通过调整沉积工艺时间而达成。
接着同时参照图3及图4B，在步骤S12中，形成有源阵列140和像素阵列150和保护层160于缓冲层130上。有源阵列140包括半导体层142与栅极电极144。在本实施例中，有源阵列140为低温多晶硅薄膜晶体管(Low Temperature Poly-Silicon Thin FilmTransistor，LTPS)，半导体层142为多晶硅(Poly-Silicon)，但本公开并不以此为限。半导体层142经图案化形成在缓冲层130上，接着栅极绝缘层161覆盖半导体层142。栅极电极144经图案化形成在栅极绝缘层161上。半导体层142经掺杂后形成源极/漏极区域1422，半导体层142位在栅极电极144下方的区域为通道区1424。层间介电层162形成在栅极绝缘层161上并覆盖栅极电极144。接着于栅极绝缘层161与层间介电层162形成接触开口166，并于沉积接触金属材料后图案化形成接触金属层146于接触开口166中以及层间介电层162上，以分别电性连接源极/漏极区域1422。
具体来说，在上述形成有源阵列140的多个图案化过程中，通过调整光掩模的设计使栅极绝缘层161以及层间介电层162与透光区TR重叠的部分也被蚀刻。此外，位在栅极绝缘层161与层间介电层162下方且与透光区TR重叠的缓冲层130在图案化的蚀刻过程中可能会被部分蚀刻。举例来说，于栅极绝缘层161与层间介电层162形成接触开口166时，可一并将与透光区TR重叠的缓冲层130的部分移除。或者，在图案化接触金属层146时，与透光区TR重叠的缓冲层130也可能会被部分地蚀刻。如图4B所示，缓冲层130’表示与透光区TR重叠的缓冲层130一部分被蚀刻后所剩余的部分。换句话说，前述形成有源阵列140的工艺中会同时形成开口OP1于缓冲层130、栅极绝缘层161与层间介电层162中。于后续步骤中将形成如图2中所示的透光区TR的膜层叠构于开口OP1中。
接着同时参照图3及图4C，形成像素阵列150于缓冲层130和有源阵列140上。在本实施例中，像素阵列150包括第一电极152、第二电极154以及金属线路层156。保护层160包括栅极绝缘层161、层间介电层162、钝化层163以及多层绝缘层164。钝化层163覆盖接触金属层146。多层绝缘层164与金属线路层156通过图案化工艺形成于钝化层163上，金属线路层156形成于绝缘层164之间。多个接触开口168形成于钝化层163以及多层绝缘层164中。第一电极152位在绝缘层164上，并通过导电通孔穿过钝化层163与绝缘层164电性连接至接触金属层146，再接着电性连接至源极/漏极区域1422。第二电极154位在绝缘层164中并通过导电通孔穿过绝缘层164电性连接至金属线路层156或接触金属层146。举例来说，在一些实施例中，第一电极152为像素电极，由透明导电层材料组成。第二电极154由透明导电层材料组成，且可能通过金属线路层156电性连接至另一电极与第一电极152构成储存电容，但本公开并不以此为限。
同样地，在上述形成像素阵列150的多个图案化过程中，通过调整光掩模的设计使钝化层163与绝缘层164在与透光区TR重叠的部分在图案化的蚀刻过程中可能会被部分蚀刻。举例来说，于钝化层163与绝缘层164形成接触开口168时，可一并将与透光区TR重叠的缓冲层130’部分移除或完全移除。或者，在图案化第一电极152以及第二电极154时，与透光区TR重叠的缓冲层130’也可能会被蚀刻。在形成像素阵列150后，第二基板120会在上述形成像素阵列150的多个图案化过程中自开口OP1’中露出。换句话说，前述形成像素阵列150的工艺中会同时形成开口OP1’于缓冲层130、栅极绝缘层161与层间介电层162中，且开口OP1’贯穿保护层160与缓冲层130，也就是使图4B中的开口OP1加深而贯穿缓冲层130。
由前述的步骤S12的叙述可知，通过调整缓冲层130的厚度T1(见图4A)为大于等于1500埃且小于等于3000埃，可在像素阵列150及有源阵列140形成后，使缓冲层130与透光区TR重叠的部分完全被移除。在一些实施例中，与透光区TR重叠的缓冲层130也可能在有源阵列140形成后就被完全移除。换句话说，只要在形成有源阵列140及像素阵列150后使第二基板120自开口OP1’中露出即可。除此之外，由于开口OP1、OP1’是在形成有源阵列140及像素阵列150的工艺中同步形成，因此可无需增加光掩模数量及工艺步骤。
接着同时参照图3及图4D，在步骤S13中，共形地形成配向膜170于像素阵列150及开口OP1’上。配向膜170是通过例如网板印刷方式形成。具体来说，配向膜170具有第一部分172、第二部分174以及第三部分176。配向膜170的第一部分172是延伸覆盖在第一电极152以及保护层160上，并与有源阵列140、像素阵列150、保护层160及缓冲层130重叠。此外，配向膜170的第一部分172与显示区DR重叠而不与透光区TR重叠。配向膜170的第二部分174位在第二基板120自开口OP1’暴露出的部分上，也就是配向膜170的第二部分174直接接触第二基板120。此外，配向膜170的第二部分174在第二基板120上的投影与透光区TR重叠。配向膜170的第三部分176连接第一部分172以及第二部分174，并且被保护层160包围。也就是说，配向膜170的第三部分176是形成在开口OP1’的侧壁上。换句话说，配向膜170是共形地接触保护层160、第二基板120、以及/或像素阵列150。因此配向膜170的第一部分172与第二基板120间的距离大于配向膜170的第二部分174与第二基板120间的距离。如同前述，此处的有源阵列140与像素阵列150仅为示例，因此配向膜170的第一部分172的表面可能实质上是平坦的，或者如图中所示出的是与像素阵列150以及保护层160之间的叠层结构共形。
接着参照图4E，在步骤S14中，提供第一基板110。第一基板110上含有遮光层112、滤光层114、保护膜116另一配向膜等(未示出)。电子装置100还具有间隔物190、192，设置在第一基板110与第二基板120之间，以调控第一基板110与第二基板120之间的间隔距离。同时参照图4E及图2，液晶层180填充于第一基板110与第二基板120之间。举例来说，填充液晶层180的过程可在接近真空状态下进行，而间隔物192可避免因压力差而使第一基板110与第二基板120之间缺乏支撑而弯折或塌陷。最后将第一基板110与第二基板120以封胶固定后即可得到如图2所示的电子装置100。应理解到，图中所示的第二基板120的结构配置仅为示例，其并非用以限制本发明。举例来说，在图4E的实施例中，第一基板110的保护膜116在第二基板120的投影与透光区TR重叠。在一些其他实施例中，保护膜116在第二基板120的投影可能不与透光区TR重叠。
根据图2、图3以及图4A至图4E对于电子装置100的结构与制造方法可知，由于电子装置100的第二基板120无须开孔，也就是无须通过玻璃钻孔工艺以形成透光区TR，因此透光区TR的工艺与面板工艺可整合，换句话说，与透光区TR重叠的膜层结构可与有源阵列140及像素阵列150同步形成，因此可减少制造成本并提升良率。
图5为根据本公开另一实施例的电子装置100a的剖面图。电子装置100a与图2的电子装置100大致相同，其差异之处在于电子装置100a的缓冲层130a包括第一子层132a与第二子层134a，第一子层132a设置于第二基板120上，第二子层134a设置于第一子层132a上。举例来说，第一子层132a的组成材料例如为氮化硅，厚度大于等于500埃且小于等于1350埃。第二子层134a的组成材料例如为氧化硅，厚度大于等于1000埃且小于等于1650埃。由氮化硅组成的第一子层132a的厚度若小于500埃，则可能无法有效地阻挡后续工艺中其他材料的渗透。此外，在进行准分子激光退火(Excimer-Laser Annealing，ELA)工艺以将半导体层142的非晶硅(amorphous Silicon)转化为多晶硅时，激光所产生的热量留在半导体层142的多寡会影响晶粒尺寸，若晶粒尺寸小则晶体管元件的电性较差。由于第二子层134a的氧化硅具有较小的热传导系数，因此越厚的第二子层134a具有较佳的保温效果，可使得晶粒尺寸较大，以提升晶体管元件的电性。举例来说，若第二子层134a厚度小于1000埃，则保温效果较差，相较于厚度大于1000埃的第二子层134a，晶粒尺寸会小5％～10％，使得晶体管元件电性较差。
应理解到，第一子层132a与第二子层134a各自的厚度只要是落在上述厚度范围内，且缓冲层130a的总厚度实质上为大于等于1500埃以及小于等于3000埃即可。在本实施例中，缓冲层130a的第一子层132a与第二子层134a的相对位置并无限制。此外，如前所述，缓冲层130a与第一基板110的透光区TR重叠的部分也可能是在形成有源阵列140以及像素阵列150后被完全移除，或是在形成有源阵列140以及像素阵列150的任一步骤中被完全移除。
图6为根据本公开一些实施例的光线穿过不同数量的保护层后的光穿透率模拟图。同时参照图4E，此处的保护层160可含有栅极绝缘层161、层间介电层162、钝化层163以及绝缘层164。图6中以可见光波长做为示例，例如波长为约380纳米至约780纳米所对应的穿透率。请同时参照图4E及图6，曲线S6a模拟光线穿过缓冲层130、栅极绝缘层161、层间介电层162、钝化层163、绝缘层164与配向膜170后的光穿透率分布。曲线S6b模拟光线穿过缓冲层130、栅极绝缘层161、层间介电层162、钝化层163与配向膜170后的光穿透率分布。曲线S6c模拟光线穿过缓冲层130、钝化层163与配向膜170后的光穿透率分布。曲线S6d模拟光线穿过缓冲层130与配向膜170后的光穿透率分布。由图中可看出，当光线通过的介质种类越少，不同介质对光线的穿透与吸收性质差异而导致穿透率的变化量也减少。此外，当光线通过的介质种类越少，光线在任意波长的穿透率也有提高的趋势。举例来说，曲线S6a及曲线S6b所对应的穿透率落在50％至100％之间，而曲线S6c所对应的穿透率落在70％至100％之间。曲线S6d所对应的穿透率落在80％至100％之间。
图7为根据图2的实施例的光穿透率模拟图。图7中以可见光波长做为示例，例如波长为约380纳米至约780纳米所对应的穿透率。同时参照图2及图7，由前述图4A至图4E的工艺可知，电子装置100的摄像元件102以及/或感测元件104所接收到的光是依序穿过第一基板110、配向膜170的第二部分174以及第一基板110。如图7所示，曲线S7a、S7b、S7c分别代表电子装置100的配向膜170的第二部分174(见图4D)的厚度为500埃、700埃以及900埃。由图7可看出，光线的穿透率在不同波长的数值大小接近，也就是光线的穿透率变化量小。由此可知，配向膜170的厚度并不会对光穿透率产生显著的影响。此外，光线的穿透率皆高于90％，例如落在93％至100％。因此，在形成有源阵列140以及像素阵列150的工艺中，只需将缓冲层130及保护层160与透光区TR重叠的部分移除，而无须变更配向膜170的形成方式，即可提高通过透光区TR的光线穿透率以及降低光线穿透率的变化量，提高电子装置100的摄像元件102的收光品质以及/或感测元件104的感测效率。
图8为根据本公开另一实施例的电子装置100b剖面图。电子装置100b具有与图2的电子装置100相同的剖面位置。电子装置100b与图2的电子装置100大致相同，其差异在于电子装置100b的缓冲层130b具有相连的第一部分132b及第二部分134b。第一部分132b在第二基板120上的投影与显示区DR重叠，第二部分134b在第二基板120上的投影与透光区TR重叠，且第二部分134b的厚度T3小于第一部分132b的厚度T2。第一部分132b及第二部分134b为一体成形。配向膜170的第二部分174接触缓冲层130b的第二部分134b，且缓冲层130b的第二部分134b位在第二基板120与配向膜170的第二部分174之间。也就是说，电子装置100b的配向膜170是共形地接触缓冲层130b、保护层160以及/或像素阵列150。
于一实施例中，电子装置100b的缓冲层130b的材料的折射率为大于1.48且小于1.6，且缓冲层130b的消光系数为大于0且小于10-3。举例来说，本实施例的缓冲层130b的材料为氧化硅，且缓冲层130b的厚度T2可大于3000埃，但本公开并不以此为限。具体来说，缓冲层130b的厚度T2并无限制，只要缓冲层130b的材料满足前述折射率与消光系数的条件即可。
图9为图8的电子装置100b的制造方法流程图。图10A至图10E为图8的电子装置100b的制作方法在不同阶段的剖面图。图10A至图10E具有与图2相同的剖面位置。电子装置100b与图4A至图4E中所叙述的电子装置100的制造流程大致相同，因此相似的步骤将于以下段落省略。首先同时参照图9及图10A，在步骤S21中，提供第二基板120，并形成缓冲层130b于第二基板120上。缓冲层130b延伸覆盖于显示区DR以及透光区TR。在本实施例中，缓冲层130b的厚度T2可大于3000埃，其可根据实际制造状况而定。缓冲层130b的材料的折射率需为大于1.48且小于1.6，且缓冲层130b的消光系数需为大于0且小于10-3。
接着同时参照图9及图10B，在步骤S22中，形成有源阵列140和保护层160和像素阵列150于缓冲层130b上，且同时形成开口于缓冲层，使一部分的缓冲层位在开口与第二基版120之间。有源阵列140的工艺与图4B的步骤的描述大致相同，也就是在形成有源阵列140的工艺中会同时形成开口OP2于缓冲层130b、栅极绝缘层161与层间介电层162中。于后续步骤中将形成如图8中所示的透光区TR的膜层叠构于开口OP2中。开口OP2实质上与形成于电子装置100的开口OP1相同。由于缓冲层130b厚度T2较厚，开口OP2实质上所占据缓冲层130b的体积较小，也就是图10B中与透光区TR重叠的缓冲层130b的剩余部分的厚度较厚。
接着同时参照图9及图10C，形成像素阵列150于缓冲层130b及保护层160上。形成像素阵列150的工艺与图4C的步骤的描述大致相同，也就是在形成像素阵列150的工艺中会同时形成开口OP2’于缓冲层130b、栅极绝缘层161与层间介电层162中。然而，在本实施例中，第二基板120并未自开口OP2’中露出。换句话说，缓冲层130b与透光区TR重叠的剩余部分即为第二部分134b，且第二基板120仍被缓冲层130b的第二部分134b覆盖。换句话说，由于缓冲层130b的厚度T2并无限制，因此开口OP2’贯穿保护层160及部分的缓冲层130b。
由前述的步骤S22的叙述可知，由于开口OP2、OP2’是在形成有源阵列140及像素阵列150的工艺中同步形成，因此可无需增加光掩模数量及工艺步骤。
接着同时参照图9及图10D，在步骤S23中，配向膜170共形地形成于像素阵列150及开口OP2’上。形成配向膜170的工艺与图4D的步骤的描述大致相同，其差异在于配向膜170的第二部分174是位在缓冲层130b的第二部分134b上，也就是配向膜170的第二部分174直接接触缓冲层130b的第二部分134b。换句话说，配向膜170是共形地接触保护层160、缓冲层130b的第二部分134b、以及/或像素阵列150。配向膜170的第一部分172与第二基板120间的距离仍大于配向膜170的第二部分174与第二基板120间的距离。在本实施例中，配向膜170的第二部分174与第二基板120间的距离即大致等于缓冲层130b的第二部分134b的厚度。
接着同时参照图9及图10E，在步骤S24中，形成第一基板110，并填充液晶层180于第一基板110与第二基板120之间。电子装置100b的第一基板110与图4E中的步骤的叙述大致相同，于此不再赘述。
根据图8、图9以及图10A至图10E对于电子装置100b的结构与制造方法可知，由于电子装置100b的第二基板120无须开孔，也就是无须通过玻璃钻孔工艺以形成透光区TR，因此透光区TR与面板工艺可整合。换句话说，与透光区TR重叠的膜层结构可与有源阵列140及像素阵列150同步形成，因此可减少制造成本并提升良率。
图11A至图11C为根据本公开一些实施例的光穿透率模拟图。图11A至图11C为模拟具有不同厚度的配向膜170以及缓冲层130b的电子装置100b的光穿透率。如图7中的数据所示，配向膜170的厚度并不会对光穿透率产生显著的影响。因此以下分别以光线穿过厚度为500埃、700埃以及900埃的配向膜170与不同厚度的缓冲层130b后的穿透率的模拟图说明电子装置100b的出光效果，其中缓冲层130b的材料的参数为折射率大致等于1.484，消光系数为接近0。如图11A所示，曲线S11a、曲线S11b以及曲线S11c代表光线穿过的配向膜170的厚度为500埃且缓冲层130b的厚度分别为1000埃、1200埃以及1400埃。如图11B所示，曲线S11d、曲线S11e以及曲线S11f分别代表光线穿过的配向膜170的厚度为700埃且缓冲层130b的厚度分别为800埃、1000埃以及1200埃。如图11C所示，曲线S11g、曲线S11h以及曲线S11i分别代表光线穿过的配向膜170的厚度为900埃且缓冲层130b的厚度分别为600埃、800埃以及1000埃。由图11A、图11B以及图11C可看出，光线的穿透率皆大于90％且光线的穿透率在不同波长的数值大小接近，也就是光线的穿透率变化量小。
图12A至图12C为根据本公开一些实施例的光穿透率模拟图。图12A至图12C为模拟具有不同厚度的配向膜170以及不同厚度的缓冲层130b的电子装置100b的光穿透率。以下分别以光线穿过厚度为400埃、700埃以及1000埃的配向膜170与不同厚度的缓冲层130b后的穿透率的模拟图说明电子装置100b的出光效果，其中缓冲层130b的材料的参数为折射率大致等于1.515，消光系数为大致等于8.6e-5。如图12A所示，曲线S12a以及曲线S12b分别代表光线穿过的配向膜170的厚度为400埃且缓冲层130b的厚度分别为10000埃以及20000埃。如图12B所示，曲线S12c以及曲线S12d分别代表光线穿过的配向膜170的厚度为700埃且缓冲层130b的厚度分别为10000埃以及20000埃。如图12C所示，曲线S12e以及曲线S12f分别代表光线穿过的配向膜170的厚度为1000埃且缓冲层130b的厚度分别为10000埃以及20000埃。由图12A、图12B以及图12C可看出，光线的穿透率介于接近90％至100％之间，且光线的穿透率在不同波长的数值大小接近，也就是光线的穿透率变化量小。
由前述对于电子装置100b的叙述可知，通过选择符合折射率与消光系数的条件的缓冲层130b材料，可在像素阵列150及有源阵列140形成后，无须完全移除缓冲层130b与透光区TR重叠的部分，而保留缓冲层130b的第二部分134b。换句话说，只要缓冲层130b的材料的折射率为大于1.48且小于1.6，且消光系数为大于0且小于10-3，即可无须限制缓冲层130b的厚度T2，同时提高通过透光区TR的光线穿透率以及降低光线穿透率的变化量，因此得以提升电子装置100的摄像元件102的收光品质以及/或感测元件104的感测效率。
图13为根据本公开另一实施例的电子装置100c的剖面图。电子装置100c与图8中的电子装置100b大致相同，其差异在于，电子装置100c的缓冲层130c的材料的折射率与消光系数并无限制，然而缓冲层130c的第二部分134c与配向膜170的第二部分174的总厚度T4需大于等于500埃且小于等于1000埃。换句话说，电子装置100c的缓冲层130c的材料的折射率无需为大于1.48且小于1.6，且缓冲层130c的消光系数无需为大于0且小于10-3。也就是说，缓冲层130c的折射率可大于1.6，且缓冲层130c的消光系数可大于10-3。缓冲层130c的材料可为任何适用于制作缓冲层130c的材料，而缓冲层130c的第二部分134c的厚度可通过调整沉积参数而达成。举例来说，在一些实施例中，通过网版印刷方式形成的配向膜170厚度约为500埃至900埃，因此缓冲层130c的第二部分134c的厚度可为100埃至500埃。在一些实施例中，配向膜170的厚度约为600埃至700埃，因此缓冲层130c的第二部分134c的厚度可为300埃至400埃。
图14A至图14D为根据本公开一些实施例的光穿透率模拟图。图14A至图14D为模拟具有不同厚度的配向膜170以及不同厚度的缓冲层130c的电子装置100c的光穿透率。以下分别以光线穿过厚度为700埃、600埃、500埃以及400埃的配向膜170与不同厚度的缓冲层130c后的穿透率的模拟图说明电子装置100c的出光效果，其中缓冲层130c的材料的参数为折射率大致等于1.868，消光系数为接近3.5e-3。
如图14A所示，曲线S14a、曲线S14b、曲线S14c、曲线S14d、曲线S14e以及曲线S14f分别代表光线穿过的配向膜170的厚度为700埃且缓冲层130c的厚度分别为0埃、100埃、200埃、300埃、400埃以及500埃。从图14A中可看出，当缓冲层130c的厚度逐渐增加，穿透率在各波长的变化量有增加的趋势。具体来说，曲线S14f与曲线S14e所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4分别为约1100埃以及约1200埃。曲线S14f与曲线S14e所表示的穿透率在波长约380纳米至约580纳米的范围内具有数值大约为5％至10％的振幅。曲线S14a、曲线S14b、曲线S14c、曲线S14d所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4分别为约700埃、800埃、900埃以及1000埃。曲线S14a、曲线S14b、曲线S14c、曲线S14d所表示的穿透率则是呈现渐增或渐减的变化。换句话说，当配向膜170与缓冲层130c的第二部分134c的总厚度T4小于等于1000埃时，光线的穿透率落在接近90％至100％的范围之间，且光线的穿透率变化量小。
如第14B图所示，曲线S14g、曲线S14h、曲线S14i、曲线S14j以及曲线S14k分别代表光线穿过的配向膜170的厚度为600埃且缓冲层130c的厚度分别为100埃、200埃、300埃、400埃以及500埃。类似于图14A中所描述的，曲线S14k所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4为约1100埃，因此也具有较大的穿透率变化量。曲线S14g、曲线S14h、曲线S14i以及曲线S14j所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4分别为约700埃、800埃、900埃以及1000埃，因此光线的穿透率落在接近90％至100％的范围之间，且具有较小的穿透率变化量。
如第14C图所示曲线S14l、曲线S14m、曲线S14n、曲线S14o、曲线S14p以及曲线S14q分别代表光线穿过的配向膜170的厚度为500埃且缓冲层130c的厚度分别为100埃、200埃、300埃、400埃、500埃以及600埃。类似于图14A中所描述的，曲线S14q所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4为约1100埃，因此也具有较大的穿透率变化量。曲线S14l、曲线S14m、曲线S14n、曲线S14o以及曲线S14p所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4分别为约600埃、700埃、800埃、900埃以及1000埃，因此光线的穿透率落在接近90％至100％的范围之间，且具有较小的穿透率变化量。
如图14D所示曲线S14r、曲线S14s、曲线S14t、曲线S14u、曲线S14v、曲线S14w以及曲线S14x分别代表光线穿过的配向膜170的厚度为400埃且缓冲层130c的厚度分别为100埃、200埃、300埃、400埃、500埃、600埃以及700埃。类似于图14A中所描述的，曲线S14x所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4为约1100埃，因此也具有较大的穿透率变化量。曲线S14r、曲线S14s、曲线S14t、曲线S14u、曲线S14v以及曲线S14w所对应的实施例为配向膜170与缓冲层130c的第二部分134c的总厚度T4分别为约500埃、600埃、700埃、800埃、900埃以及1000埃，因此光线的穿透率落在接近90％至100％的范围之间，且具有较小的穿透率变化量。
综上所述，通过透光区TR的膜层叠构设计，使保护层160在第二基板120上的投影与透光区TR错开，并使缓冲层在第二基板120上的投影与透光区TR重叠的部分完全被移除(例如图2中的缓冲层130)或部分地被移除(例如图8中缓冲层130a、图9中的缓冲层130b以及图13中的缓冲层130c)，可提高透光区TR的光线穿透率以及降低光线穿透率的变化量，并增进电子装置的镜头出光品质和效率。此外，由于无须通过玻璃钻孔工艺以形成透光区TR，因此透光区TR与面板工艺可整合，以减少制造成本并提升良率。

Claims (19)

1.一种电子装置，包括：
一第一基板，具有一透光区、一显示区以及一周边区，其中该周边区围绕该显示区，该显示区围绕该透光区；
一第二基板，与该第一基板相对设置；
一缓冲层，设置于该第二基板上；其中该缓冲层还包括：
一第一子层，具有大于等于500埃且小于等于1350埃的一厚度，且该第一子层的材料为氮化硅；以及
一第二子层，具有大于等于1000埃且小于等于1650埃的一厚度，且该第二子层的材料为氧化硅；
一保护层，设置于该缓冲层上，且该保护层在该第二基板上的投影与该透光区错开；
一有源阵列，设置于该缓冲层上；
一像素阵列，设置于该有源阵列上，并与该有源阵列电性连接；
以及
一配向膜，共形地设置于该保护层、该缓冲层及该第二基板上；一部分的该第二基板自该保护层中露出，且该配向膜是连续地延伸覆盖该保护层与该第二基板。
2.如权利要求1所述的电子装置，其中该配向膜包括一第一部分以及一第二部分，其中该第一部分在该第二基板上的投影与该显示区重叠，该第二部分在该第二基板上的投影与该透光区重叠，该第一部分与该第二基板间的一距离大于该第二部分与该第二基板间的一距离。
3.如权利要求1所述的电子装置，其中该缓冲层在该第二基板上的投影与该透光区错开。
4.如权利要求3所述的电子装置，其中该缓冲层的一厚度大于等于1500埃且小于等于3000埃。
5.一种电子装置，包括：
一第一基板，具有一透光区、一显示区以及一周边区，其中该周边区围绕该显示区，该显示区围绕该透光区；
一第二基板，与该第一基板相对设置；
一缓冲层，设置于该第二基板上；
一保护层，设置于该缓冲层上，且该保护层在该第二基板上的投影与该透光区错开；
一有源阵列，设置于该缓冲层上；
一像素阵列，设置于该有源阵列上，并与该有源阵列电性连接；
以及
一配向膜，共形地设置于该保护层、该缓冲层及该第二基板上；
其中该缓冲层具有一第一部分及一第二部分，其中该第一部分在该第二基板上的投影与该显示区重叠，该第二部分在该第二基板上的投影与该透光区重叠，且该第二部分的一厚度小于该第一部分的一厚度；
该有源阵列和该像素阵列设置于该保护层中。
6.如权利要求5所述的电子装置，其中该缓冲层的一折射率为大于1.48且小于1.6，且该缓冲层的一消光系数为大于0且小于10-3。
7.如权利要求5所述的电子装置，其中该缓冲层的一折射率为大于1.6，且该缓冲层的一消光系数为大于10-3。
8.如权利要求7所述的电子装置，其中该缓冲层的该第二部分与该配向膜的一总厚度大于等于500埃且小于等于1000埃。
9.如权利要求1或者权利要求5所述的电子装置，还包括一摄像元件，朝向该第二基板，且该摄像元件在该第二基板的投影与该透光区重叠。
10.如权利要求1或者权利要求5所述的电子装置，还包括一感测元件，朝向该第二基板，且该感测元件在该第二基板的投影与该透光区重叠。
11.一种如权利要求1或者权利要求5所述的电子装置的制造方法，包括：
形成一缓冲层于一第二基板上；
形成一有源阵列及一像素阵列及一保护层于该缓冲层上；
形成一开口于该缓冲层；
形成一配向膜于该像素阵列及该开口上；以及
填充一液晶层于一第一基板与该第二基板之间。
12.如权利要求11所述的制造方法，该开口形成于该保护层及该缓冲层中。
13.如权利要求11所述的制造方法，其中形成该有源阵列及该像素阵列与形成该开口为同时执行。
14.如权利要求11所述的制造方法，其中该配向膜为共形地形成于该保护层及该缓冲层上。
15.如权利要求11所述的制造方法，其中形成该缓冲层于该第二基板上还包括该缓冲层的厚度为大于等于1500埃且小于等于3000埃，且形成该开口于该缓冲层使得该第二基板自该开口暴露。
16.如权利要求15所述的制造方法，其中形成该配向膜于该像素阵列及该开口上使得该配向膜接触该第二基板。
17.如权利要求11所述的制造方法，其中该缓冲层的一折射率为大于1.48且小于1.6，且该缓冲层的一消光系数为大于0且小于10-3。
18.如权利要求11所述的制造方法，其中形成该开口于该缓冲层使得一部分的该缓冲层位在该开口与该第二基板之间，且形成该配向膜于该缓冲层上使得该配向膜接触该缓冲层的该部分。
19.如权利要求18所述的制造方法，其中形成该开口于该缓冲层以及形成该配向膜于该缓冲层上使得该配向膜位在该开口的一部分与该部分的该缓冲层的一总厚度大于等于500埃且小于等于1000埃，且该缓冲层的一折射率为大于1.6，且该缓冲层的一消光系数为大于10-3。
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