KR20150134786A - 박막 트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents
박막 트랜지스터 어레이 기판 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20150134786A KR20150134786A KR1020140062036A KR20140062036A KR20150134786A KR 20150134786 A KR20150134786 A KR 20150134786A KR 1020140062036 A KR1020140062036 A KR 1020140062036A KR 20140062036 A KR20140062036 A KR 20140062036A KR 20150134786 A KR20150134786 A KR 20150134786A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- region
- interlayer insulating
- gate
- gate insulating
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 65
- 239000010409 thin film Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims description 12
- 239000010408 film Substances 0.000 claims abstract description 148
- 239000010410 layer Substances 0.000 claims abstract description 140
- 239000011229 interlayer Substances 0.000 claims abstract description 82
- 239000004065 semiconductor Substances 0.000 claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 9
- 230000035515 penetration Effects 0.000 abstract 5
- 238000002161 passivation Methods 0.000 description 12
- 230000001681 protective effect Effects 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 6
- 238000002834 transmittance Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 투과 영역의 층간 절연막 및 게이트 절연막을 제거하여 광 효율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 어레이 기판은 투과 영역과 비 투과 영역을 갖는 기판; 상기 기판의 비 투과 영역에 형성되며, 채널 영역과 상기 채널 영역의 일측에 구비된 소스 영역 및 상기 채널 영역의 타측에 구비된 드레인 영역을 포함하는 반도체층; 상기 반도체층 상에만 형성되며, 상기 소스 영역 및 드레인 영역의 가장자리 및 상기 투과 영역을 노출시키는 게이트 절연막; 상기 채널 영역과 중첩되도록 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극을 덮으며, 상기 게이트 절연막과 동일 패턴으로 형성되는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 각각 상기 게이트 절연막과 상기 층간 절연막에 의해 노출된 상기 소스 영역 및 드레인 영역의 측면과 직접 접속되는 소스 전극 및 드레인 전극을 포함한다.
Description
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 광 효율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 증가하고 있다. 이에 부응하여 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 표시 장치가 연구되어 왔으며, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
상기와 같은 표시 장치는 화소 영역마다 형성된 스위칭 소자인 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 포함한다. 박막 트랜지스터는 게이트 배선과 데이터 배선이 교차하여 정의된 화소 영역마다 형성되며, 반도체층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 형성한다.
특히, 박막 트랜지스터가 폴리 실리콘(Polycrystalline Silicon)으로 형성되어 소스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체층으로 이루어진 경우, 소스 전극 및 드레인 전극은 게이트 절연막과 층간 절연막을 선택적으로 제거하여 형성된 소스 콘택홀과 드레인 콘택홀을 통해 각각 소스 영역 및 드레인 영역과 접속된다. 그런데, 소스 콘택홀 및 드레인 콘택홀을 형성하기 위해 층간 절연막 및 게이트 절연막을 미세하게 식각하기 어려우며, 콘택홀 내부까지 소스, 드레인 전극을 형성하기 위한 데이터 금속층이 균일하게 형성되기 어렵다. 따라서, 소스 전극과 소스 영역, 드레인 전극과 드레인 영역 각각 접촉 특성이 저하되는 문제가 발생한다.
또한, 게이트 절연막과 층간 절연막은 일반적으로 투과 영역까지 형성되므로, 게이트 절연막과 층간 절연막에 의해 투과 영역에서 광 투과율이 저하되는 문제가 발생할 수 있다. 더욱이, 층간 절연막이 굴절률이 상이한 다층으로 형성되는 경우, 굴절률 차이에 의해 계면에서 광이 반사되거나 광이 흡수되어 투과율이 더 저하되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 투과 영역의 층간 절연막 및 게이트 절연막을 제거하여 투과율을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 투과 영역과 비 투과 영역을 갖는 기판; 상기 기판의 비 투과 영역에 형성되며, 채널 영역과 상기 채널 영역의 일측에 구비된 소스 영역 및 상기 채널 영역의 타측에 구비된 드레인 영역을 포함하는 반도체층; 상기 반도체층 상에만 형성되며, 상기 소스 영역 및 드레인 영역의 가장자리 및 상기 투과 영역을 노출시키는 게이트 절연막; 상기 채널 영역과 중첩되도록 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극을 덮으며, 상기 게이트 절연막과 동일 패턴으로 형성되는 층간 절연막; 및 상기 층간 절연막 상에 형성되며, 각각 상기 게이트 절연막과 상기 층간 절연막에 의해 노출된 상기 소스 영역 및 드레인 영역의 측면과 직접 접속되는 소스 전극 및 드레인 전극을 포함한다.
상기 층간 절연막 및 게이트 절연막은 게이트 배선보다 넓은 폭으로 상기 게이트 배선을 따라 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
상기 소스 전극은 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 소스 영역의 상부면과 측면에 직접 접속되며, 상기 드레인 전극은 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 드레인 영역의 상부면과 측면에 직접 접속된다.
상기 반도체층과 상기 기판 사이에 형성된 버퍼층을 더 포함하며, 상기 버퍼층은 상기 반도체층과 동일 패턴으로 형성된다.
상기 반도체층과 상기 기판 사이에 형성된 버퍼층을 더 포함하며, 상기 버퍼층은 상기 기판 전면에 형성되며, 상기 반도체층과 중첩되는 상기 버퍼층의 두께보다 나머지 영역의 상기 버퍼층의 두께가 더 얇다.
또한, 동일 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 투과 영역과 비 투과 영역을 갖는 기판의 비 투과 영역에 반도체층을 형성하는 단계; 상기 반도체층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 반도체층과 중첩되는 게이트 전극을 형성하는 단계; 상기 반도체층에 상기 게이트 전극과 중첩되는 채널 영역과 상기 채널 영역의 양 측에 소스 영역과 드레인 영역을 정의하는 단계; 상기 게이트 전극을 포함하는 상기 기판 전면에 층간 절연막을 형성하는 단계; 상기 게이트 절연막 및 층간 절연막이 상기 반도체층 상에만 남도록 상기 게이트 절연막 및 층간 절연막을 선택적으로 제거하여 상기 소스 영역 및 드레인 영역의 가장자리 및 상기 투과 영역을 노출시키는 단계; 및 상기 층간 절연막 상에 각각 상기 게이트 절연막과 상기 층간 절연막에 의해 노출된 상기 소스 영역 및 드레인 영역과 직접 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
상기 층간 절연막 및 게이트 절연막을 선택적으로 제거하는 단계는 게이트 배선을 따라 상기 게이트 배선보다 넓은 폭을 갖도록 상기 층간 절연막 및 게이트 절연막을 제거한다.
상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 소스 영역의 상부면과 측면에 직접 접속하는 상기 소스 전극을 형성하고, 동시에 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 드레인 영역의 상부면과 측면에 직접 접속하는 드레인 전극을 형성한다.
상기 반도체층을 형성하는 단계 이전에 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하며, 상기 게이트 절연막과 상기 층간 절연막을 선택적으로 제거할 때 상기 버퍼층을 함께 제거하여 상기 버퍼층을 상기 반도체층과 동일 패턴으로 형성한다.
상기 반도체층을 형성하는 단계 이전에 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하며, 상기 게이트 절연막과 상기 층간 절연막을 선택적으로 제거할 때 상기 버퍼층을 함께 제거하여 상기 반도체층과 중첩되는 상기 버퍼층의 두께보다 나머지 영역의 상기 버퍼층의 두께가 더 얇다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 다음과 같은 효과를 갖는다.
첫째, 투과 영역의 게이트 절연막 및 층간 절연막이 제거되어 광 투과율이 향상된다.
둘째, 소스 전극과 드레인 전극이 콘택홀 없이 소스 영역과 드레인 영역에 직접 접속되어 접촉 특성이 향상된다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 3은 버퍼층이 제거되지 않은 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판의 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ'의 단면도이다.
도 6a 내지 도 6h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 3은 버퍼층이 제거되지 않은 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판의 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ'의 단면도이다.
도 6a 내지 도 6h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
이하, 첨부된 도면을 참조하여, 본 발명의 박막 트랜지스터 어레이 기판을 상세히 설명하면 다음과 같다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이며, 도 3은 버퍼층이 제거되지 않은 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 1 내지 도 3과 같이, 본 발명의 박막 트랜지스터 어레이 기판은 기판(100)의 비 투과 영역에 형성된 박막 트랜지스터, 기판(100)의 투과 영역에 형성되어 박막 트랜지스터와 접속된 화소 전극(155) 및 화소 전극(155)과 중첩되어 프린지 전계를 발생시키는 공통 전극(145)을 포함한다.
박막 트랜지스터는 반도체층(110), 게이트 절연막(115), 게이트 전극(120), 제 1, 제 2 층간 절연막(125, 130), 소스 전극(135a) 및 드레인 전극(135b)을 포함한다. 반도체층(110)은 버퍼층(105)을 사이에 두고 기판(100) 상에 형성된다. 버퍼층(105)은 도 2에 도시된 바와 같이, 반도체층(110)과 중첩되는 영역에만 형성되어 반도체층(110)과 동일 패턴으로 형성되거나, 도 3에 도시된 바와 같이 기판(100) 전면에 형성되어 투과 영역에도 구비된다. 버퍼층(105)이 기판(100) 전면에 형성되는 경우 버퍼층(105)은 전 영역에서 두께가 균일하거나, 반도체층(110)과 중첩되는 영역과 나머지 영역의 두께가 상이할 수 있다. 반도체층(110)과 중첩되는 영역과 나머지 영역의 두께가 상이한 경우, 투과 영역의 투과율을 향상시키기 위해 반도체층(110)과 중첩되는 영역의 두께보다 나머지 영역의 두께가 얇은 것이 바람직하다.
반도체층(110)은 채널 영역(110a)과 채널 영역(110a)의 일측에 구비된 소스 영역(110b) 및 채널 영역(110a)의 타측에 구비된 드레인 영역(110c)을 포함한다. 게이트 절연막(115)은 반도체층(110)을 덮도록 형성되며, 게이트 절연막(115)은 소스 영역(110b)과 드레인 영역(110c)을 부분적으로 노출시키도록 형성된다.
구체적으로 게이트 절연막(115)은 채널 영역(110a)을 완전히 덮고, 채널 영역(110a)과 인접한 소스 영역(110b) 및 드레인 영역(110c)의 일부 영역과 중첩되도록 형성된다. 따라서, 게이트 절연막(115)에 의해 소스 영역(110b) 및 드레인 영역(110c)의 가장자리가 노출된다. 즉, 게이트 절연막(115)은 비 투과 영역에만 형성되고, 투과 영역에는 형성되지 않는다.
게이트 전극(120)은 게이트 절연막(115) 상에 형성되며, 게이트 배선(GL) 중 반도체층(110)과 중첩되는 영역으로 정의된다. 구체적으로, 게이트 전극(120)은 채널 영역(110a)과 중첩되며, 층간 절연막이 게이트 전극(120)을 덮도록 형성된다. 층간 절연막은 제 1, 제 2 층간 절연막(125, 130)이 차례로 적층된 구조로 형성된다. 제 1, 제 2 층간 절연막(125, 130)은 게이트 절연막(115)과 동일 패턴으로 형성된다.
즉, 제 1, 제 2 층간 절연막(125, 130) 역시 투과 영역에는 형성되지 않으며, 제 1, 제 2 층간 절연막(125, 130) 및 게이트 절연막(115)은 게이트 배선(GL)보다 넓은 폭으로 게이트 배선(GL)을 따라 형성된다.
제 1, 제 2 층간 절연막(125, 130)은 서로 다른 물질로 형성된다. 제 1 층간 절연막(125)은 게이트 절연막(115)과의 계면 접촉 특성을 향상시키기 위해 게이트 절연막(115)과 같은 SiOx로 형성된다. 제 2 층간 절연막(130)은 제 1 층간 절연막(125)과 다른 SiNx, SiONx 등과 같은 무기 절연 물질로 형성된다.
SiNx, SiONx는 SiOx보다 수소 함량이 높아, 채널 영역(110a)으로 수소가 유입되어 반도체층(110)의 특성이 저하될 수 있으므로, SiNx, SiONx보다 SiOx이 제 1 층간 절연막(125)으로 적합하다. 제 2 층간 절연막(130)은 제 1 층간 절연막(125)과 함께 소스, 드레인 전극(135a, 135b)과 게이트 전극(120) 사이에 형성되어 소스, 드레인 전극(135a, 135b)과 게이트 전극(120) 사이에서 발생하는 기생 캐패시턴스를 감소시킬 수 있다.
소스 전극(135a)과 드레인 전극(135b)은 제 2 층간 절연막(130) 상에 형성된다. 소스 전극(135a)은 게이트 배선(GL)과 교차하는 데이터 배선(DL)과 접속된 구조이다. 소스 전극(135a)은 게이트 절연막(115)과 제 1, 제 2 층간 절연막(125, 130)에 의해 노출된 소스 영역(110b)의 측면 및 상부면과 접속되어, 게이트 절연막(115)과 제 1, 제 2 층간 절연막(125, 130)의 측면을 따라 제 2 층간 절연막(130) 상부면까지 형성된다. 드레인 전극(135b)은 게이트 절연막(115)과 제 1, 제 2 층간 절연막(125, 130)의 측면을 따라 형성되어 드레인 영역(110c)의 상부면과 접속되며, 드레인 영역(110c)의 측면까지 연장된다.
본 발명의 박막 트랜지스터 어레이 기판은 소스 전극(135a)과 드레인 전극(135b)이 소스 콘택홀과 드레인 콘택홀 없이 직접 소스 영역(110b) 및 드레인 영역(110c)과 접속된다. 따라서, 별도의 콘택홀을 형성하지 않아도 되므로 소스, 드레인 콘택홀의 공정 마진 등에 의해 투과 영역이 손실되는 것을 방지할 수 있다. 또한, 소스, 드레인 영역(110b, 110c)의 상부면의 일부와 측면 전체가 노출되므로, 소스, 드레인 전극(135a, 135b)을 균일하게 형성할 수 있으며, 소스, 드레인 전극(135a, 135b)과 소스, 드레인 영역(110b, 110c)의 접촉 특성이 향상된다.
제 1 보호막(140)은 소스 전극(135a) 및 드레인 전극(135b)을 덮도록 형성되어 기판(100)을 평탄화한다. 제 1 보호막(140)은 기판(100)의 비 투과 영역과 투과 영역에 모두 형성된다. 제 1 보호막(140)은 화소 전극(155)과 드레인 전극(135b)을 접속시키기 위해 드레인 전극(135b)을 부분적으로 노출시키는 제 1 화소 콘택홀(140H)을 갖는다.
제 1 보호막(140)은 감광성 화합물(Photo Active Compound; PAC)과 같은 유기 절연 물질로 형성되는 것이 바람직하다. 버퍼층(105)이 투과 영역을 포함한 기판(100) 전면에 형성되는 경우, 투과 영역에서는 버퍼층(105) 상에 제 1 보호막(140)이 바로 형성된다. 특히, 감광성 화합물은 SiOx로 형성된 버퍼층(105)과 굴절률이 유사하므로, 버퍼층(105)과 제 1 보호막(140) 계면에서 광이 반사되거나 광이 흡수되는 것을 방지할 수 있다. 따라서, 제 1 보호막(140) 하부에 버퍼층(105)을 구비하여도 투과율이 저하되는 것을 방지할 수 있다.
공통 전극(145)은 제 1 보호막(140) 상에 형성된다. 공통 전극(145)은 통 전극 형태로 오픈 영역(145H)을 갖도록 기판(100) 전면에 형성된다. 오픈 영역(145H)은 제 1 화소 콘택홀(140H)과 중첩된다. 제 2 보호막(150)은 공통 전극(145)을 덮도록 형성되며, 제 1 보호막(140)에 의해 노출된 드레인 전극(135b)을 노출시키는 제 2 화소 콘택홀(150H)을 포함한다. 제 2 보호막(150)은 무기 절연 물질로 형성되는 것이 바람직하며, 제 2 화소 콘택홀(150H)은 공통 전극(145)의 오픈 영역(145H)과 중첩된다.
화소 전극(155)은 제 2 보호막(150) 상에 형성되며, 복수 개의 슬릿 형태로 형성되어 투과 영역에서 공통 전극(145)과 중첩되어 프린지 전계를 발생시킨다. 화소 전극(155)은 제 1, 제 2 화소 콘택홀(140H, 150H)을 통해 드레인 전극(135b)과 접속된다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판은 투과 영역의 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)이 제거되어 광 투과율이 향상된다. 그리고, 소스, 드레인 전극(135a, 135b)이 콘택홀 없이 소스, 드레인 영역(110b, 110c)에 접속되므로 접촉 특성이 향상된다.
도 4는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판의 평면도이며, 도 5은 도 4의 Ⅱ-Ⅱ'의 단면도이다.
도 4 및 도 5와 같이, 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)과 소스 영역(110b)이 중첩되는 영역을 조절하여 소스 전극(135a)과 소스 영역(110b)의 접촉 특성을 향상시킬 수 있다. 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)과 소스 영역(110b)의 중첩 면적이 좁을수록 소스 영역(110b)의 상부면이 더 노출된다.
즉, 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)의 가장자리의 모양을 조절하여 소스 영역(110b) 상부면의 노출 정도를 조절하여 소스 전극(135a)과 소스 영역(110b) 상부면의 접촉 면적을 조절할 수 있다. 도면에서는 소스 영역(110b)과 중첩되는 영역의 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)의 가장자리만을 도시하였으나, 드레인 영역(110c)과 중첩되는 영역의 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130) 역시 조절 가능하다.
이하, 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 6a 내지 도 6h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 6a와 같이, 비 투과 영역과 투과 영역을 포함하는 기판(100) 전면에 버퍼층(105)을 형성한다. 그리고, 폴리 실리콘(Polycrystalline Silicon)을 버퍼층(105) 전면에 형성하고, 이를 선택적으로 제거하여 반도체층(110)을 형성한다. 반도체층(110)은 기판(100)의 비 투과 영역에만 형성한다.
그리고, 도 6b와 같이, 반도체층(110)을 덮도록 기판(100) 전면에 게이트 절연막(115)을 형성한다. 게이트 절연막(115) 상에 게이트 금속층을 형성하고 이를 선택적으로 제거하여 복수 개의 게이트 배선을 형성하며, 게이트 배선과 반도체층(110)이 중첩되는 영역이 게이트 전극(120)으로 정의된다. 게이트 전극(120)을 마스크로 이용하여 반도체층(110)에 불순물을 도핑한다. 게이트 전극(140)과 중첩되는 반도체층(110)에는 불순물이 도핑되지 않아 채널 영역(110a)으로 정의되며, 채널 영역(110a)의 양 측은 불순물이 도핑되어 소스 영역(110b)과 드레인 영역(110c)으로 정의된다.
이어, 도 6c와 같이, 게이트 전극(120)을 덮도록 기판(100) 전면에 차례로 제 1, 제 2 무기 절연 물질을 형성하여 제 1, 제 2 층간 절연막(125, 130)을 형성한다. 그리고, 게이트 절연막(115)과 제 1, 제 2 층간 절연막(125, 130)을 선택적으로 제거하여 소스, 드레인 영역(110b, 110c)을 노출시킨다.
구체적으로, 제 2 무기 절연 물질 상에 반도체층(110)의 채널 영역(110a) 및 채널 영역(110a)과 인접한 소스 영역(110b) 및 드레인 영역(110c)과 부분적으로 중첩되는 포토 레지스트 패턴을 형성한다. 그리고, 포토 레지스트 패턴을 마스크로 이용하여 제 1, 제 2 층간 절연막(125, 130) 및 게이트 절연막(115)을 동시에 제거한다. 이 때, 제 1, 제 2 층간 절연막(125, 130) 및 게이트 절연막(115)은 게이트 배선(GL)을 따라 게이트 배선(GL)보다 넓은 폭을 갖도록 제거된다.
이 때, 도시한 바와 같이 제 1, 제 2 층간 절연막(125, 130) 및 게이트 절연막(115)과 같이 버퍼층(105) 역시 투과 영역에서 완전히 제거하거나, 투과 영역에 버퍼층(105)을 남겨둘 수 있다. 버퍼층(105)을 투과 영역에서 완전히 제거하는 경우 버퍼층(105)과 반도체층(110)은 동일 패턴을 가진다. 그리고, 버퍼층(105)을 투과 영역에 남겨두는 경우 버퍼층(105)을 식각하지 않는 식각액을 사용하거나, 식각 시간을 조절하여 투과 영역의 버퍼층(105)을 일부 제거할 수도 있다. 버퍼층(105)을 일부 제거하는 경우 버퍼층(105)의 두께는 반도체층(110)과 중첩되는 영역과 나머지 영역의 두께가 상이하다.
이어, 도 6d와 같이, 제 1, 제 2 층간 절연막(125, 130) 상에 데이터 금속층을 형성하고 이를 선택적으로 제거하여 데이터 배선(DL), 소스 전극(135a) 및 드레인 전극(135b)을 형성한다. 소스 전극(135a)은 데이터 배선(DL)과 접속되어 제 1, 제 2 층간 절연막(125, 130)에 의해 노출된 소스 영역(110b)과 접속된다. 드레인 전극(135b)은 게이트 절연막(115)과 제 1, 제 2 층간 절연막(125, 130)에 의해 노출된 드레인 영역(110c)과 접속된다.
그리고, 도 6e와 같이, 기판(100) 상에 제 1 보호막(140)을 형성하고 제 1 보호막(140)을 선택적으로 제거하여 드레인 전극(135b)을 부분적으로 노출시키는 제 1 화소 콘택홀(140H)을 형성한다. 제 1 보호막(140)은 박막 트랜지스터가 형성된 기판(100)을 평탄화하며, 제 1 화소 콘택홀(140H)은 후술할 화소 전극과 드레인 전극(135b)을 접속시키기 위한 것이다.
그리고, 도 6f와 같이, 제 1 보호막(140) 상에 공통 전극(145)을 형성하고, 공통 전극(145)을 선택적으로 제거하여 제 1 화소 콘택홀(140H)과 중첩되어 드레인 전극(135b)을 노출시키는 오픈 영역(145H)을 형성한다. 이어, 도 6g와 같이, 공통 전극(145)을 덮도록 제 2 보호막(150)을 형성하고, 제 2 보호막(150)을 선택적으로 제거하여 제 1 화소 콘택홀(140H)과 오픈 영역(145H)와 중첩되어 드레인 전극(135b)을 노출시키는 제 2 화소 콘택홀(150H)을 형성한다. 제 2 보호막(150)은 무기 절연 물질로 형성하는 것이 바람직하다.
그리고, 도 6h와 같이, 제 2 보호막(150) 상에 화소 전극(155)을 형성하고, 화소 전극(155)을 복수 개의 슬릿 형태로 패터닝한다. 화소 전극(155)은 제 1, 제 2 화소 콘택홀(150H)을 통해 드레인 전극(135b)과 접속된다. 화소 전극(155)은 투과 영역에서 공통 전극(145)과 중첩되어 프린지 전계를 발생시킨다.
즉, 상기와 같은 본 발명의 박막 트랜지스터 어레이 기판은 투과 영역의 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)을 제거하여 박막 트랜지스터 어레이 기판을 액정 표시 장치에 적용하는 경우, 박막 트랜지스터 어레이 기판 배면에 구비된 백 라이트에서 방출되는 광이 기판, 제 1 보호막(140), 공통 전극(145), 제 2 보호막(150) 및 화소 전극(155)을 통해 외부로 방출된다. 따라서, 본 발명은 게이트 절연막(115) 및 제 1, 제 2 층간 절연막(125, 130)에 의한 광 손실이 감소되어 광 효율이 향상된다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판
105: 버퍼층
110: 반도체층 110a: 채널 영역
110b: 소스 영역 110c: 드레인 영역
115: 게이트 절연막 120: 게이트 전극
125: 제 1 층간 절연막 130: 제 2 층간 절연막
135a: 소스 전극 135b: 드레인 전극
140: 제 1 보호막 140H: 제 1 화소 콘택홀
145: 공통 전극 145H: 오픈 영역
150: 제 2 보호막 150H: 제 2 화소 콘택홀
155: 화소 전극
110: 반도체층 110a: 채널 영역
110b: 소스 영역 110c: 드레인 영역
115: 게이트 절연막 120: 게이트 전극
125: 제 1 층간 절연막 130: 제 2 층간 절연막
135a: 소스 전극 135b: 드레인 전극
140: 제 1 보호막 140H: 제 1 화소 콘택홀
145: 공통 전극 145H: 오픈 영역
150: 제 2 보호막 150H: 제 2 화소 콘택홀
155: 화소 전극
Claims (10)
- 투과 영역과 비 투과 영역을 갖는 기판;
상기 기판의 비 투과 영역에 형성되며, 채널 영역과 상기 채널 영역의 일측에 구비된 소스 영역 및 상기 채널 영역의 타측에 구비된 드레인 영역을 포함하는 반도체층;
상기 반도체층 상에만 형성되며, 상기 소스 영역 및 드레인 영역의 가장자리 및 상기 투과 영역을 노출시키는 게이트 절연막;
상기 채널 영역과 중첩되도록 상기 게이트 절연막 상에 형성된 게이트 전극;
상기 게이트 전극을 덮으며, 상기 게이트 절연막과 동일 패턴으로 형성되는 층간 절연막; 및
상기 층간 절연막 상에 형성되며, 각각 상기 게이트 절연막과 상기 층간 절연막에 의해 노출된 상기 소스 영역 및 드레인 영역의 측면과 직접 접속되는 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 층간 절연막 및 게이트 절연막은 게이트 배선보다 넓은 폭으로 상기 게이트 배선을 따라 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 소스 전극은 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 소스 영역의 상부면과 측면에 직접 접속되며, 상기 드레인 전극은 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 드레인 영역의 상부면과 측면에 직접 접속된 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 반도체층과 상기 기판 사이에 형성된 버퍼층을 더 포함하며, 상기 버퍼층은 상기 반도체층과 동일 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 반도체층과 상기 기판 사이에 형성된 버퍼층을 더 포함하며, 상기 버퍼층은 상기 기판 전면에 형성되며, 상기 반도체층과 중첩되는 상기 버퍼층의 두께보다 나머지 영역의 상기 버퍼층의 두께가 더 얇은 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 투과 영역과 비 투과 영역을 갖는 기판의 비 투과 영역에 반도체층을 형성하는 단계;
상기 반도체층을 포함한 상기 기판 전면에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 상기 반도체층과 중첩되는 게이트 전극을 형성하는 단계;
상기 반도체층에 상기 게이트 전극과 중첩되는 채널 영역과 상기 채널 영역의 양 측에 소스 영역과 드레인 영역을 정의하는 단계;
상기 게이트 전극을 포함하는 상기 기판 전면에 층간 절연막을 형성하는 단계;
상기 게이트 절연막 및 층간 절연막이 상기 반도체층 상에만 남도록 상기 게이트 절연막 및 층간 절연막을 선택적으로 제거하여 상기 소스 영역 및 드레인 영역의 가장자리 및 상기 투과 영역을 노출시키는 단계; 및
상기 층간 절연막 상에 각각 상기 게이트 절연막과 상기 층간 절연막에 의해 노출된 상기 소스 영역 및 드레인 영역의 측면과 직접 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 6 항에 있어서,
상기 층간 절연막 및 게이트 절연막을 선택적으로 제거하는 단계는 게이트 배선을 따라 상기 게이트 배선보다 넓은 폭을 갖도록 상기 층간 절연막 및 게이트 절연막을 제거하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 6 항에 있어서,
상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 소스 영역의 상부면과 측면에 직접 접속하는 상기 소스 전극을 형성하고, 동시에 상기 게이트 절연막 및 층간 절연막의 측면을 따라 상기 드레인 영역의 상부면과 측면에 직접 접속하는 드레인 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 6 항에 있어서,
상기 반도체층을 형성하는 단계 이전에 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하며, 상기 게이트 절연막과 상기 층간 절연막을 선택적으로 제거할 때 상기 버퍼층을 함께 제거하여 상기 버퍼층을 상기 반도체층과 동일 패턴으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 6 항에 있어서,
상기 반도체층을 형성하는 단계 이전에 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하며, 상기 게이트 절연막과 상기 층간 절연막을 선택적으로 제거할 때 상기 버퍼층을 함께 제거하여 상기 반도체층과 중첩되는 상기 버퍼층의 두께보다 나머지 영역의 상기 버퍼층의 두께가 더 얇은 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140062036A KR102188065B1 (ko) | 2014-05-23 | 2014-05-23 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140062036A KR102188065B1 (ko) | 2014-05-23 | 2014-05-23 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150134786A true KR20150134786A (ko) | 2015-12-02 |
| KR102188065B1 KR102188065B1 (ko) | 2020-12-07 |
Family
ID=54883171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140062036A KR102188065B1 (ko) | 2014-05-23 | 2014-05-23 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102188065B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170113739A (ko) * | 2016-03-24 | 2017-10-13 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070072112A (ko) * | 2005-12-30 | 2007-07-04 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100776155B1 (ko) * | 2006-08-29 | 2007-11-15 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| JP2008270758A (ja) * | 2007-03-26 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| KR20130115896A (ko) * | 2012-04-13 | 2013-10-22 | 삼성디스플레이 주식회사 | 표시장치 |
| JP2014017498A (ja) * | 2011-05-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
2014
- 2014-05-23 KR KR1020140062036A patent/KR102188065B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070072112A (ko) * | 2005-12-30 | 2007-07-04 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| KR100776155B1 (ko) * | 2006-08-29 | 2007-11-15 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| JP2008270758A (ja) * | 2007-03-26 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2014017498A (ja) * | 2011-05-05 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| KR20130115896A (ko) * | 2012-04-13 | 2013-10-22 | 삼성디스플레이 주식회사 | 표시장치 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170113739A (ko) * | 2016-03-24 | 2017-10-13 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102188065B1 (ko) | 2020-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10288965B2 (en) | Method for producing semiconductor device for high definition | |
| TWI579624B (zh) | 邊緣電場切換型液晶顯示裝置用陣列基板及其製造方法 | |
| KR102248645B1 (ko) | 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 | |
| JP5120828B2 (ja) | 薄膜トランジスタ基板とその製造方法、及びこれを有する液晶表示パネルとその製造方法 | |
| KR20140083650A (ko) | 액정표시장치 및 그 제조방법 | |
| WO2015081652A1 (zh) | 阵列基板及其制作方法、显示装置 | |
| WO2012117695A1 (ja) | 半導体装置及びその製造方法並びに表示装置 | |
| KR20080059889A (ko) | 박막트랜지스터 액정표시장치용 어레이 기판 및 그제조방법 | |
| KR20120002759A (ko) | 어레이 기판, 그 제조 방법, 및 상기 어레이 기판을 포함하는 표시 장치 | |
| KR20120039947A (ko) | 표시 장치 및 그 제조 방법 | |
| JP3841198B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| WO2015096309A1 (zh) | 薄膜晶体管及其制造方法、阵列基板、显示装置 | |
| US8420458B2 (en) | Semiconductor device and method of producing same | |
| US20150221732A1 (en) | Display device | |
| KR101956814B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JP2001083506A (ja) | 反射型液晶表示装置の製造方法 | |
| KR102098304B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US9081243B2 (en) | TFT substrate, method for producing same, and display device | |
| KR20140031191A (ko) | Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 | |
| KR20130033676A (ko) | 프린지 필드 스위칭 모드 액정표시장치 | |
| KR101953832B1 (ko) | 액정표시장치용 어레이 기판의 제조방법 | |
| KR100859521B1 (ko) | 박막 트랜지스터 어레이 기판 | |
| JP2009151285A (ja) | 液晶表示装置及びその製造方法 | |
| JP5243310B2 (ja) | 液晶表示パネル及びその製造方法 | |
| KR102188065B1 (ko) | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |