JP3841198B2 - アクティブマトリクス基板及びその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 96
- 239000011159 matrix material Substances 0.000 title claims description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000010408 film Substances 0.000 claims description 233
- 238000000034 method Methods 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 14
- 239000010409 thin film Substances 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 239000011521 glass Substances 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000002834 transmittance Methods 0.000 description 6
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000008570 general process Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
Description
【発明の属する技術分野】
本発明は、アクティブマトリクス基板及びその製造方法に関する。
【0002】
【従来の技術】
近年、液晶ディスプレイのスイッチング素子として薄膜トランジスタ(TFT:Thin Film Transistor)を用いるアクティブマトリクス液晶表示装置の開発が進められている。このアクティブマトリクス液晶表示装置は、ゲート配線、ドレイン配線及びTFT等が形成されたアクティブマトリクス基板とカラーフィルタ、ブラックマトリクス等が形成された対向基板との間に液晶を狭持し、アクティブマトリクス基板と対向基板の各々に設けた電極間又はアクティブマトリクス基板内に設けた複数の電極間に印加した電圧で液晶分子を回転させ、光の透過/反射特性を各々の画素で変化させて画面を制御するものである。
【0003】
このようなアクティブマトリクス液晶表示装置において表示の高精細化、高画質化を達成するためには、液晶の配向状態を厳密に制御することが重要であり、そのためには、基板の平坦性や液晶を駆動する電極の形状、電極の間隔等の精度を高めることが求められる。ここで、従来のアクティブマトリクス液晶表示装置の製造方法について図面を参照して簡単に説明する。
【0004】
図4に示すように、従来のアクティブマトリクス基板は、ガラス基板1からなる透明絶縁性基板にTFTの半導体層12となるアモルファスシリコン、ポリシリコン等を堆積し、フォトリソグラフィ及びドライエッチング技術を用いて島状のTFT領域を形成する。その後、基板全面にシリコン酸化膜からなるゲート絶縁膜17を介してゲート配線7を形成し、ゲート配線7を覆うようにシリコン窒化膜からなる層間絶縁膜18を形成する。そして、半導体層12端部領域のゲート絶縁膜17及び層間絶縁膜18を除去した後、データ配線、ソース電極8a及びドレイン電極8bを形成してTFT2を形成する。
【0005】
次に、TFT2の段差を平坦化するための平坦化膜6を堆積した後、ソース電極8a上にコンタクトホールを形成し、画素領域上に各TFT2のソース電極8aと接続されるITO(Indium Thin Oxide)等からなる画素電極9を形成する。
【0006】
一方、図示しない対向基板には、ガラス基板からなる透明絶縁性基板上の各画素領域にRGB各色のカラーフィルタを形成し、各画素間の不要な光を遮光するためのブラックマトリクス等を形成する。その後、両基板をギャップスペーサ等を介在させて貼り合わせ、両基板の隙間に液晶を注入、封止することによりアクティブマトリクス液晶表示装置が完成する。
【0007】
しかしながら、上述したアクティブマトリクス基板では、TFT2やゲート配線7、ドレイン配線8による凹凸を吸収するために平坦化膜6を形成しているが、平坦化膜6だけでは基板全体を平坦化することができず、特に、TFT2近傍の画素電極9は、図に示すように平坦化膜6の傾斜を反映して画素電極9端部が持ち上がり、基板間のギャップが変化することにより液晶に印加される電圧が不均一となり、表示品位を低下させる要因となる。この問題は、アクティブマトリクス基板の一部を占めるTFT2やゲート配線7、データ配線8が凸状に形成され、このわずかな凸領域によって平坦化膜6の傾斜が広い領域にまで及んでしまうことに起因している。
【0008】
そこで、本願発明者は、先願においてTFT2、ゲート配線7及びデータ配線8を形成する領域を除いて、予めTFT2の段差以上の膜厚の透明絶縁膜を形成した後にTFTを形成する技術を開示している。この方法によれば、画素電極9が形成される領域は透明絶縁膜によって平坦化されているため、上述した問題を回避することができる。
【0009】
この先願に係るアクティブマトリクス基板の構造及び製造方法について、図5及び図6を参照して説明する。図5は、先願に係るアクティブマトリクス基板の製造方法の一部を模式的に示す図であり、(a)及び(b)は(c)のB−B′線における断面図、(c)は画素の平面図である。又、図6は、先願の技術における問題点を示す断面図である。
【0010】
図5(a)に示すように、先願に係るアクティブマトリクス基板は、ガラス基板1上にシリコン酸化膜等をTFT領域よりも高くなる所定の膜厚で堆積した後、フォトリソグラフィ及びエッチング技術により、後の工程で画素電極9が形成される部分を含む領域に透明絶縁膜13を形成する。この時、透明絶縁膜13以外の凹部になっている領域は図5(c)の溝5として形成されている。
【0011】
その後、図5(b)に示すように、半導体層12、ゲート絶縁膜17、ゲート配線7及びゲート配線7、層間絶縁膜18、データ配線8、ソース電極8a及びドレイン電極8bを形成してTFT2を形成し、画素領域上に画素電極9を形成する。この時、画素電極9とソース電極8aとを接続する画素配線10のみは透明絶縁膜13の段差部を横切るが、TFT2、ゲート配線7およびデータ配線8は溝5の中に作製される。
【0012】
このようにして作製されたアクティブマトリックス基板では、溝5は幅が狭く面積が小さいのに対して、主に画素電極9が形成される透明絶縁膜13は大きい面積で平坦な面を形成しているために、アクティブマトリックス基板全体としては平坦性のある構成となる。
【0013】
【発明が解決しようとする課題】
しかしながら、上述した従来のアクティブマトリクス基板の製造方法では、特にTFT2の作製におけるパターン寸法精度の制御が困難であり、また、画素部の光透過性が低下し、表示画像が暗くなってしまうという欠点がある。
【0014】
すなわち、先に透明絶縁膜13を形成してから、透明絶縁膜13に挟まれた溝5の中にTFT2、ゲート配線7、データ配線8、ソース/ドレイン電極8a、8b等を形成するため、透明絶縁膜13の段差の影響を受けてこれらを加工するためのレジストの膜厚が厚くなってしまい、微細なレジストパターンを形成することができず、また、アスペクト比の大きい穴や溝に対してドライエッチング等の処理を行わなければならないため、寸法精度の制御が困難となってしまう。具体的には、例えば、約2μm厚のフォトレジストの形成時に、穴もしくは溝が1μm程度である場合には、露光時のピントが1μmの高さの差となり、寸法精度が悪化してしまう。
【0015】
また、図6に示すように、プロセスを経るに従って、透明絶縁膜13には層間絶縁膜が何層にも堆積されるため、透明絶縁膜13の側壁に積層膜14が堆積し、特に側壁部では入射光に対する積層膜14の膜厚が実効的に厚くなるため、光の反射、屈折等を引き起こして光透過性が低下してしまい、表示画質の劣化を招いてしまう。
【0016】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、TFTやゲート配線、データ配線等の段差の影響による画素領域の凹凸を抑制し、かつ、画素領域に積層される絶縁膜による光透過性の低下を防止することができるアクティブマトリクス基板及びその製造方法を提供することにある。
【0017】
【問題を解決するための手段】
上記目的を達成するため、本発明のアクティブマトリクス基板の製造方法は、透明絶縁基板上に、互いに直交するゲート配線及びデータ配線と薄膜トランジスタとを形成する第1の工程と、前記ゲート線と前記データ線とで囲まれた画素領域に画素電極を形成する第2の工程とを含むアクティブマトリクス基板の製造方法において、前記第1の工程の後、前記透明絶縁基板全面に、前記薄膜トランジスタ、前記ゲート配線又は前記データ配線からなる凸領域の高さと等しい膜厚、又はそれ以上の膜厚で透明絶縁膜を堆積し、前記画素領域内、かつ、前記凸領域周囲の前記透明絶縁膜の膜厚と略等しい距離の範囲を除く領域の少なくとも一部に前記透明絶縁膜が残るように、該透明絶縁膜をエッチングし、少なくとも、前記透明絶縁膜で挟まれる溝内部を平坦化膜で埋設し、前記第2の工程では、前記透明絶縁膜又は前記平坦化膜で形成される平坦な領域に前記画素電極を形成するものである。
【0018】
本発明においては、前記透明絶縁膜が、シリコン酸化膜、シリコン窒化膜及び有機平坦化膜のいずれかを含むことが好ましい。
【0019】
また、本発明においては、前記透明絶縁膜を、前記平坦化膜と等しい屈折率を有する材料を用いて形成する構成とすることができる。
【0020】
また、本発明においては、前記透明絶縁膜を、同一の材料を用いて、複数回に分けて積層する構成とすることができる。
【0021】
また、本発明においては、前記透明絶縁膜を、異なる種類の材料を用いて、複数回に分けて積層する構成とすることもできる。
【0022】
また、本発明のアクティブマトリクス基板は、透明絶縁基板上に、互いに直交するゲート配線及びデータ配線と、前記ゲート配線及び前記データ配線の交点近傍に設けられた薄膜トランジスタと、前記ゲート線と前記データ線とで囲まれた画素領域に配設された画素電極とを少なくとも備えたアクティブマトリクス基板において、予め形成された前記薄膜トランジスタ、前記ゲート配線又は前記データ配線からなる凸領域の高さと等しい膜厚、又はそれ以上の膜厚を有する透明絶縁膜が、前記画素領域内、かつ、前記凸領域周囲の前記透明絶縁膜の膜厚と略等しい距離の範囲を除く領域の少なくとも一部に形成され、形成された前記透明絶縁膜で挟まれる溝内部に平坦化膜が埋設され、形成された前記透明絶縁膜又は埋設された前記平坦化膜で形成される平坦な領域に画素電極が形成されているものである。
【0023】
このように、本発明は上記構成により、TFTおよびゲート配線、データ配線を形成した後に、TFTおよび配線の高さよりも厚い透明絶縁膜をTFTおよび配線以外の領域に形成することにより、アクティブマトリクス基板に占める平坦な領域を多くして実効的な平坦化を図ることができ、特に、画素電極の平坦性を担保することができるため、表示品位を向上させることができる。さらに、透明絶縁膜として有機塗布膜等を用いることにより、アクティブマトリックス基板上の少ない面積の凹領域を容易に埋め込むことが可能となり、アクティブマトリックス基板のさらなる平坦化を図ることができる。
【0024】
【発明の実施の形態】
本発明に係るアクティブマトリクス基板の製造方法は、その好ましい一実施の形態において、ガラス基板上に、ゲート配線、データ配線及び薄膜トランジスタを形成した後、ガラス基板全面に、薄膜トランジスタ、ゲート配線又はデータ配線からなる凸領域の高さと略等しい膜厚、又はそれ以上の膜厚で透明絶縁膜を堆積し、凸領域から透明絶縁膜の膜厚と略等しい距離又はそれ以上の距離だけ離間した領域に透明絶縁膜が残るようにエッチングを行い、エッチングにより形成された溝内部を平坦化膜で埋設した後、透明絶縁膜又は平坦化膜で形成される平坦な領域に画素電極を形成するものであり、透明絶縁膜を平坦性を保てる限界の領域まで形成することにより、基板全体の平坦性を向上させ、画素電極を画素領域内の広い領域にわたって平坦に形成することができる。
【0025】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【0026】
[実施例1]
まず、本発明の第1の実施例に係るアクティブマトリクス基板及びその製造方法について、図1及び図2を参照して説明する。図1は、第1の実施例に係るアクティブマトリクス基板の構造を示す平面図であり、図2は、その製造方法の一部を模式的に示す工程断面図である。
【0027】
図1に示すように、本実施例のアクティブマトリクス基板には、ゲート配線7とデータ配線8とが互いに直交する方向に形成され、ゲート配線7及びデータ配線8の交差点近傍にはスイッチング素子として薄膜トランジスタ(TFT2)が配設されている。そして、ゲート配線7とデータ配線8とで囲まれる各々の画素には、TFT2及びゲート配線7、データ配線8の近傍を除く領域に本実施例の特徴である透明絶縁膜3が設けられている。更に、透明絶縁膜3内側の平坦な部分には画素電極9が形成され、TFT2のソース電極8aと接続されている。
【0028】
また、図示しないがアクティブマトリクス基板に対向する対向基板には、RGB各色のカラー表示を行うためのカラーフィルタ及び余分な光を遮光するためのブラックマトリクスが形成され、それらの基板の間に液晶が狭持され、各々の基板に設けた電極間、又はアクティブマトリクス基板に設けた複数の電極間に電圧を印加して液晶の配向方向を制御し、光の透過/反射特性を調整することにより画面が表示される。
【0029】
次に、図2を参照して本実施例のアクティブマトリクス基板の製造方法について説明する。まず、図2(a)に示すように、一般的なプロセスを用いてTFT2を形成する。具体的には、ガラス基板1の透明絶縁性基板上にTFT2の半導体層12となるアモルファスシリコン、ポリシリコン等を堆積した後、公知のリソグラフィ及びエッチング技術を用いて島状のTFT領域を形成する。その後、シリコン酸化膜からなるゲート絶縁膜17を介して半導体層12上にゲート配線7を形成し、その上にシリコン窒化膜からなる層間絶縁膜18を堆積する。そして、半導体層12端部領域の層間絶縁膜18及びゲート絶縁膜17を除去してコンタクトホールを形成し、データ配線8、ソース電極8a及びドレイン電極8bを形成する。
【0030】
次に、図2(b)に示すように、シリコン酸化膜、シリコン窒化膜等からなる透明絶縁膜3を、例えばCVD法等を用いて1.5μm程度の膜厚で成膜した後、その上にフォトレジスト11を形成して、パターンニングを行い、露出した透明絶縁膜3をエッチング除去する。その際、透明絶縁膜3の膜厚をTFT2領域と等しいか又はそれ以上の高さとなるように調整することが重要である。また、後工程で図1に示す溝5を形成することになるフォトレジスト11の端部(第1のフォトレジスト端部11a及び第2のフォトレジスト端部11b)は、透明絶縁膜3表面の平坦性が失われない程度に、TFT2、ゲート配線7及びデータ配線8に近接するように、透明絶縁膜3の膜厚(1.5μm)と同程度又はそれ以上の距離を離して形成される。
【0031】
すなわち、透明絶縁膜3を形成する領域がTFT2やゲート配線7、データ配線8と近接しすぎると、透明絶縁膜3の端部がTFT、配線等の凸部の影響を受けて持ち上がり、表面の平坦性を確保することができず、また、透明絶縁膜3とTFT2等との距離が離れすぎると、後の工程でTFT2領域等を埋める平坦化膜6の平坦性を確保することができなくなったり、光透過性が透明絶縁膜3よりも劣る平坦化膜6を広い領域に形成するために光の利用効率が低下してしまうといった問題が生じる。
【0032】
従って、アクティブマトリクス基板全体の平坦性を確保し、かつ、光の利用効率を高めるためには、透明絶縁膜3を形成する領域を明確に限定する必要があり、本願発明者の知見によれば、TFT、配線等の凸領域の影響により生じる透明絶縁膜3の傾斜領域15は、透明絶縁膜3の膜厚と同程度であるため、TFT、配線等の凸領域と透明絶縁膜3の端部との距離は、透明絶縁膜3の膜厚と同等か、又はそれよりもやや大きく(例えば10%程度大きく)設定すれば基板全体の平坦性を確保することができることを確認している。
【0033】
なお、本実施例では、透明絶縁膜3の膜厚を1.5μm程度としたが、この膜厚は、TFT2の構造、各構成物の膜厚、形状等によって適宜変更することが可能であり、TFT、配線等の凸領域と同等又はそれよりも高く設定すれば良く、かつ、透明絶縁膜3の形成領域を極力広げるために厚くなりすぎないように設定することが好ましい。
【0034】
また、透明絶縁膜3の材料はシリコン酸化膜、シリコン窒化膜に限定されず、光透過性のある任意の絶縁膜を用いることができ、成膜方法もCVD法に限らず、任意の方法を用いることができる。更に、成膜は一度に行ってもよく、又、複数回に分けて積層しても良い。積層する場合、同一の材料に限らず、異なる種類の材料の積層膜(例えば、シリコン酸化膜とシリコン窒化膜の積層膜)としても良く、異なる材料の積層膜とした場合には、各々の膜で応力を吸収し合うことが可能であり、透明絶縁膜3全体としての応力を緩和するという効果も期待できる。
【0035】
次に、図2(c)に示すように、有機材料からなる平坦化膜6を透明絶縁膜3上での膜厚が、例えば300nm程度になるようにスピン塗布法等により形成する。この平坦化膜6は図1の溝5を埋めて基板全体を平坦化するために形成するものであり、平坦化膜6の透過特性は一般的に透明絶縁膜3よりも劣るため、表示領域ではできるだけ薄い方が好ましい。しかしながら、薄すぎると透明絶縁膜3上で均一に塗布することができず、また、透明絶縁膜3端部のカバレッジが悪くなり端部が露出する場合があるため、ある程度透明絶縁膜3上にも形成されるような膜厚に設定することが好ましい。
【0036】
この後、ソース電極8a上の平坦化膜6を除去してコンタクトホール16を形成した後、図2(d)に示すように、このコンタクトホール16上及び画素領域上にITO等の透明電極を堆積し、透明絶縁膜3及び平坦化膜6で形成される平坦面の上に画素電極9を形成すると共にソース電極8aと接続してアクティブマトリックス基板が作製される。
【0037】
このように、本実施例のアクティブマトリクス基板の製造方法によれば、ガラス基板1上に作製されるゲート配線7及びデータ配線8を含むTFT2領域は、透明絶縁膜3のパターンによって構成される溝の中に作製され、透明絶縁膜3は高さがTFT2領域と同等又はそれよりも高く、かつ透明絶縁膜3上部は平坦になっている。また、TFT2領域と透明絶縁膜3との距離は透明絶縁膜3の膜厚と同等又はそれ以上であり、平面的に見て、透明絶縁膜3の占める面積が溝5領域よりも格段に広くなっている。このような構成において、平坦化膜6を塗布することにより、溝5領域には平坦化膜6が流れ込み、ガラス基板上の大部分を占める透明絶縁膜3領域上に平坦化膜6が設定膜厚でもって形成されるため、ガラス基板全体として平坦性を向上させることができる。
【0038】
[実施例2]
次に、本発明の第2の実施例に係るアクティブマトリクス基板の製造方法について、図3を参照して説明する。図3は、第2の実施例に係るアクティブマトリクス基板の製造方法の一部を模式的に示す工程断面図である。なお、本実施例は、第1の実施例の透明絶縁膜3を有機材料で形成することを特徴とするものであり、他の部分の構成については前記した第1の実施例と同様である。
【0039】
本実施例のアクティブマトリクス基板の製造方法について説明すると、前記した第1の実施例と同様に、一般的なプロセスを用いてTFT2を形成する。具体的には、図3(a)に示すように、ガラス基板1の透明絶縁性基板上にTFT2の半導体層12となるアモルファスシリコンやポリシリコン等を堆積した後、公知のリソグラフィ及びエッチング技術を用いて島状のTFT領域を形成する。その後、シリコン酸化膜からなるゲート絶縁膜17を介して半導体層12上にゲート配線7を形成し、その上にシリコン窒化膜からなる層間絶縁膜18を堆積する。そして、半導体層12端部領域の層間絶縁膜18及びゲート絶縁膜17を除去してコンタクトホールを形成し、データ配線8、ソース電極8a及びドレイン電極8bを形成する。
【0040】
次に、図3(b)に示すように、例えば、有機材料からなる段差平坦化膜4を、1.5μm程度の膜厚で塗布した後、その上にフォトレジスト11を形成して、パターンニングを行い、露出した段差平坦化膜4をエッチング除去する。その際、段差平坦化膜4の膜厚をTFT2の凸領域と同等又はそれ以上の高さとなるように調整する。また、前記した第1の実施例と同様の理由により、後の工程で図1に示す溝5を形成することになるフォトレジスト11の端部(第1のフォトレジスト端部11a及び第2のフォトレジスト端部11b)は、段差平坦化膜4表面の平坦性が失われない程度にTFT2、ゲート配線7及びデータ配線8に近接し、かつ、段差平坦化膜4の膜厚(1.5μm)と同程度又はそれ以上の距離を離して形成される。なお、塗布した際の段差平坦化膜4の流動性により段差平坦化膜4の膜厚はTFT2の凸部ではそれ以外の領域よりも2割程度薄く形成される。
【0041】
次に、図3(c)に示すように、段差平坦化膜4と同一材料の有機膜からなる平坦化膜6を段差平坦化膜4上での膜厚が、例えば300nm程度になるようにスピン塗布法により形成する。この平坦化膜6は図1の溝5を埋めて基板全体を平坦化するために形成するものであり、前記した第1の実施例と同様の理由により、ある程度段差平坦化膜4上にも形成されるような膜厚に設定することが好ましい。なお、段差平坦化膜4と平坦化膜6の粘度は同じでも異なっていても良い。
【0042】
この後、ソース電極8a上の平坦化膜6を除去してコンタクトホール16を形成した後、図3(d)に示すように、このコンタクトホール16上及び画素領域上にITO等の透明電極を形成し、段差平坦化膜4及び平坦化膜6で形成される平坦面の上に画素電極9を形成すると共にソース電極8aと接続してアクティブマトリックス基板が作製される。
【0043】
このように、本実施例のアクティブマトリクス基板の製造方法によれば、第1の実施例に述べた効果に加え、図3(b)に示したように、TFT2上部の段差平坦化膜4の膜厚が薄く形成されるため、段差平坦化膜4の傾斜領域15が少なくなるため、第1の実施例に比べてフォトレジスト端部11a、11bとTFT2との距離を短くすることができる。従って、段差平坦化膜4の領域が広くなり、これに従って画素電極9の面積を広くすることができるため、開口率の向上を図ることができる。
【0044】
また、第1の実施例では、画素電極9の下が無機の透明絶縁膜3と有機の平坦化膜6との種類の異なる膜の積層構造になっているため、界面での屈折率の差による光の透過率の低減が起こる場合があるが、本実施例の場合は、同じ材質の平坦化膜の積層であるため界面での透過率の低下を抑えることができるという効果もある。
【0045】
なお、本実施例ではTFTを順スタガ構造とするアクティブマトリクス基板の製造方法について説明したが、本発明は上記実施例に限定されるものではなく、TFTは逆スタガ構造でもよく、液晶の駆動方式はTN(Twisted Nematic)方式でもIPS(In-Plane Switching)方式でも良い。また、アクティブマトリクス基板側にカラーフィルタを形成するCFonTFT構造にも適用することができる。
【0046】
【発明の効果】
以上説明したように、本発明のアクティブマトリクス基板及びその製造方法によれば下記記載の効果を奏する。
【0047】
本発明の第1の効果は、アクティブマトリックス基板における透明絶縁膜(段差平坦化膜)の占める割合を大きくすることができ、透明絶縁膜(段差平坦化膜)以外の領域は少ない面積でかつ穴もしくは溝状に形成された構成になるため、平坦化膜による穴もしくは溝部分のみの充填が容易になり、完全平坦化も容易にできるということである。
【0048】
その理由は、TFT、ゲート配線およびデータ配線からなる凸領域を除く部分に前記凸領域の段差と同等又はそれよりも厚い透明絶縁膜(段差平坦化膜)を形成し、かつ、凸領域と透明絶縁膜(段差平坦化膜)との距離を膜厚と同程度又はそれ以上にすることにより、アクティブマトリックス基板に占める平坦な領域を多くすることができるからである。
【0049】
また、本発明の第2の効果は、TFT等の要素デバイスの形成は、平らな基板上に通常の半導体プロセスを繰り返して行うため、予め透明絶縁膜を配設した後にTFT等を形成する従来例のようにレジストパターンの精度が損なわれるという問題が生じることがなく、プロセスの精度通りにTFT等を形成することができるということである。
【0050】
また、本発明の第3の効果は、従来例に比べて、透過率の劣化が生じないということである。その理由は、予め透明絶縁膜を配設する従来例では、溝および段差に各種成膜がなされるため段差の側壁に数種の膜が積層され、横方向の膜厚増加および膜同士の干渉等により光の減衰が生ずるが、本発明ではTFT等を形成した後に透明絶縁膜(段差平坦化膜)を形成するため、段差の側壁に膜が積層されることがないからである。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るアクティブマトリクス基板の構造を示す平面図である。
【図2】本発明の第1の実施例に係るアクティブマトリクス基板の製造方法の一部を模式的に示す工程断面図である。
【図3】本発明の第2の実施例に係るアクティブマトリクス基板の製造方法の一部を模式的に示す工程断面図である。
【図4】従来のアクティブマトリクス基板の構造を示す断面図である。
【図5】従来のアクティブマトリクス基板の構成及び製造方法の一部を模式的に示す図であり、(a)、(b)は工程断面図、(c)は平面図である。
【図6】従来のアクティブマトリクス基板の製造方法における問題点を示す断面図である。
【符号の説明】
1 ガラス基板
2 TFT
3 透明絶縁膜
4 段差平坦化膜
5 溝
6 平坦化膜
7 ゲート配線
8 データ配線
8a ソース電極
8b ドレイン電極
9 画素電極
10 画素配線
11 フォトレジスト
11a 第1のフォトレジスト端部
11b 第2のフォトレジスト端部
12 半導体層
13 透明絶縁膜
14 積層膜
15 傾斜領域
16 コンタクトホール
17 ゲート絶縁膜
18 層間絶縁膜
Claims (10)
- 透明絶縁基板上に、互いに直交するゲート配線及びデータ配線と薄膜トランジスタとを形成する第1の工程と、前記ゲート線と前記データ線とで囲まれた画素領域に画素電極を形成する第2の工程とを含むアクティブマトリクス基板の製造方法において、
前記第1の工程の後、
前記透明絶縁基板全面に、前記薄膜トランジスタ、前記ゲート配線又は前記データ配線からなる凸領域の高さと等しい膜厚、又はそれ以上の膜厚で透明絶縁膜を堆積し、
前記画素領域内、かつ、前記凸領域周囲の前記透明絶縁膜の膜厚と略等しい距離の範囲を除く領域の少なくとも一部に前記透明絶縁膜が残るように、該透明絶縁膜をエッチングし、
少なくとも、前記透明絶縁膜で挟まれる溝内部を平坦化膜で埋設し、
前記第2の工程では、前記透明絶縁膜又は前記平坦化膜で形成される平坦な領域に前記画素電極を形成することを特徴とするアクティブマトリクス基板の製造方法。 - 前記透明絶縁膜が、シリコン酸化膜、シリコン窒化膜及び有機平坦化膜のいずれかを含むことを特徴とする請求項1記載のアクティブマトリクス基板の製造方法。
- 前記透明絶縁膜を、前記平坦化膜と等しい屈折率を有する材料を用いて形成することを特徴とする請求項1又は2に記載のアクティブマトリクス基板の製造方法。
- 前記透明絶縁膜を、同一の材料を用いて、複数回に分けて積層することを特徴とする請求項1乃至3のいずれか一に記載のアクティブマトリクス基板の製造方法。
- 前記透明絶縁膜を、異なる種類の材料を用いて、複数回に分けて積層することを特徴とする請求項1乃至3のいずれか一に記載のアクティブマトリクス基板の製造方法。
- 透明絶縁基板上に、互いに直交するゲート配線及びデータ配線と、前記ゲート配線及び前記データ配線の交点近傍に設けられた薄膜トランジスタと、前記ゲート線と前記データ線とで囲まれた画素領域に配設された画素電極とを少なくとも備えたアクティブマトリクス基板において、
予め形成された前記薄膜トランジスタ、前記ゲート配線又は前記データ配線からなる凸領域の高さと等しい膜厚、又はそれ以上の膜厚を有する透明絶縁膜が、前記画素領域内、かつ、前記凸領域周囲の前記透明絶縁膜の膜厚と略等しい距離の範囲を除く領域の少なくとも一部に形成され、
形成された前記透明絶縁膜で挟まれる溝内部に平坦化膜が埋設され、
形成された前記透明絶縁膜又は埋設された前記平坦化膜で形成される平坦な領域に画素電極が形成されていることを特徴とするアクティブマトリクス基板。 - 前記透明絶縁膜が、シリコン酸化膜、シリコン窒化膜及び有機平坦化膜のいずれかを含むことを特徴とする請求項6記載のアクティブマトリクス基板。
- 前記透明絶縁膜が、前記平坦化膜と等しい屈折率を有する材料からなることを特徴とする請求項6又は7に記載のアクティブマトリクス基板。
- 前記透明絶縁膜が、同一の材料を複数回に分けて形成した積層膜からなることを特徴とする請求項6乃至8のいずれか一に記載のアクティブマトリクス基板。
- 前記透明絶縁膜が、異なる種類の材料を複数回に分けて形成した積層膜からなることを特徴とする請求項6乃至8のいずれか一に記載のアクティブマトリクス基板。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001070218A JP3841198B2 (ja) | 2001-03-13 | 2001-03-13 | アクティブマトリクス基板及びその製造方法 |
US10/095,074 US6774399B2 (en) | 2001-03-13 | 2002-03-12 | Active-matrix substrate and method of fabricating the same |
TW091104755A TWI308984B (en) | 2001-03-13 | 2002-03-13 | Active-matrix substrate and method of fabricating same |
KR1020020013514A KR100674209B1 (ko) | 2001-03-13 | 2002-03-13 | 능동매트릭스기판 및 그 제조방법 |
US10/833,153 US7223622B2 (en) | 2001-03-13 | 2004-04-28 | Active-matrix substrate and method of fabricating same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001070218A JP3841198B2 (ja) | 2001-03-13 | 2001-03-13 | アクティブマトリクス基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002268087A JP2002268087A (ja) | 2002-09-18 |
JP3841198B2 true JP3841198B2 (ja) | 2006-11-01 |
Family
ID=18928125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001070218A Expired - Fee Related JP3841198B2 (ja) | 2001-03-13 | 2001-03-13 | アクティブマトリクス基板及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6774399B2 (ja) |
JP (1) | JP3841198B2 (ja) |
KR (1) | KR100674209B1 (ja) |
TW (1) | TWI308984B (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6940097B2 (en) * | 2003-08-19 | 2005-09-06 | Hewlett-Packard Development Company, L.P. | Optical property normalization for a transparent electrical device |
US20050083455A1 (en) * | 2003-10-16 | 2005-04-21 | Chung David B. | Spatially integrated display and memory system |
US8148895B2 (en) | 2004-10-01 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method of the same |
KR20060084589A (ko) * | 2005-01-20 | 2006-07-25 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
KR20060094685A (ko) * | 2005-02-25 | 2006-08-30 | 삼성전자주식회사 | 표시 장치 및 이의 제조 방법 |
KR101152134B1 (ko) * | 2005-08-26 | 2012-06-15 | 삼성전자주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
JP2009128577A (ja) * | 2007-11-22 | 2009-06-11 | Hitachi Ltd | 有機発光表示装置 |
WO2011068032A1 (en) * | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
KR102079253B1 (ko) * | 2013-06-26 | 2020-02-20 | 삼성디스플레이 주식회사 | 박막트랜지스터 기판, 이를 구비하는 유기 발광 장치, 박막트랜지스터 기판 제조방법 및 유기 발광 장치 제조방법 |
US10955950B2 (en) * | 2016-11-09 | 2021-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device, display module, electronic device, and method for manufacturing the display device |
JP7160334B2 (ja) | 2018-11-22 | 2022-10-25 | 株式会社ジャパンディスプレイ | 表示装置 |
CN110828485B (zh) * | 2019-11-19 | 2022-08-26 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
KR20210070780A (ko) * | 2019-12-05 | 2021-06-15 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법 |
CN111446260B (zh) * | 2020-03-31 | 2023-07-21 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
CN112086471B (zh) * | 2020-09-28 | 2022-11-29 | 成都中电熊猫显示科技有限公司 | 阵列基板的制造方法、阵列基板及显示面板 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH0545638A (ja) * | 1991-08-20 | 1993-02-26 | Matsushita Electric Ind Co Ltd | 基体平滑化物及び平滑化法 |
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JP3196344B2 (ja) | 1992-08-19 | 2001-08-06 | セイコーエプソン株式会社 | アクティブマトリクス基板の製造方法 |
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KR970011972A (ko) | 1995-08-11 | 1997-03-29 | 쯔지 하루오 | 투과형 액정 표시 장치 및 그 제조 방법 |
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JP2955277B2 (ja) | 1997-07-28 | 1999-10-04 | シャープ株式会社 | 液晶表示装置 |
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JP3786515B2 (ja) | 1998-01-30 | 2006-06-14 | セイコーエプソン株式会社 | 液晶装置及びその製造方法並びに電子機器 |
JP3377447B2 (ja) | 1998-03-05 | 2003-02-17 | シャープ株式会社 | 液晶表示パネル及びその製造方法 |
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-
2001
- 2001-03-13 JP JP2001070218A patent/JP3841198B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-12 US US10/095,074 patent/US6774399B2/en not_active Expired - Fee Related
- 2002-03-13 KR KR1020020013514A patent/KR100674209B1/ko not_active IP Right Cessation
- 2002-03-13 TW TW091104755A patent/TWI308984B/zh active
-
2004
- 2004-04-28 US US10/833,153 patent/US7223622B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6774399B2 (en) | 2004-08-10 |
US20040201021A1 (en) | 2004-10-14 |
US7223622B2 (en) | 2007-05-29 |
TWI308984B (en) | 2009-04-21 |
KR20020073298A (ko) | 2002-09-23 |
US20020149018A1 (en) | 2002-10-17 |
KR100674209B1 (ko) | 2007-01-25 |
JP2002268087A (ja) | 2002-09-18 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051013 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060623 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060802 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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