KR20070103158A - 횡전계형 액정 표시 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 개구율 감소를 개선하여 휘도 및 대비비 성능을 높이기 위한 것으로, 서로 마주보도록 구성된 상부 및 하부 기판, 하부 기판에 형성되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인, 화소 영역 내에 배치되며, 게이트 전극, 반도체층, 소스 및 드레인 전극을 포함하도록 형성된 박막 트랜지스터, 화소 영역 내에 데이터 라인과 평행하도록 배열되어 횡전계를 생성하는 공통 전극 및 화소 전극, 상부 및 하부 기판 사이에 형성된 액정층을 포함하며, 공통 전극은 투명 도전성 물질로 이루어지고, 게이트 라인 및 게이트 전극은 투명 도전성 물질로 이루어진 투명 패턴과, 투명 패턴 상부의 불투명 금속 패턴으로 구성되어 공통 전극과 동일 평면 상에 형성된 횡전계형 액정 표시 장치 및 그의 제조 방법을 제공한다.
액정 표시 장치, 횡전계, 하프톤 마스크, 대비비
Description
도 1은 종래 기술에 따른 횡전계형 액정 표시 장치의 평면도이다.
도 2는 도 1의 Ι-Ι' 라인을 나타낸 단면도이다.
도 3은 본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치의 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ＇, Ⅲ-Ⅲ＇라인을 나타낸 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치의 제조 방법을 나타낸 흐름도이다.
도 6 내지 도 12는 도 5의 일부 단계를 나타낸 공정별 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 하부 기판 110: 게이트 라인
111: 게이트 전극 120: 반도체층
130: 데이터 라인 131: 소스 전극
132: 드레인 전극 150: 공통 라인
151: 공통 전극 160: 화소 라인
161: 화소 전극 200: 상부 기판
300: 액정층
본 발명은 액정 표시 장치 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 횡전계형(IPS; In-Plane Switching) 액정 표시 장치 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 상하부의 투명 절연 기판 사이에 이방성 유전율을 갖는 액정층을 형성한 후, 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시키고, 이를 통하여 상부 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 표시 장치이다. 액정 표시 장치로는 박막 트랜지스터(Thin Film Transistor; TFT)를 스위칭 소자로 이용하는 박막 트랜지스터 액정 표시 장치(TFT LCD)가 주로 사용되고 있다.
도 1은 종래 기술에 따른 횡전계형 액정 표시 장치의 평면도이고, 도 2는 도 1의 Ι-Ι＇ 라인을 나타낸 단면도이다.
종래의 횡전계형 액정 표시 장치는 도 1에 도시된 것처럼, 행(row)을 이루는 게이트 라인(11)들과, 열(column)을 이루면서 게이트 라인(11)과 교차되는 데이터 라인(14)들이 매트릭스 타입으로 배열되어 있으며, 서로 교차되는 게이트 라인(11)들과 데이터 라인(14)들에 의해 정의되는 화소 영역들이 모여 하나의 프레임(화면)을 이루게 된다.
게이트 라인(11)들에 순차적으로 스캔 펄스가 인가되면, 스캔 펄스에 응답하여 데이터 라인(14)들에 데이터 전압이 인가되면서, 액정 표시 장치 상에 하나의 프레임이 디스플레이 된다.
공통 라인(19)은 게이트 라인(11)과 평행한 방향 배치되고, 게이트 라인(11)으로부터 연장된 게이트 전극(12) 상에 반도체층(13), 소스 전극(15) 및 드레인 전극(16)이 형성되어 박막 트랜지스터를 이룬다.
복수 개의 공통 전극(20)이 공통 라인(19)으로부터 분기되고, 박막 트랜지스터의 드레인 전극(16)에는 화소 라인(17)이 연결되어 화소 라인(17)으로부터 복수 개의 화소 전극(18)이 분기된다. 여기서, 공통 전극(20)과 화소 전극(18)은 서로 엇갈리게 구성되어 있다. 도 1의 Ι-Ι' 라인을 나타낸 단면도는 도 2와 같은 형태로 도시된다.
도 2는 화소 영역 내 공통 전극(20) 및 화소 전극(18)이 형성되는 부분의 단면 구조를 나타낸 것이다.
종래의 횡전계 방식의 액정 표시 장치는 도 2에 도시된 것처럼, 일정한 간격을 갖고 합착된 하부 기판(10) 및 상부 기판(30)과, 그 사이에 형성된 액정층(40)으로 구성된다.
상부 기판(30)은 투명 절연 기판(31)과, 투명 절연 기판(31) 상의 컬러 필터층(32), 블랙 매트릭스(미도시) 등으로 구성된다.
하부 기판(10)을 이루는 투명 절연 기판(11) 상의 화소 영역 내에는 공통 전극(20)이 박막 트랜지스터의 게이트 전극(12)과 같은 종류의 금속 물질로 동일 평 면 상에 형성되고, 이를 덮는 게이트 절연막(21)과 보호막(22)의 상부 영역에 ITO(Indium Tin Oxide) 등의 투명 도전성 물질로 이루어진 화소 전극(18)이 형성되어, 공통 전극(20)과 화소 전극(18)에 전압이 인가되면서 이루어지는 수평 방향의 전계가 액정층(40)을 구동하게 된다.
여기서, 공통 전극(20), 게이트 전극(12) 및 게이트 라인(11)은 동일 평면인 하부 기판(10) 상에 몰리브덴(Mo)이나 알루미늄(Al), 또는 그 합금 등의 불투명 금속층을 증착한 후, 증착된 금속층을 식각하는 공정을 통하여 한 번에 형성한다.
그런데, 이러한 구조를 갖는 횡전계형 액정 표시 장치에서는 화소 영역 내에 형성되는 복수의 공통 전극(20)이 불투명 금속으로 이루어져 개구율이 저하되고, 특히, 금속층을 다중막으로 구성하여 동작 특성을 향상시키고자 하는 경우, 개구율 저하 정도가 심해져 휘도 및 대비비(C/R; Contrast Ratio)에 심각한 영향을 미친다는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 복잡한 제조 공정의 추가나 큰 비용 증가 없이 화소 영역 내의 불투명 전극 패턴으로 인한 개구율 감소를 개선하여 휘도 및 대비비 성능을 높일 수 있는 횡전계형 액정 표시 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이와 같은 액정 표시 장치를 효율적으로 제조할 수 있는 횡전계형 액정 표시 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 횡전계형 액정 표시 장치는 서로 마주보도록 구성된 상부 및 하부 기판과, 상기 하부 기판에 형성되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 하부 기판의 상기 화소 영역 내에 배치되며, 게이트 전극, 반도체층, 소스 및 드레인 전극을 포함하도록 형성된 박막 트랜지스터와, 상기 하부 기판의 상기 화소 영역 내에 상기 데이터 라인과 평행하도록 배열되어 횡전계를 생성하는 적어도 하나의 공통 전극 및 화소 전극과, 상기 상부 기판 및 상기 하부 기판 사이에 형성된 액정층을 포함하며, 상기 공통 전극은 투명 도전성 물질로 이루어지고, 상기 게이트 라인 및 상기 게이트 전극은 상기 투명 도전성 물질로 이루어져 상기 공통 전극과 동일 평면 상에 형성된 투명 패턴과, 상기 투명 패턴 상부의 불투명 금속 패턴으로 구성된 것을 특징으로 한다.
상기 불투명 금속 패턴은, 몰리브덴(Mo)의 단일막으로 구성되거나, 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 3중막으로 구성될 수 있다.
상기 투명 도전성 물질과 상기 화소 전극을 이루는 물질은, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)이다.
본 발명의 일 실시예에 따른 횡전계형 액정 표시 장치의 제조 방법은 상부 기판 및 하부 기판을 준비하는 단계와, 하부 기판 상에 투명 도전성 물질로 이루어진 공통 전극과, 상기 투명 도전성 물질로 이루어진 투명 패턴 및 상기 투명 패턴 상부의 불투명 금속 패턴으로 구성된 게이트 라인 및 게이트 전극을 형성하는 단계와, 상기 하부 기판의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에 반도체층과, 상기 게이트 라인과 교차되면서 상기 공통 전극과 평행하도록 배열되어 화소 영역을 구분하는 데이터 라인을 형성하고, 소스 및 드레인 전극을 형성하는 단계와, 상기 하부 기판의 전면에 보호막을 형성하는 단계와, 상기 드레인 전극에 접촉하면서 상기 공통 전극과 평행하도록 배열되어 횡전계를 생성하는 화소 전극을 형성하는 단계와, 상기 상부 기판 및 하부 기판 사이에 액정층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 공통 전극과, 게이트 라인 및 게이트 전극을 형성하는 단계는, 상기 하부 기판의 전면에 투명 도전층과 금속층을 차례로 증착하고, 포토 레지스트층을 형성하는 단계와, 하프톤 마스크를 이용해 상기 화소 영역에서 부분적으로 낮은 단차를 갖도록 상기 도포된 포토 레지스트층을 패터닝하는 단계와, 상기 패터닝된 포토 레지스트층을 마스크로 상기 금속층을 1차 습식 식각하여 상기 화소 영역 내에 공통 전극 패턴과 게이트 패턴을 형성하는 단계와, 상기 패터닝된 포토 레지스트층과, 상기 공통 전극 패턴 및 게이트 패턴을 마스크로 상기 투명 도전층을 2차 습식 식각하여 상기 공통 전극 패턴 및 상기 게이트 패턴 하부에 상기 투명 패턴을 형성하는 단계와, 애슁 공정을 통하여 상기 공통 전극 패턴 상부의 포토 레지스트층을 완전히 제거하고, 상기 게이트 패턴 상부의 포토 레지스트층을 부분적으로 제거하는 단계와, 3차 습식 식각을 통해 상기 공통 전극 패턴을 제거하여 상기 투명 패턴으로 구성된 공통 전극을 형성하는 단계와, 남은 포토 레지스트층을 스트립 공정으로 제거하여 상기 게이트 패턴으로 구성된 상기 게이트 라인 및 게이트 전극을 형성하는 단계를 포함하는 것이 바람직하다.
상기 불투명 금속 패턴은, 몰리브덴(Mo)의 단일막으로 구성되거나, 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 3중막으로 구성될 수 있다.
상기 투명 도전성 물질과 상기 화소 전극을 이루는 물질은, ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치 및 그의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치의 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ＇, Ⅲ-Ⅲ＇ 라인을 나타낸 단면도이다.
본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치는 도 4에 도시된 것처럼, 하부 기판(100), 상부 기판(200), 액정층(300)을 포함하도록 구성되며, 하부 기판(100) 상에는 서로 교차하도록 배치되는 게이트 라인(110) 및 데이터 라 인(130)에 의해 구분되는 화소 영역들이 도 3과 같은 형태로 구성되어 하나의 프레임을 이룬다.
하부 기판(100)은 화소 영역들로 이루어지는 어레이 기판으로서, 제 1 투명 절연 기판(101)과, 제 1 투명 절연 기판(101) 상의 게이트 라인(110) 및 데이터 라인(130), 공통 라인(150) 등을 포함한다.
보다 구체적으로 살펴보면, 가로 방향으로 게이트 라인(110)과, 게이트 라인(110)으로부터 연장된 게이트 전극(111)이 형성되고, 게이트 라인(110)과 평행하게 공통 라인(150)이 형성된다.
게이트 라인(110)과 수직인 방향으로 데이터 라인(130)이 게이트 라인(110)과 교차되도록 형성되며, 게이트 전극(111)이 형성된 부근의 데이터 라인(130)에는 소스 전극(131)이 연장되어 있다. 드레인 전극(132)은 게이트 전극(111) 상부의 반도체층(120)을 사이에 두고 소스 전극(131)과 마주보도록 형성된다.
게이트 라인(110)의 일측 끝단에는 게이트 패드 전극(170)이 형성되며, 데이터 라인(130)의 일측 끝단에는 데이터 패드 전극(180)이 형성된다. 각 패드 전극(170, 180)에는 섬(Island) 형상의 투명 패턴인 게이트 보조 패드 전극(171)과 데이터 보조 패드 전극(181)이 각각 형성되어 있다.
그리고, 콘택홀(140)을 통해 드레인 전극(132)과 접촉하는 화소 라인(160)이 형성되며, 이 화소 라인(160)에서 복수 개의 화소 라인(161)이 분기되어 형성된다.
게이트 라인(110) 및 데이터 라인(130)의 교차 부위에 형성되는 게이트 전극(111)과 반도체층(120), 소스 전극(131) 및 드레인 전극(132)은 박막 트랜지스터 를 구성하여 스위칭 소자로 동작하게 되며, 화소 라인(160)의 일부가 콘택홀(140)을 통해 박막 트랜지스터의 드레인 전극(132)에 전기적으로 연결된다.
공통 라인(150)으로부터 분기되는 공통 전극(151)들과, 화소 라인에서 분기되는 화소 라인(161)들은 일정한 간격을 두고 서로 엇갈리게 배치되어 박막 트랜지스터의 스위칭 동작에 따라 횡전계를 생성하도록 구성된다.
도 4는 게이트 라인(110)이 형성된 게이트 라인 영역(GL), 박막 트랜지스터가 형성된 스위칭 영역(TFT), 공통 전극(151) 및 화소 라인(161)이 형성된 화소 영역(PXL), 데이터 라인(130)이 형성된 데이터 라인 영역(DL)에 대한 수직 단면 구조를 도시하고 있다.
수직 단면 구조를 살펴보면, 제 1 투명 절연 기판(101) 상에 게이트 라인(110) 및 게이트 전극(111), 공통 전극(151)이 형성되고, 그 상부에 제 1 투명 절연 기판(101)의 전면을 덮는 게이트 절연막(102)이 형성된다. 게이트 절연막(102) 상에는 게이트 전극(111)에 대응하는 반도체층(120)과, 반도체층(120) 양측의 소스 전극(131) 및 드레인 전극이 형성되어 박막 트랜지스터를 이루고, 동일 평면 상에 게이트 라인(110)과 교차되도록 데이터 라인(130)이 형성된다. 반도체층(120)과 소스 전극(131) 및 드레인 전극(132) 사이에는 저항성 접촉층(Ohmic contact layer)(133, 134)이 게재된다.
박막 트랜지스터와 데이터 라인(130)의 상부로는 보호막(103)이 형성되며, 보호막(103) 상에는 화소 라인(160) 및 화소 라인(161)들이 형성되어 콘택홀(140)을 통해 박막 트랜지스터의 드레인 전극(132)에 접촉한다. 화소 라인(160) 및 화소 라인(161)들은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등의 투명 도전성 물질로 구성된다.
여기서, 게이트 라인(110) 및 게이트 전극(111)은 투명 도전성 물질로 이루어진 투명 패턴(110a, 111a)과 투명 패턴(110a, 111a) 상부의 불투명 금속 패턴(110b, 111b)(도 4에서는 3중막으로 도시)으로 구성하고, 공통 라인(150) 및 공통 전극(151)은 게이트 라인(110) 및 게이트 전극(111)과 동일 평면 상에 투명 도전성 물질로 이루어진 단일막으로 형성한다.
게이트 라인(110) 및 게이트 전극(111)의 불투명 금속 패턴(110b, 111b)은 단일막이나 다중막으로 구성할 수 있으며, 빛의 반사율이나 흡수율, 제조 공정 상 편의 등을 고려하여 몰리브덴(Mo)의 단일막이나, 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 3중막 등을 적용할 수 있다.
화소 영역(PXL) 내에 형성되는 공통 전극(151)이 불투명한 불투명 금속 패턴으로 이루어지는 경우, 특히, 다중막으로 이루어지는 경우 개구율이 현저히 저하될 수 있으므로, 공통 전극(151)을 투명 패턴으로만 구성하여 액정 표시 장치의 개구율 및 대비비를 향상시킬 수 있도록 한다.
상부 기판(200)은 컬러 필터 기판으로서, 제 2 투명 절연 기판(201)과, 제 2 투명 절연 기판(201) 상에 일정한 패턴으로 형성되는 블랙 매트릭스(202), 블랙 매트릭스(202)와 오버랩되는 적색, 녹색, 청색의 컬러 필터(203) 등을 구비한다.
하부 기판(100)과 상부 기판(200) 사이에는 액정층(300)이 형성된다.
도 5는 본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치의 제조 방법을 나타낸 흐름도이다.
먼저, S100 단계에서, 액정 표시 장치를 형성하기 위한 상부 기판(200) 및 하부 기판(100)을 준비한다.
다음으로, S110 단계에서, 하부 기판(100) 상에 게이트 라인(110) 및 게이트 전극(111)과, 공통 라인(150) 및 공통 전극(151)을 형성한다. 여기서, 공통 라인(150) 및 공통 전극(151)은 투명 도전성 물질로 구성하고, 게이트 라인(110) 및 게이트 전극(111)은 투명 도전성 물질로 이루어진 투명 패턴(110a, 111a)과, 투명 패턴(110a, 111a) 상부의 불투명 금속 패턴(110b, 111b)으로 구성한다.
다음으로, S120 단계에서, 하부 기판(100)의 전면에 게이트 절연막(102)을 형성한다.
다음으로, S130 단계에서, 게이트 절연막(102) 상부에 반도체층(120)과, 반도체층(120) 양측의 소스 전극(131) 및 드레인 전극(132), 데이터 라인(130)을 형성한다. 데이터 라인(130)은 게이트 라인(110)과 교차되면서 공통 전극(151)과 평행하도록 배열되어 화소 영역을 정의하게 되며, 소스 전극(131)이 데이터 라인(130)으로부터 연장된다. 반도체층(120)과 소스 전극(131) 및 드레인 전극(132) 사이에는 저항성 접촉층(133, 134)이 형성되도록 한다.
다음으로, S140 단계에서, 하부 기판(100)의 전면에 보호막(103)을 형성한다.
다음으로, S150 단계에서, 보호막(103)을 관통하는 콘택홀(135)을 형성하고, 공통 전극(151)과 평행하도록 배열되면서 콘택홀(135)을 통해 드레인 전극(132)에 접촉하는 화소 라인(161)들과, 화소 라인(161)들을 서로 연결하는 화소 라인(160)을 형성한다.
다음으로, S160 단계에서, 상부 기판(200) 및 하부 기판(100) 사이에 액정층(300)을 형성하고, 두 기판(100, 200)을 서로 합착한다.
도 6 내지 도 12는 도 5의 일부 단계를 나타낸 공정별 단면도로서, S110 단계를 보다 세부적으로 도시하고 있다. 이때, 설명의 편의를 위해 하부 기판(100)에 스위칭 소자인 박막 트랜지스터가 형성될 스위칭 영역(TFT)과, 화소 라인(161) 및 공통 전극(151)이 형성되는 화소 영역(PXL)과, 게이트 라인(110) 및 데이터 라인(130)이 각각 형성되는 게이트 라인 영역(GL) 및 데이터 라인 영역(DL)을 정의한다.
도 6 내지 도 12를 참조하여, 게이트 라인(110) 및 박막 트랜지스터의 게이트 전극(111),공통 전극(151)이 동일 평면 상에 형성되는 단계를 살펴보면 다음과 같다.
먼저, 도 6에 도시된 것처럼, 하부 기판(100)의 전면에 패터닝하여야 할 물질층, 즉, 투명 도전층(170)과 금속층(180)을 차례로 증착하고, 그 상부에 포토 레지스트를 도포하여 포토 레지스트층(190)을 형성한다.
다음으로, 도 7에 도시된 것처럼, 하프톤 마스크(Halftone Mask)(400)를 이용한 마스크 공정을 진행하여 공통 전극(151)이 형성될 화소 영역(PXL) 상에서 부분적으로 낮은 단차를 갖도록 포토 레지스트층(190)을 패터닝하여 포토 레지스트 패턴(191, 192, 193)을 형성한다. 이때, 포토 레지스트층(190)은 빛을 받은 부분이 노광되어 현상되는 포지티브 타입(positive type)을 사용하는 것으로 한다.
즉, 일정한 패턴, 즉, 투과 영역(410)과 차단 영역(411), 슬릿 영역인 반투과 영역(412)을 갖는 하프톤 마스크(400)를 포토 레지스트층(190) 위로 일정한 간격을 두고 위치시킨 후, 하프톤 마스크(400)를 통해 포토 레지스트층(190)으로 빛을 조사하는 노광(exposure) 공정과, 노광된 부분을 제거하는 현상(develop) 공정을 진행하여 포토 레지스트 패턴(191, 192, 193)을 형성한다. 이때, 하프톤 마스크(400)의 반투과 영역(412)이 공통 전극(151)이 형성될 화소 영역(PXL)의 상부에 대응하여 위치하도록 함으로써, 화소 영역(PXL) 상의 포토 레지스트 패턴(193)이 주위의 다른 포토 레지스트 패턴(191, 192)보다 얇은 두께를 갖도록 한다.
반투과 영역(412)을 구비한 하프톤 마스크(400)를 통하여 포토 레지스트층(190)에 노광되는 광량을 조절하는 회절 노광 기법을 적용하여 두께를 달리하는 포토 레지스트 패턴(191, 192, 193)을 한 번에 형성할 수 있다.
다음으로, 도 8에 도시된 것처럼, 포토 레지스트 패턴(191, 192, 193)을 마스크로 하여 금속층(180)을 1차 습식 식각함으로써, 화소 영역(PXL) 내의 공통 전극 패턴(183)과, 게이트 라인 영역(GL) 및 스위칭 영역(TFT) 상의 게이트 패턴(181, 182)을 형성한다.
다음으로, 도 9에 도시된 것처럼, 포토 레지스트 패턴(191, 192, 193)과, 공통 전극 패턴(183) 및 게이트 패턴(181, 182)을 마스크로 하여 투명 도전층(170)을 2차 습식 식각함으로써, 게이트 패턴(181, 182) 및 공통 전극 패턴(183)의 하부에 투명 패턴(171, 172, 173)을 형성한다.
다음으로, 도 10에 도시된 것처럼, 애슁(Aahing) 공정을 통하여 공통 전극 패턴(183) 상부의 포토 레지스트 패턴(193)을 완전히 제거함과 동시에, 게이트 패턴(181, 182) 상부의 포토 레지스트 패턴(191, 192)을 부분적으로 제거한다.
애슁 공정을 진행하게 되면, 공통 전극(151)이 형성될 화소 영역(PXL)이 하프톤 마스크(400)의 반투과 영역(412)에 대응하여 광량이 조절됨으로써 얇은 두께를 가지며 형성된 포토 레지스트 패턴(193)이 제거되며, 동시에 주위의 두꺼운 포토 레지스트 패턴(191, 192)은 그 두께가 얇아지게 된다.
다음으로, 도 11에 도시된 것처럼, 3차 습식 식각을 통해 공통 전극 패턴(183)을 제거하여 투명 패턴(173)을 노출시킨다. 투명 패턴(173)은 도 4의 공통 전극(151)에 대응되는 구성 요소이다.
다음으로, 도 12에 도시된 것처럼, 남은 포토 레지스트 패턴(191, 192)을 스트립(Strip) 공정으로 제거하여 투명 패턴(171, 172)과 그 상부의 게이트 패턴(181, 182)으로 구성된 게이트 라인(110) 및 게이트 전극(111)을 형성한다.
여기서, 게이트 라인 영역(GL)과 스위칭 영역(TFT) 상의 게이트 라인(110)과 게이트 전극(111)을 이루는 투명 패턴(171, 172) 및 그 상부의 게이트 패턴(181, 182)은 도 4의 투명 패턴(110a, 111a) 및 불투명 금속 패턴(110b, 111b)과 각각 대응한다.
이와 같이, 화소 영역(PXL) 내에 불투명한 불투명 금속 패턴이 구성되는 경우, 특히, 3중막으로 이루어진 불투명 금속 패턴이 구성되는 경우 개구율 감소를 가져오므로, 하프톤 마스크(400) 및 애슁 처리를 적용하여 화소 영역(PXL) 내 공통 전극(151) 상단의 포토 레지스트를 제거한 후 습식 식각을 수행함으로써 불투명한 불투명 금속 패턴을 효율적으로 제거함으로써 개구율 및 대비비를 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
상기한 바와 같이 이루어진 본 발명의 바람직한 실시예에 따른 횡전계형 액정 표시 장치 및 그의 제조 방법은 복잡한 제조 공정의 추가나 큰 비용 증가 없이 화소 영역 내의 불투명 전극 패턴으로 인한 개구율 감소를 개선하여 휘도 및 대비비 성능을 높일 수 있다.
Claims (9)
- 서로 마주보도록 구성된 상부 및 하부 기판;상기 하부 기판에 형성되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인;상기 하부 기판의 상기 화소 영역 내에 배치되며, 게이트 전극, 반도체층, 소스 및 드레인 전극을 포함하도록 형성된 박막 트랜지스터;상기 하부 기판의 상기 화소 영역 내에 상기 데이터 라인과 평행하도록 배열되어 횡전계를 생성하는 적어도 하나의 공통 전극 및 화소 전극; 및상기 상부 기판 및 상기 하부 기판 사이에 형성된 액정층을 포함하며,상기 공통 전극은 투명 도전성 물질로 이루어지며, 상기 게이트 라인 및 상기 게이트 전극은 상기 투명 도전성 물질로 이루어져 상기 공통 전극과 동일 평면 상에 형성된 투명 패턴과, 상기 투명 패턴 상부의 불투명 금속 패턴으로 구성된 것을 특징으로 하는 횡전계형 액정 표시 장치.
- 제1항에 있어서,상기 불투명 금속 패턴은,몰리브덴(Mo)의 단일막으로 구성된 것을 특징으로 하는 횡전계형 액정 표시 장치.
- 제1항에 있어서,상기 불투명 금속 패턴은,몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 3중막으로 구성된 것을 특징으로 하는 횡전계형 액정 표시 장치.
- 제1항에 있어서,상기 투명 도전성 물질과 상기 화소 전극을 이루는 물질은,ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)인 것을 특징으로 하는 횡전계형 액정 표시 장치.
- 상부 기판 및 하부 기판을 준비하는 단계;하부 기판 상에 투명 도전성 물질로 이루어진 공통 전극과, 상기 투명 도전성 물질로 이루어진 투명 패턴 및 상기 투명 패턴 상부의 불투명 금속 패턴으로 구성된 게이트 라인 및 게이트 전극을 형성하는 단계;상기 하부 기판의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 상부에 반도체층과, 상기 게이트 라인과 교차되면서 상기 공통 전극과 평행하도록 배열되어 화소 영역을 구분하는 데이터 라인을 형성하고, 소스 및 드레인 전극을 형성하는 단계;상기 하부 기판의 전면에 보호막을 형성하는 단계;상기 드레인 전극에 접촉하면서 상기 공통 전극과 평행하도록 배열되어 횡전 계를 생성하는 화소 전극을 형성하는 단계; 및상기 상부 기판 및 하부 기판 사이에 액정층을 형성하는 단계를 포함하는 것을 특징으로 하는 횡전계형 액정 표시 장치의 제조 방법.
- 제5항에 있어서,상기 공통 전극과, 게이트 라인 및 게이트 전극을 형성하는 단계는,상기 하부 기판의 전면에 투명 도전층과 금속층을 차례로 증착하고, 포토 레지스트층을 형성하는 단계;하프톤 마스크를 이용해 상기 화소 영역에서 부분적으로 낮은 단차를 갖도록 상기 도포된 포토 레지스트층을 패터닝하는 단계;상기 패터닝된 포토 레지스트층을 마스크로 상기 금속층을 1차 습식 식각하여 상기 화소 영역 내에 공통 전극 패턴과 게이트 패턴을 형성하는 단계;상기 패터닝된 포토 레지스트층과, 상기 공통 전극 패턴 및 게이트 패턴을 마스크로 상기 투명 도전층을 2차 습식 식각하여 상기 공통 전극 패턴 및 상기 게이트 패턴 하부에 상기 투명 패턴을 형성하는 단계;애슁 공정을 통하여 상기 공통 전극 패턴 상부의 포토 레지스트층을 완전히 제거하고, 상기 게이트 패턴 상부의 포토 레지스트층을 부분적으로 제거하는 단계;3차 습식 식각을 통해 상기 공통 전극 패턴을 제거하여 상기 투명 패턴으로 구성된 공통 전극을 형성하는 단계; 및남은 포토 레지스트층을 스트립 공정으로 제거하여 상기 게이트 패턴으로 구 성된 상기 게이트 라인 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 횡전계형 액정 표시 장치의 제조 방법.
- 제5항에 있어서,상기 불투명 금속 패턴은,몰리브덴(Mo)의 단일막으로 구성된 것을 특징으로 하는 횡전계형 액정 표시 장치의 제조 방법.
- 제5항에 있어서,상기 불투명 금속 패턴은,몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 3중막으로 구성된 것을 특징으로 하는 횡전계형 액정 표시 장치의 제조 방법.
- 제5항에 있어서,상기 투명 도전성 물질과 상기 화소 전극을 이루는 물질은,ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)인 것을 특징으로 하는 횡전계형 액정 표시 장치의 제조 방법.
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| KR20110072433A (ko) * | 2009-12-22 | 2011-06-29 | 엘지디스플레이 주식회사 | 액정표시장치 제조방법 |
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