KR20140031191A - Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 - Google Patents
Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 Download PDFInfo
- Publication number
- KR20140031191A KR20140031191A KR1020137020519A KR20137020519A KR20140031191A KR 20140031191 A KR20140031191 A KR 20140031191A KR 1020137020519 A KR1020137020519 A KR 1020137020519A KR 20137020519 A KR20137020519 A KR 20137020519A KR 20140031191 A KR20140031191 A KR 20140031191A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- layer
- pixel electrode
- tft
- pixel
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Theoretical Computer Science (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
TFT 어레이 기판 및 이의 형성 방법과 디스플레이 패널이 제공된다. TFT 어레이 기판은 베이스; 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하는 상기 베이스 상의 TFT 스위치의 어레이로서, 각각의 TFT 스위치는 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 TFT 스위치의 어레이; 및 각각의 픽셀 전극이 대응하는 드레인 전극에 전기적으로 연결되는 상기 베이스 상의 픽셀 전극의 어레이를 포함한다. 픽셀 전극의 어레이는 적어도 제 1 픽셀 전극을 가지며, 각각의 제 1 픽셀 전극은 적어도 스캔 라인 및 데이터 라인 중 하나에 의해 중복되는 중복 부분을 가지며, 중복 부분에서, 제 1 픽셀 전극 및 제 1 픽셀 전극에 의해 중복되는 스캔 라인 및/또는 데이터 라인 사이에는 차폐 전극 층이 배열된다. 기술적인 솔루션은 픽셀의 개구율을 향상시킬 수 있고, 제조 프로세스는 간단하다.
Description
본 출원은 2000년 11월 25일에 중국 특허 등록 기관에 출원되고, 명칭이 "TFT 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널"인 중국 특허 출원 제201110383609.8호의 우선권을 주장하며, 이는 여기서 전적으로 참조로 통합된다.
본 발명은 디스플레이 분야에 관한 것으로서, 특히 TFT 어레이 기판, 이를 제조하는 방법, 및 디스플레이 패널에 관한 것이다.
최근에, 전자 책 및 액정 디스플레이에 의해 나타내는 평면 패널 디스플레이는 점점 더 인기가 있다. 대부분의 전자 책 및 액정 디스플레이는 TFT 어레이 기판을 가진 액티브 매트릭스의 타입이다. 일반적으로, 전자 종이 및 액정 디스플레이를 위한 TFT 어레이 기판의 설계에서, 픽셀의 개구율은 가능한 높은 것으로 예상된다. 도 1은 종래 기술에서의 개구율보다 높은 TFT 어레이 기판의 개략적인 부분 평면도이고, 도 2는 도 1의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다. 도 1 및 2를 참조하면, 종래 기술의 TFT 어레이 기판은 TFT 스위치 및 공통 전극(17)을 포함하며, 이는 유리 기판(10) 상에 형성된다. 도 1에 도시된 바와 같이 종래 기술의 경우에, TFT 스위치는 제 1 TFT 스위치(11) 및 제 2 TFT 스위치(12)를 포함하는 듀얼 TFT 스위치이다. 제 1 TFT 스위치(11)는 제 1 게이트 전극(111), 제각기 제 1 게이트 전극(111)의 양측에 배치되는 제 1 소스 전극(112) 및 제 1 드레인 전극(113)을 포함한다. 제 2 TFT 스위치(12)는 제 2 게이트 전극(121), 제각기 제 2 게이트 전극(121)의 양측에 배치되는 제 2 소스 전극(122) 및 제 2 드레인 전극(123)을 포함하며, 제 2 드레인 전극(123)은 또한 픽셀 영역으로 연장한다. 제 1 게이트 전극(111) 및 제 2 게이트 전극(121)은 양자 모두 스캔 라인(15)에 전기적으로 연결되고, 제 1 드레인 전극(113)은 제 2 소스 전극(122)에 전기적으로 연결되고, 제 2 드레인 전극(123)은 픽셀 전극(18)에 전기적으로 연결되고, 제 2 드레인 전극(123)은 픽셀 영역 내에 배치된다. 종래 기술의 TFT 어레이 기판은 추가로 TFT 스위치의 어레이를 커버하는 패시베이션 층(passivation layer)(14), 패시베이션 층(14)을 커버하는 유기 물질 층(20), 유기 물질 층(20) 및 패시베이션 층(14) 내에 배치된 비아 홀(via hole)(21), 및 유기 물질 층(20) 및 비아 홀(21)의 측벽 및 바닥을 커버하는 픽셀 전극(18)을 포함한다. 도 1 및 2를 참조하면, 픽셀 전극(18)은 인접한 데이터 라인(16) 및 인접한 스캔 라인(15)에 의해 중복되는 중복 부분을 갖는다. 픽셀 전극(18) 및 픽셀 전극(18)에 의해 중복되는 데이터 라인(16) 사이, 픽셀 전극(18) 및 픽셀 전극(18)에 의해 중복되는 스캔 라인(15) 사이에 배치되는 저 유전 상수를 가진 두꺼운 유기 물질 층(20), 및 픽셀 전극(18) 및 픽셀 전극(18)에 의해 중복되는 데이터 라인(16) 사이, 픽셀 전극(18) 및 픽셀 전극(18)에 의해 중복되는 스캔 라인(15) 사이의 기생 커패시턴스는 감소될 수 있다. 이런 식으로, 픽셀 구조의 개구율이 향상될 수 있을 뿐만 아니라 용량성 누화(capacitive crosstalk)도 저감될 수 있다.
종래 기술에서, TFT 어레이 기판을 형성하는 방법은 유리 기판(10)을 제공하는 단계, 유리 기판(10) 상에 TFT 스위치, 스캔 라인, 데이터 라인 및 공통 전극 층을 형성하는 단계, 패시베이션 층을 형성하는 단계, TFT 스위치의 제 2 드레인 전극(123)을 노출시키기 위한 제 1 비아 홀을 형성하도록 패시베이션 층을 에칭하는 단계, 유기 물질 층(20)을 형성하는 단계, 유기 물질 층(20) 내에 제 2 비아 홀을 형성하는 단계로서, 상기 제 2 비아 홀은 비아 홀(21)을 형성하기 위해 상기 제 1 비아 홀과 연결되는 상기 형성하는 단계, 픽셀 전극 층을 형성하는 단계, 및 픽셀 전극(18)을 형성하기 위해 상기 픽셀 전극 층을 패턴화하는 단계로서, 상기 픽셀 전극(18)은 비아 홀(21)을 통해 제 2 드레인 전극(123)에 전기적으로 연결되는 상기 패턴화하는 단계를 포함한다. 그러나, 이용되는 낮은 K 유기 물질은 비싸고, 제조 프로세스가 복잡하다. 따라서, 기존의 TFT 스위치 어레이의 베이스 플레이트를 제조하기 위한 수율은 감소되고, 비용은 높다.
본 발명에 따르면, 해결될 문제는 종래 기술의 높은 개구율을 가진 TFT 어레이 기판을 제조할 시의 복잡한 프로세스, 낮은 수율 및 높은 비용이다.
상기 문제를 해결하기 위해, 본 발명은 TFT 어레이 기판을 제공하는데, 상기 TFT 어레이 기판은
기판;
상기 기판 위에 배치되고, 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하는 TFT 스위치의 어레이로서, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 TFT 스위치의 어레이; 및
상기 기판 위에 배치되는 픽셀 전극의 어레이로서, 상기 픽셀 전극의 각각은 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되는 상기 픽셀 전극의 어레이를 포함하는데;
상기 픽셀 전극의 어레이는 적어도 하나의 제 1 픽셀 전극을 포함하고, 각각의 제 1 픽셀 전극은 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 가지며, 중복 부분에서, 상기 제 1 픽셀 전극 및 상기 제 1 픽셀 전극에 의해 중복되는 상기 스캔 라인 및/또는 데이터 라인 사이에는 차폐 전극 층이 배치된다.
선택적으로, 각각의 제 1 픽셀 전극은 인접한 스캔 라인 및 인접한 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용된다.
선택적으로, 차폐 전극 층은 TFT 스위치를 커버한다.
선택적으로, 픽셀 전극의 어레이의 각각의 제 1 픽셀 전극은 인접한 스캔 라인 및 인접한 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 각각의 제 1 픽셀 전극은 인접한 데이터 라인 및 인접한 스캔 라인의 양자 모두에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 적어도 하나의 제 2 픽셀 전극은 픽셀 전극의 어레이 내에 배치되며, 각각의 제 2 픽셀 전극 및 대응하는 TFT 스위치의 드레인 전극은 동일한 층에 배치되어 전기적으로 연결된다.
차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용된다.
기판에 수직인 방향에서, 공통 전극 층은 기판과 제 2 픽셀 전극 사이에 배치된다.
선택적으로, 각각의 제 2 픽셀 전극은 픽셀 영역으로 확장하는 드레인 전극에 의해 형성된다.
선택적으로, 제 2 픽셀 전극의 물질은 금속 또는 투명한 전기 전도 물질이다.
선택적으로, 제 1 픽셀 전극은 제 2 픽셀 전극에 인접해 있다.
선택적으로, 픽셀 전극의 어레이는 교대 배열(alternating arrangement)로 제 1 픽셀 전극 및 제 2 픽셀 전극을 배치하여 형성된다.
선택적으로, 제 1 픽셀 전극은 제 2 픽셀 전극에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 제 1 픽셀 전극 및 제 2 픽셀 전극의 중복 부분에서, 차폐 전극 층은 제 1 픽셀 전극 및 제 2 픽셀 전극의 중복 부분으로 확장한다.
선택적으로, 차폐 전극 층의 물질은 금속 또는 투명한 전기 전도 물질이며, 제 1 픽셀 전극의 물질은 금속 또는 투명한 전기 전도 물질이다.
본 발명의 TFT 어레이 기판의 경우, 적어도 하나의 제 1 픽셀 전극은 픽셀 전극의 어레이에 배치되고, 각각의 제 1 픽셀 전극은 스캔 라인 및 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 중복 부분에서, 제 1 픽셀 전극 및 상기 제 1 픽셀 전극에 의해 중복되는 스캔 라인 및/또는 데이터 라인 사이에는 차폐 전극 층이 배치된다. 제 1 픽셀 전극이 스캔 라인 및 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 가지므로, 픽셀의 개구율은 향상된다. 더욱이, 제 1 픽셀 전극 및 상기 제 1 픽셀 전극에 의해 중복되는 스캔 라인 및/또는 데이터 라인 사이에는 차폐 전극 층이 배치되고, 차폐 전극 층은 하위 층에서 데이터 라인 및 스캔 라인에 의해 생성되는 전기장을 차폐할 수 있으며, 따라서 용량성 누화 현상은 픽셀 전극이 대응하는 데이터 라인 및/또는 대응하는 스캔 라인에 의해 중복되는 중복 부분을 갖는 경우에 발생하지 않을 수 있다. 게다가, 낮은 k 유기 물질이 사용되지 않기 때문에, 이에 대응하여 제조 비용은 저감되고, 프로세스는 단순화되며, 제품의 수율은 높을 수 있다. 게다가, 두꺼운 유기 물질 층이 없기 때문에, 이에 대응하여 TFT 스위치 기판의 어레이가 또한 더욱 얇게 될 수 있다.
차폐 전극 층이 또한 TFT 스위치를 커버하는 경우에, 차폐 전극 계층은 또한 더 나은 방식으로 용량 누화 현상을 방지하기 위해 TFT 스위치에 의해 생성된 전기장을 차폐할 수 있다.
실시예에서, 차폐 전극 층에는 공통 전극으로서 공통 전위가 적용되며, 그것은 픽셀 전극 위에 배치되는 공통 전극을 조정하는 것에 상응한다. 제 1 픽셀 전극이 인접한 데이터 라인 및 인접한 스캔 라인의 양자 모두에 의해 중복되는 중복 부분을 갖는 경우에, 픽셀의 개구율은 최대 87.3 %일 수 있다.
이러한 실시예에서, 픽셀 전극의 어레이는 추가로 제 2 픽셀 전극을 갖는다. 각각의 제 2 픽셀 전극 및 TFT 스위치의 드레인 전극은 동일한 층에 배치된다. 차폐 전극 층은 픽셀 영역으로 확장하고, 제 1 픽셀 전극과 반대이며, 공통 전극 층으로서 공통 전위가 적용된다. 기판에 수직인 방향으로, 공통 전극 층은 기판과 제 2 픽셀 전극 사이에 배치된다. 제 1 픽셀 전극은 제 2 픽셀 전극에 인접해 있다. 제 1 픽셀 전극은 또한 인접한 픽셀의 스캔 라인 및 데이터 라인을 커버할 수 있다. 이 경우에, 픽셀의 개구율은 최대 95 %일 수 있다. 게다가, 제 1 픽셀 전극은 또한 제 2 픽셀 전극에 의해 중복되는 중복 부분을 가질 수 있다. 중복 부분에서, 차폐 전극 층은 또한 제 1 픽셀 전극 및 제 2 픽셀 전극의 중복 부분으로 확장한다. 이 경우에, 픽셀의 개구율은 거의 최대 100 %일 수 있다.
본 발명은 또한 디스플레이 패널을 제공하는데, 상기 디스플레이 패널은
TFT 어레이 기판;
상기 TFT 어레이 기판 위에 배치되는 전자 종이 필름;
상기 전자 종이 필름 위에 배치되는 투명 전극; 및
상기 투명 전극 위에 배치되는 투명 기판을 포함한다.
본 발명의 TFT 어레이 기판에 의해, 전자 종이에 적용할 수 있는 본 발명에 따른 디스플레이 패널은 픽셀의 높은 개구율, 양호한 디스플레이 효과, 더욱 얇은 두께, 및 비교적 간단한 제조 프로세스를 갖는다.
본 발명은 또한 다른 디스플레이 패널을 제공하는데, 상기 디스플레이 패널은
TFT 어레이 기판;
상기 TFT 어레이 기판 위에 배치되는 반사 층;
상기 반사 층 위에 배치되는 액정 층; 및
상기 액정 층 위에 배치되는 광 필터 플레이트를 포함한다.
본 발명의 TFT 어레이 기판을 이용함에 따라, 본 발명에 따른 반사형 디스플레이 패널은 픽셀의 높은 개구율, 양호한 디스플레이 효과, 더욱 얇은 두께, 및 비교적 간단한 제조 프로세스를 갖는다.
본 발명은 추가로 TFT 어레이 기판을 형성하는 방법을 제공하는데, 상기 방법은
기판을 제공하는 단계;
상기 기판 상에 TFT 스위치의 어레이를 형성하는 단계로서, 상기 TFT 스위치의 어레이는 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하며, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 형성하는 단계;
상기 TFT 스위치의 어레이 및 상기 기판을 커버하도록 제 1 절연 층을 형성하는 단계;
상기 제 1 절연 층 상에 전도 층을 형성하고, 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 차폐 전극 층을 형성하도록 상기 전도 층을 패턴화하는 단계;
상기 차폐 전극 층 상에 제 2 절연 층을 형성하는 단계;
상기 TFT 스위치의 드레인 전극을 노출시키기 위해 비아 홀을 형성하도록 상기 제 1 절연 층 및 상기 제 2 절연 층을 에칭하는 단계; 및
상기 제 2 절연 층 상에 픽셀 전극 층을 형성하고, 픽셀 전극의 어레이를 형성하기 위해 상기 픽셀 전극 층을 패턴화하는 단계를 포함하는데, 상기 픽셀 전극의 각각은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 상기 픽셀 전극 중 적어도 하나는 중복 부분을 커버한다.
선택적으로, 차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용된다.
선택적으로, 차폐 전극 층은 스캔 라인 및 데이터 라인의 양자 모두에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 픽셀 전극의 각각은 제각기 중복 부분을 커버한다.
선택적으로, 기판 상에 TFT 스위치의 어레이를 형성하는 단계는
상기 기판 상에 제 1 전도 층을 형성하고, 게이트 전극 및 스캔 라인을 형성하기 위해 제 1 전도 층을 패턴화하는 단계;
상기 게이트 전극, 스캔 라인 및 기판을 커버하도록 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 상에 활성 패턴을 형성하는 단계; 및
상기 활성 패턴 및 상기 게이트 유전체 층을 커버하기 위해 제 2 전도 층을 형성하고, 상기 소스 전극, 드레인 전극 및 데이터 라인을 형성하기 위해 상기 제 2 전도 층을 패턴화하는 단계를 포함한다.
본 발명은 또한 TFT 어레이 기판을 형성하는 방법을 제공하는데, 상기 방법은
기판을 제공하는 단계;
상기 기판 상에 TFT 스위치의 어레이 및 공통 전극 층을 형성하는 단계로서, 상기 TFT 스위치의 어레이는 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하고, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하고, 적어도 하나의 드레인 전극은 제 2 픽셀 전극의 역할을 하도록 상기 픽셀 영역으로 확장하며, 상기 제 2 픽셀 전극은 상기 공통 전극 층과 반대인 상기 형성하는 단계;
상기 TFT 스위치의 어레이 및 상기 기판을 커버하도록 제 1 절연 층을 형성하는 단계;
상기 제 1 절연 층 상에 전도 층을 형성하고, 차폐 전극 층을 형성하도록 상기 전도 층을 패턴화하는 단계로서, 상기 차폐 전극 층은 상기 제 2 픽셀 전극의 영역에 제 2 개구부(opening), 및 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 상기 패턴화하는 단계;
상기 차폐 전극 층 및 상기 개구부를 커버하기 위해 제 2 절연 층을 형성하는 단계;
상기 드레인 전극을 노출시키기 위해 비아 홀을 형성하도록 상기 제 1 절연 층 및 상기 제 2 절연 층을 에칭하는 단계; 및
상기 제 2 절연 층 상에 제 1 픽셀 전극 층을 형성하고, 제 1 픽셀 전극을 형성하기 위해 상기 제 1 픽셀 전극 층을 패턴화하는 단계를 포함하는데, 상기 제 1 픽셀 전극 및 상기 제 2 픽셀 전극은 교대 배열로 배치되고, 각각의 제 1 픽셀 전극은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 적어도 하나의 제 1 픽셀 전극은 중복 부분을 커버한다.
선택적으로, 차폐 전극 층은 데이터 라인 및 스캔 라인의 양자 모두에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 제 1 픽셀 전극은 제 2 픽셀 전극에 의해 중복되는 중복 부분을 갖는다.
선택적으로, 기판 상에 TFT 스위치의 어레이를 형성하는 단계는
상기 기판 상에 제 1 전도 층을 형성하고, 게이트 전극, 스캔 라인 및 공통 전극 층을 형성하기 위해 제 1 전도 층을 패턴화하는 단계;
상기 게이트 전극, 스캔 라인, 기판 및 공통 전극 층을 커버하도록 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 상에 활성 패턴을 형성하는 단계; 및
상기 활성 패턴 및 상기 게이트 유전체 층을 커버하기 위해 제 2 전도 층을 형성하고, 상기 소스 전극, 드레인 전극 및 데이터 라인을 형성하기 위해 상기 제 2 전도 층을 패턴화하는 단계를 포함한다.
본 발명의 제 1 실시예 및 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법에서, 낮은 k 유기 물질이 사용되지 않기 때문에, 이에 대응하여 제조 비용은 저감되고, 프로세스는 단순화되며, 제품의 수율은 높다. 이러한 방법은 종래 기술에서 TFT 어레이 기판을 형성하는 방법에 대해 프로세스의 시간을 절약하고, 생산성 효과를 향상시킬 수 있다.
도 1은 종래 기술의 TFT 어레이 기판의 개략적인 부분 평면도이다.
도 2는 도 1의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 TFT 어레이 기판의 개략적인 부분 평면도이다.
도 4는 도 3의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 5는 도 3의 라인 b-b를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 6은 제 1 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 흐름도이다.
도 7 내지 도 15는 제 1 실시예에 따른 TFT 어레이 기판을 제조하는 방법의 개략적인 단면도이다.
도 16은 본 발명의 제 2 실시예에 따른 TFT 어레이 기판의 개략적인 부분 평면도이다.
도 17은 도 16의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 18은 본 발명의 제 2 실시예에 따른 TFT 어레이 기판의 픽셀 배열의 개략적인 평면도이다.
도 19는 본 발명의 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 흐름도이다.
도 20 내지 도 25는 본 발명의 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 단면도이다.
도 2는 도 1의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 TFT 어레이 기판의 개략적인 부분 평면도이다.
도 4는 도 3의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 5는 도 3의 라인 b-b를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 6은 제 1 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 흐름도이다.
도 7 내지 도 15는 제 1 실시예에 따른 TFT 어레이 기판을 제조하는 방법의 개략적인 단면도이다.
도 16은 본 발명의 제 2 실시예에 따른 TFT 어레이 기판의 개략적인 부분 평면도이다.
도 17은 도 16의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다.
도 18은 본 발명의 제 2 실시예에 따른 TFT 어레이 기판의 픽셀 배열의 개략적인 평면도이다.
도 19는 본 발명의 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 흐름도이다.
도 20 내지 도 25는 본 발명의 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 단면도이다.
본 발명의 상기 목적, 특징 및 이점을 더욱 자명하고 쉽게 이해하기 위해, 다음에는 본 발명의 특정 실시예가 도면과 함께 상세히 예시될 것이다.
본 개시물의 충분한 이해를 위해 다음의 설명에서 특정 상세 사항이 설명될 것이다. 그러나, 본 발명은 또한 여기에 설명된 방식과 다른 방법에 의해 구현될 수 있으며, 유사한 변화는 본 발명의 사상에서 벗어나지 않고 당업자에 의해 행해 질 수 있다. 따라서, 본 발명은 아래에 개시되는 특정 실시예로 제한되지 않는다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 TFT 어레이 기판의 개략적인 부분 평면도이고, 도 4는 도 3의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이며, 도 5는 도 3의 라인 b-b를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이다. 도 3, 도 4 및 도 5를 참조하면, 본 발명의 제 1 실시예에 따른 TFT 어레이 기판은
기판(30), 일반적으로 유리, 석영 등으로 만들어질 수 있는 투명 기판인 기판(30);
상기 기판(30) 위에 배치되고, 다수의 스캔 라인(35)(일반적으로, 다수의 스캔 라인(35)은 서로 평행함), 다수의 스캔 라인(35)과 교차하는 다수의 데이터 라인(36)(일반적으로, 다수의 데이터 라인(36)은 서로 평행하고, 수직으로 다수의 스캔 라인(35)과 교차함) 및 다수의 TFT 스위치를 포함하는 TFT 스위치의 어레이로서, 상기 TFT 스위치의 각각은 스캔 라인(35)에 전기적으로 연결되는 게이트 전극, 데이터 라인(36)에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 TFT 스위치의 어레이; 및
상기 기판(30) 위에 배치되는 픽셀 전극의 어레이로서, 상기 픽셀 전극의 각각은 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되는 상기 픽셀 전극의 어레이를 포함한다. 특히, 픽셀 영역은 2개의 인접한 데이터 라인(36) 및 2개의 인접한 스캔 라인(35)의 교차에 의해 정의된다, 하나의 픽셀 전극은 이에 대응하여 하나의 픽셀 영역에 배치된다. 대응하는 TFT 스위치는 픽셀 영역을 정의하는 스캔 라인 및 데이터 라인의 크로스(cross)에 배치된다. 픽셀 전극은 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결된다. 요컨대, 픽셀 전극은 대응하는 TFT 스위치를 통해 대응하는 스캔 라인 및 대응하는 데이터 라인에 결합된다. 즉, 픽셀 전극은 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되고, 스캔 라인은 대응하는 TFT 스위치의 게이트 전극에 전기적으로 연결되며, 데이터 라인은 대응하는 TFT 스위치의 소스 전극에 전기적으로 연결된다.
도 3 내지 도 5에 도시된 바와 같이, 적어도 하나의 제 1 픽셀 전극(38)은 픽셀 전극의 어레이에 배치되고, 각각의 제 1 픽셀 전극(38)은 스캔 라인(35) 및 데이터 라인(36) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 바람직한 실시예로서, 픽셀 전극의 어레이의 어떤 픽셀 전극은 제 1 픽셀 전극(38)이며, 즉, 픽셀 전극의 어레이의 각 픽셀 전극은 스캔 라인(35) 및 데이터 라인(36) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다.
특히, 각각의 제 1 픽셀 전극(38)은 인접한 스캔 라인(35) 및 인접한 데이터 라인(36)(즉, 제 1 픽셀 전극(38)이 위치하는 픽셀 영역을 정의하는 2개의 데이터 라인(36) 및 2개의 스캔 라인(35)) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 즉, 각각의 제 1 픽셀 전극(38)은 2개의 인접한 스캔 라인(35) 중 적어도 하나에 의해 중복되는 중복 부분을 가지거나, 각각의 제 1 픽셀 전극(38)은 2개의 인접한 스캔 라인(35)의 양자 모두에 의해 중복되는 중복 부분을 가지며, 또는 각각의 제 1 픽셀 전극(38)은 2개의 인접한 데이터 라인(36) 중 적어도 하나에 의해 중복되는 중복 부분을 가지거나, 각각의 제 1 픽셀 전극(38)은 2개의 인접한 데이터 라인(36)의 양자 모두에 의해 중복되는 중복 부분을 가지며, 또는 각각의 제 1 픽셀 전극(38)은 하나의 인접한 스캔 라인(35) 및 하나의 인접한 데이터 라인(36)에 의해 중복되는 중복 부분을 가지거나, 각각의 제 1 픽셀 전극(38)은 2개의 인접한 스캔 라인(35) 및 하나의 인접한 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 또는 각각의 제 1 픽셀 전극(38)은 하나의 인접한 스캔 라인(35) 및 2개의 인접한 데이터 라인(36)에 의해 중복되는 중복 부분을 가지거나, 각각의 제 1 픽셀 전극(38)은 2개의 인접한 스캔 라인(35) 및 2개의 인접한 데이터 라인(36)에 의해 중복되는 중복 부분을 갖는다.
중복 부분에서, 차폐 전극 층(37)은 제 1 픽셀 전극 및 제 1 픽셀 전극과 중복된 스캔 라인 및/또는 데이터 라인 사이에 배치된다. 제 1 픽셀 전극이 데이터 라인 및 스캔 라인과 중복하지 않는 경우와 비교하면, 제 1 픽셀 전극(38)이 인접한 데이터 라인(36) 및 인접한 스캔 라인(35) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 경우에, 제 1 픽셀 전극(38)이 배치되는 픽셀의 개구율은 향상될 수 있다. 차폐 전극 층(37)이 중복 부분에 배치되기 때문에, 차폐 전극 층은 하위 층에서 데이터 라인 및 스캔 라인에 의해 생성되는 전기장을 차폐할 수 있으며, 따라서 용량성 누화 현상은 픽셀 전극이 인접한 데이터 라인 및 인접한 스캔 라인에 의해 중복되는 중복 부분을 갖는 경우에 발생하지 않을 수 있다. 게다가, 낮은 k 유기 물질의 미사용 때문에, 이에 대응하여 제조 비용은 저감되고, 프로세스는 단순화되며, 제품의 수율은 더 높다. 게다가, 두꺼운 유기 물질 층이 없기 때문에, 이에 대응하여 TFT 스위치 어레이 기판이 더욱 얇다.
도 3에 도시된 제 1 실시예에서, 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 인접한 제 1 픽셀 전극(38)과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖는다. 그러나, 본 발명에서, 스캔 라인 및 데이터 라인의 제 1 픽셀 전극(38)의 중복은 도 3에 도시된 특정 예로 제한되지 않는다. 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 인접한 데이터 라인(36)에 의해 중복되는 중복 부분을 가지고, 제 1 픽셀 전극(38)과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 가지며, 인접한 픽셀 전극과 결합된 스캔 라인에 의해 중복되는 중복 부분을 갖지 않으며; 또는 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지고, 제 1 픽셀 전극(38)과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖지 않으며, 인접한 픽셀 전극과 결합된 스캔 라인에 의해 중복되는 중복 부분을 갖지 않으며; 또는 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 갖지 않고, 제 1 픽셀 전극(38)과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 가지고, 인접한 픽셀 전극과 결합된 스캔 라인에 의해 중복되는 중복 부분을 갖지 않으며; 또는 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 갖지 않고, 인접한 픽셀 전극과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 가지며, 제 1 픽셀 전극(38)과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖지 않는다. 필요에 따라 중복의 특정 방식이 결정될 수 있다. 본 발명에서, 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 인접한 픽셀 전극과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖는 것이 바람직하다. 바람직한 실시예에서, 픽셀의 개구율은 최대 87.3 %일 수 있다. 대응하는 차폐 전극 층(37)이 인접한 데이터 라인 및 인접한 스캔 라인과 중복하는 방식은 용량성 누화를 방지하기 위해 제 1 픽셀 전극이 인접한 데이터 라인 및 인접한 스캔 라인과 중복하는 방식과 동일하다. 더욱이, 제 1 픽셀 전극(38) 및 차폐 전극 층(37)은 양자 모두 사각형의 형상이다. 이런 방식으로, 제 1 픽셀 전극(38) 및 차폐 전극 층(37)은 또한 (도 3 및 도 4에 도시된 바와 같이) TFT 스위치를 차폐하여, 전자 종이에 적용할 수 있는 개구율이 더욱 향상된다. 그러나, 제 1 픽셀 전극(38) 및 차폐 전극 층(37)은 액정 디스플레이에 적용할 수 있는 TFT 스위치를 차폐하지 않을 수 있다.
데이터 라인 및 스캔 라인과 제 1 픽셀 전극의 중복 부분의 크기는 필요에 따라 결정될 수 있다는 것이 주목된다.
제 1 실시예에서, 공통 전극 층으로서, 차폐 전극 층(37)에는 공통 전위가 적용된다. 바람직하게는, 차폐 전극 층(37)은 픽셀 영역에 확장하고, 제 1 픽셀 전극(38)과 대향하여, 스토리지 커패시터가 차폐 전극 층(37)과 제 1 픽셀 전극(38) 사이에 형성된다. 더욱이, 제 1 실시예에서, 차폐 전극 층(37)은 또한 양호한 차폐를 위해 TFT 스위치를 차폐한다. 차폐 전극 층이 TFT 스위치를 차폐하는 경우에, 차폐 전극 층은 또한 용량성 누화 현상을 더욱 양호하게 방지하기 위해 TFT 스위치에 의해 생성된 전기장을 차폐할 수 있다. 차폐 전극 층(37)에는 공통 전위가 적용되고, 이 층은 공통 전극 층의 역할을 하며, 따라서 스토리지 커패시터는 차폐 전극 층(37) 및 제 1 픽셀 전극(38)의 중복 부분에 생성된다. 차폐 전극 층(37) 및 제 1 픽셀 전극(38)의 중복 부분의 영역에 대한 조정은 스토리지 커패시터의 커패시턴스를 조정할 수 있다. 바람직한 실시예로서, 픽셀 영역의 차폐 전극 층(37)의 확장은 스토리지 커패시턴스를 증가시킬 수 있다. 게다가, 스토리지 커패시터는 또한 차폐 전극 층(37) 및 데이터 라인(36)의 중복 부분에서 생성될 수 있다. 스토리지 커패시터는 또한 차폐 전극 층(37) 및 TFT 스위치의 드레인 전극의 중복 부분에서 생성될 수 있고, 차폐 전극 층(37) 및 TFT 스위치의 드레인 전극의 중복 부분의 영역에 대한 조정은 스토리지 커패시터의 커패시턴스를 조정할 수 있다. 전자 종이 및 반사형 액정 디스플레이를 위해, 차폐 전극 층(37) 및 TFT 스위치의 드레인 전극은 양자 모두 스토리지 커패시턴스를 증가시키도록 픽셀 영역에 확장할 수 있다.
도 3 및 도 4를 참조하면, 제 1 실시예에서, TFT 스위치는 제 1 TFT 스위치(31) 및 제 2 TFT 스위치(32)를 포함하는 듀얼 TFT 스위치이다. 제 1 TFT 스위치(31)는 제 1 게이트 전극(311), 제각기 제 1 게이트 전극(311)의 양쪽에 배치되는 제 1 소스 전극(312) 및 제 1 드레인 전극(313)을 포함한다. 제 2 TFT 스위치(32)는 제 2 게이트 전극(321), 제각기 제 2 게이트 전극(321)의 양쪽에 배치되는 제 2 소스 전극(322) 및 제 2 드레인 전극(323)을 포함한다. 제 1 게이트 전극(311) 및 제 2 게이트 전극(321)은 양자 모두 스캔 라인(35)에 전기적으로 연결되고, 제 1 드레인 전극(313)은 제 2 소스 전극(322)에 전기적으로 연결되며, 제 2 드레인 전극(323)은 제 1 픽셀 전극(38)에 전기적으로 연결된다. 도 3 및 도 4에서, 제 2 드레인 전극(323)은 차폐 전극 층(37) 및 제 2 드레인 전극(323)의 중복 영역을 증가시키도록 픽셀 영역에 확장하여, 스토리지 커패시턴스를 증가시킨다. 제 2 드레인 전극(323)이 불투명하고 일반적으로 금속으로 만들어져 있기 때문에, 이러한 실시예는 일반적으로 보다 큰 스토리지 커패시턴스를 필요로 하는 전자 종이 또는 반사형 액정 디스플레이에 적용할 수 있다. 그러나, 큰 스토리지 커패시턴스를 필요로 하지 않는 투과형 액정 디스플레이에 대해서는 제 2 드레인 전극(323)이 확장할 수 없다.
제 1 실시예에서, 본 발명의 TFT 스위치가 본 발명에서 일례로서 듀얼 TFT 스위치를 취하여 설명되어 있지만, TFT 스위치는 듀얼 TFT 스위치로 제한되지 않으며, 본 발명의 TFT 스위치는 또한 당업자에 잘 알려진 단일의 TFT 스위치 및 다른 스위치일 수 있다.
제 1 픽셀 전극(38)은 비아 홀(45)을 통해 드레인 전극에 전기적으로 연결되며, 즉 제 1 픽셀 전극(38)은 TFT 스위치가 듀얼 TFT 스위치인 경우에 비아 홀(45)을 통해 제 2 드레인 전극(323)에 전기적으로 연결된다. 더욱이, 개구부(44)는 차폐 전극 층(37)에 배치된다. 개구부(44)는 비아 홀(45)을 둘러싸고, 개구부(44)의 개구는 차폐 전극 층(37)이 비아 홀(45)과 전기적으로 연결되지 않도록 하기 위해 비아 홀(45)의 개구보다 크다.
도 4 및 도 5를 참조하면, 제 1 실시예에서, 데이터 라인(36)과 TFT 스위치의 소스 전극 및 드레인 전극은 동일한 층에 배치된다. 제 1 절연 층은 차폐 전극 층(37)과, TFT 스위치의 데이터 라인(36), 소스 전극 및 드레인 전극의 층 사이에 배치된다. 제 1 절연 층은 TFT 스위치 및 기판(30)의 어레이를 커버하는 패시베이션 층(42)이다. 패시베이션 층(42) 및 게이트 유전체 층(41)은 차폐 전극 층(37)과 스캔 라인(35) 사이에 배치된다. 게이트 유전체 층(41)은 TFT 스위치의 게이트 전극, 스캔 라인 및 기판(30)을 커버한다. 제 2 절연 층(43)은 차폐 전극 층(37)과 제 1 픽셀 전극(38) 사이에 배치된다. 제 2 절연 층(43)은 스토리지 커패시터의 커패시터 유전체 층의 역할을 한다.
도 3, 도 4 및 도 5를 참조하면, 본 발명에 따른 TFT 어레이 기판은 기판(30)의 위쪽으로 한층씩에 기초하여 설명된다.
도 3, 도 4 및 도 5를 참조하면, 제 1 게이트 전극(311), 제 2 게이트 전극(321) 및 다수의 스캔 라인(35)은 기판(30) 상의 제 1 층에 배치된다. 공통 전극 층은 제 1 층에 형성되지 않고, 다음의 차폐 전극 층(37)에 의해 작용된다(물론, 큰 스토리지 커패시턴스가 예상되는 경우, 공통 전극 층은 제 1 층에 형성될 수 있다). 게이트 유전체 층(41)은 제 2 층에 배치되고, 제 1 게이트 전극(311), 제 2 게이트 전극(321), 스캔 라인(35) 및 기판(30)을 커버한다. TFT 스위치의 활성 패턴(도면에 번호가 없음)은 제 3 층에 배치되고, 게이트 유전체 층(41) 위에 배치된다. 데이터 라인(36), 제 1 소스 전극(312), 제 1 드레인 전극(313), 제 2 소스 전극(322) 및 제 2 드레인 전극(323)은 제 4 층에 배치되고, 제 2 드레인 전극(323)은 픽셀 영역에 확장한다(제 2 드레인 전극(323)은 또한 스토리지 커패시턴스에 대한 요구에 따라 픽셀 영역에 확장할 수 없다). 패시베이션 층(42)은 TFT 스위치 및 데이터 라인(36)의 어레이를 커버하는 제 5 층에 배치된다. 이러한 실시예에서, 패시베이션 층(42)은 TFT 스위치를 보호하기 위해 전체 기판(30)에 퍼져 있다. 차폐 전극 층(37)은 인접한 데이터 라인(36) 및 인접한 스캔 라인(35)에 의해 중복되는 중복 부분을 가진 제 6 층에 배치된다. 차폐 전극 층(37)은 픽셀 영역에 확장하고, 공통 전극 층으로서 공통 전위가 적용된다. 개구부(44)는 차폐 전극 층(37)에 배치되고, 비아 홀(45)이 차폐 전극 층(37)에서 멀리 떨어져 있도록 하기 위해 차폐 전극 층(37)에 전기적으로 연결되지 않는다. 제 2 절연 층(43)은 커패시터 유전체 층으로서 제 7 층에 배치된다. 이러한 실시예에서, 제 2 절연 층(43)은 전체 기판(30)에 퍼져 있다. 제 1 픽셀 전극(38)은 제 8 층에 배치된다. 비아 홀(45)은 제 1 절연 층(42) 및 제 2 절연 층(43)에 배치된다. 제 1 픽셀 전극(38)은 비아 홀(45)을 통해 제 2 드레인 전극(323)에 전기적으로 연결된다. 제 1 픽셀 전극(38)은 인접한 데이터 라인(36) 및 인접한 스캔 라인(35) 양자 모두에 의해 중복되는 중복 부분을 갖는다. 특히, 제 1 픽셀 전극(38)은 제 1 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 또한 인접한 픽셀 전극과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖는다. 데이터 라인 및 스캔 라인과 제 1 픽셀 전극의 중복 부분의 다양한 특정 케이스는 특히 상술되어 여기에서 반복되지 않는다.
제 1 실시예에서, 제 1 픽셀 전극(38)의 물질은 (반사형 LCD, 전자 종이에 적용 가능한) 금속 또는 (투과형 액정 디스플레이, 전자 종이에 적용 가능한) ITO 물질과 같은 투명한 전기 전도 물질이지만, 이러한 물질로 제한되지 않고, 또한 당업자에 잘 알려진 다른 물질일 수 있다. 차폐 전극 층(38)의 물질은 (반사형 LCD, 전자 종이에 적용 가능한) 금속 또는 (투과형 액정 디스플레이 LCD, 전자 종이에 적용 가능한) ITO 물질과 같은 투명한 전기 전도 물질이지만, 이러한 물질로 제한되지 않고, 또한 당업자에 잘 알려진 다른 물질일 수 있다. 기판(30)은 유리 기판이지만, 유리 기판에 제한되지 않고, 당업자에 잘 알려진 다른 물질일 수 있다. 게이트 유전체 층(41)의 물질은 실리콘 산화물이지만, 실리콘 산화물에 제한되지 않는다. 패시베이션 층(42)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이지만, 이러한 물질에 제한되지 않는다. 제 2 절연 층(43)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이지만, 이러한 물질에 제한되지 않는다.
도 6은 본 발명의 제 1 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 흐름도이다. 도 6을 참조하면, 본 발명의 제 1 실시예에 따른 TFT 어레이 기판을 형성하는 방법은,
기판을 제공하는 단계(S11);
상기 기판 상에 TFT 스위치의 어레이를 형성하는 단계(S12)로서, 상기 TFT 스위치의 어레이는 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하며, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 형성하는 단계(S12);
상기 TFT 스위치의 어레이 및 상기 기판을 커버하도록 제 1 절연 층을 형성하는 단계(S13);
상기 제 1 절연 층 상에 전도 층을 형성하고, 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 차폐 전극 층을 형성하도록 상기 전도 층을 패턴화하는 단계(S14);
상기 차폐 전극 층 상에 제 2 절연 층을 형성하는 단계(S15);
상기 TFT 스위치의 드레인 전극을 노출시키기 위해 비아 홀을 형성하도록 상기 제 1 절연 층 및 상기 제 2 절연 층을 에칭하는 단계(S16); 및
상기 제 2 절연 층 상에 픽셀 전극 층을 형성하고, 픽셀 전극의 어레이를 형성하기 위해 상기 픽셀 전극 층을 패턴화하는 단계(S17)를 포함하는데, 상기 픽셀 전극의 각각은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 상기 픽셀 전극 중 적어도 하나는 중복 부분을 커버한다.
도 7 내지 도 15는 본 발명의 제 1 실시예에 따라 TFT 스위치 어레이 기판을 형성하는 방법의 흐름에서 도 3의 라인 a-a를 따라 취해진 개략적인 단면도이다. 다음에는, 본 발명의 제 1 실시예에 따라 TFT 스위치 어레이 기판을 형성하는 방법이 도 6 및 도 7 내지 도 15와 함께 상세히 설명될 것이다.
도 6, 도 7 및 도 3을 참조하면, 단계(S11)는 기판(30)을 제공하기 위해 수행된다. 기판(30)은 유리 기판이지만, 유리 기판에 제한되지 않는다. 예를 들면, 기판(30)은 석영 기판 또는 플라스틱 기판일 수 있다.
도 6, 도 11 및 도 3을 참조하면, 단계(S12)는 기판(30)에 TFT 스위치의 어레이를 형성하기 위해 수행되고, TFT 스위치의 어레이는 다수의 스캔 라인(35), 다수의 스캔 라인(35)과 교차하는 다수의 데이터 라인(36) 및 다수의 TFT 스위치를 포함하며, TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 바람직한 실시예로서, 단계(S12)에서, TFT 스위치의 어레이가 스토리지 커패시턴스를 증대시키 위해 형성되지만 공통 전극 층이 또한 형성될 수 있다.
다음에는 단계(S12)가 예를 들어 듀얼 TFT 스위치를 취하여 설명된다. 도 8을 참조하면, 먼저, TFT 스위치의 어레이를 형성할 시에, 제 1 전도 층은 기판(30) 상에 형성되고, 게이트 전극 및 스캔 라인을 형성하기 위해 패턴화된다. 특히, 듀얼 TFT 스위치의 경우, 제 1 게이트 전극(311), 제 2 게이트 전극(321), 및 제 1 게이트 전극(311) 및 제 2 게이트 전극(321)과 전기적으로 연결되는 스캔 라인(35)이 형성된다. 이러한 단계에서, 다음에 형성되는 차폐 전극 층에 의해 작용되는 공통 전극 층은 형성되지 않는다. 더욱이, 이러한 단계에서는 주변 영역의 공통 전극이 형성된다. 물론, 이 단계에서 스토리지 커패시턴스를 증대시킬 필요가 있는 경우, 게이트 전극 및 스캔 라인과 동일한 층에 배치되는 (도시되지 않은) 공통 전극 층이 또한 형성될 수 있다. 도 9를 참조하면, 게이트 유전체 층(41)은 게이트 전극, 스캔 라인 및 기판을 커버하기 위해, 특히, 제 1 게이트 전극(311), 제 2 게이트 전극(321), 스캔 라인(35) 및 기판(30)을 커버하기 위해 형성된다. 도 10을 참조하면, (폴리실리콘과 같은) 반도체 층은 게이트 유전체 층(41) 상에 형성되고, TFT 스위치의 활성 패턴(34)을 형성하기 위해 패턴화된다. 도 11을 참조하면, 제 2 전도 층은 활성 패턴 및 게이트 유전체 층(41)을 커버하기 위해 형성되고, 소스 전극, 드레인 전극 및 데이터 라인을 형성하기 위해 패턴화된다. TFT 스위치가 듀얼 TFT 스위치인 경우에, 제 1 소스 전극(312), 제 1 드레인 전극(313), 제 2 소스 전극(322), 제 2 드레인 전극(323) 및 데이터 라인(36)이 형성된다. 제 1 소스 전극(312)은 데이터 라인(36)에 연결되고, 제 1 드레인 전극(313)은 제 2 소스 전극(322)에 연결된다. 바람직한 실시예로서, 스토리지 커패시턴스를 증대시키기 위해, 제 2 드레인 전극(323)은 픽셀 영역에 확장하고, 스토리지 커패시터는 제 2 드레인 전극(323), 및 게이트 전극과 동일한 층에 배치되는 상술한 공통 전극 층 사이에 형성된다. 물론, 큰 스토리지 커패시턴스가 필요하지 않은 경우, 제 2 드레인 전극(323)은 픽셀 영역에 확장할 수 없다. TFT 스위치의 형성은 3개의 마스크 프로세스를 포함한다.
본 발명에서, TFT 스위치는 듀얼 TFT 스위치이다. 그러나, TFT 스위치는 또한 단일의 TFT 스위치일 수 있다. 단일의 TFT 스위치의 형성 프로세스는 필름 층이 패턴화될 때 에칭에 의해 형성된 패턴을 조정하는 데 필요한 것을 제외하고는 듀얼 TFT 스위치의 형성 프로세스와 동일하다.
도 6, 도 12 및 도 3을 참조하면, 단계(S13)는 TFT 스위치의 어레이 및 기판(30)을 커버하기 위해 제 1 절연 층을 형성하도록 수행된다. 제 1 절연 층은 TFT 스위치를 보호하는 패시베이션 층(42)이다. 패시베이션 층(42)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이다. 패시베이션 층(42)은 화학 기상 증착(CVD)에 의해 형성된다. 이러한 단계에서, 패시베이션 층은 패턴화되지 않으며, 따라서 하나의 마스크 프로세스가 생략될 수 있다.
도 6, 도 13 및 도 3을 참조하면, 단계(S14)는 제 1 절연 층 상에 전도 층을 형성하기 위해 수행되고, 차폐 전극 층(37)을 형성하기 위해 전도 층을 패턴화한다. 차폐 전극 층(37)은 스캔 라인(35) 및 데이터 라인(36) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 전도 층은 기상 증착에 의해 형성되고, 포토리소그래피 또는 에칭에 의해 패턴화된다. 패턴화에서 에칭될 필요가 있는 전도 층의 부분은 형성된 차폐 전극 층의 위치 및 형상에 따라 결정된다. 이러한 구조의 상기 설명에서 차폐 전극 층의 물질, 위치, 형상 및 구조에 관한 특징이 참조될 수 있으며, 여기에 반복되지 않을 것이다. 제 1 실시예에서, 전도 층이 차폐 전극 층(37)을 형성하기 위해 에칭될 때, 차폐 전극 층이 비아 홀(45)과 전기적으로 연결하지 않도록 하기 위해 픽셀 전극이 제 2 드레인 전극에 전기적으로 연결되는 비아 홀(45)이 배치되는 영역에서 전도성 물질을 에칭할 필요가 있다는 것이 주목된다. 따라서, 개구부(44)는 차폐 전극 층(37)에 형성되고, 나중에 형성된 비아 홀(45)을 둘러싸고 있다. 개구부(44)의 개구는 나중에 형성된 비아 홀(45)의 개구보다 크며, 개구부(44)는 비아 홀(45)에 접촉될 수 없다. 바람직한 실시예로서, 전도 층이 차폐 전극 층(37)을 형성하기 위해 에칭될 때, 차폐 전극 층(37)은 TFT 스위치를 커버할 수 있다.
이러한 실시예에서, 차폐 전극 층(37)은 픽셀 영역에 확장하고, 공통 전위가 적용되며, 공통 전극 층의 역할을 한다. 차폐 전극 층(37)의 형성은 제 4 마스크 프로세스를 포함한다.
도 6, 도 14 및 도 3을 참조하면, 단계(S15)는 차폐 전극 층(37) 상에 제 2 절연 층(43)을 형성하기 위해 수행된다. 특히, 제 2 절연 층(43)은 차폐 전극 층(37)을 커버하고, 하위 층에 개구부(44) 및 다른 구조를 채운다. 말하자면, 제 2 절연 층(43)은 전체 TFT 어레이 기판에 퍼져 있다. 그러나, 제 2 절연 층(43)이 차폐 전극 층(37)을 커버하는 한, 제 2 절연 층(43)은 전체 TFT 어레이 기판에 퍼져 있다는 제한을 두지 않는다. 제 2 절연 층(43)은 커패시터 유전체 층의 역할을 한다. 제 2 절연 층(43)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이고, 제 2 절연 층(43)은 화학 기상 증착(CVD)에 의해 형성된다.
도 6, 도 15 및 도 3을 참조하면, 단계(S16)는 TFT 스위치의 드레인 전극을 노출시키는 비아 홀(45)을 형성하기 위해 제 1 절연 층(42) 및 제 2 절연 층(43)을 에칭하도록 수행되며, 비아 홀(45)은 개구부(44)를 통해 실행한다. 단계(S17)는 제 2 절연 층(43) 상에 픽셀 전극 층을 형성하기 위해 수행되고, 픽셀 전극(38)의 어레이를 형성하기 위해 픽셀 전극 층을 패턴화하며, 픽셀 전극(38)의 각각은 비아 홀(45)을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 적어도 하나의 픽셀 전극(38)은 중복 부분을 커버한다. 이 경우에, 픽셀 전극(38)은 스캔 라인(35) 및 데이터 라인(36) 중 하나에 의해 중복되는 중복 부분을 갖는다. 그러나, 기판에 수직인 방향에서, 차폐 전극 층(37)은 용량성 누화를 방지하기 위해 픽셀 전극(38)과 중복된 스캔 라인(35) 및 데이터 라인(36)과 픽셀 전극(38)의 중복 부분에 배치된다. 게다가, 차폐 전극 층(37)은 공통 전위가 적용되고, 공통 전극 층의 역할을 한다. 스토리지 커패시터는 차폐 전극 층(37) 및 차폐 전극 층(37)과 중복된 픽셀 전극(38) 사이에 형성된다. 바람직한 실시예로서, 차폐 전극 층(37)이 TFT 스위치를 커버할 수 있다면, 픽셀 전극(38)은 또한 TFT 스위치를 커버할 수 있다. 이런 식으로, 픽셀 전극(38)과 TFT 스위치 사이의 차폐 전극 층(37)의 존재로 인해, 개구율이 (특히 반사형 LCD, 전자 종이에 대한) TFT 스위치를 커버하는 픽셀 전극(38)에 의해 증가되는 동안 픽셀 전극(38)과 TFT 스위치 사이의 간섭은 방지된다.
특히, 비아 홀(45)을 형성하는 방법에서, 패턴화된 포토레지스트 층은 제 2 절연 층(43) 상에 형성되고, 비아 홀의 위치는 정의된다(개구부(44)의 영역 내에 배치된다). 결과적으로, 마스크, 제 2 절연 층(43) 및 제 1 절연 층(42)의 역할을 하는 패턴화된 포토레지스트 층은 제 2 절연 층(43) 및 제 1 절연 층(42) 내에 비아 홀(45)을 형성하도록 에칭된다. 제 2 드레인 전극(323)은 각 비아 홀(45)의 바닥에 노출된다. 그런 다음, 패턴화된 포토레지스트 층은 제거된다. 비아 홀의 형성은 제 5 마스크 프로세스를 포함한다.
특히, 픽셀 전극의 어레이을 형성하는 방법에서, 전도 층은 제 2 절연 층(43)과 비아 홀(45)의 측벽 및 바닥을 커버하기 위해 형성되고, 그 후 전도 층은 픽셀 전극(38)을 형성하기 위해 패턴화되고, 픽셀 전극(38)은 공통 전극 층으로 사용되는 차폐 전극 층(37)에 대향하며, 하나의 픽셀 전극(38)은 단계(S14)에서 언급된 스캔 라인(35) 및 데이터 라인(36) 중 하나와 차폐 전극 층(37)의 중복 부분을 커버한다. 전도 층이 패턴화될 때, 패턴은 픽셀 전극의 특정 크기, 형상 및 위치에 따라 결정된다. 제 1 실시예에서, 픽셀 전극(38)은 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 인접한 픽셀 전극과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖는다. 그러나, 본 발명에서, 스캔 라인 및 데이터 라인과 픽셀 전극(38)의 중복 부분은 도 3에 도시된 특정 예로 제한되지 않는다. 픽셀 전극(38)은 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가질 수 있고, 또한 픽셀 전극(38)과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 가질 수 있다. 본 발명의 제 1 실시예에 따라 TFT 어레이 기판을 형성하는 방법에서, 제 1 픽셀 전극은 제 1 픽셀 전극과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 또한 제 1 픽셀 전극과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖는다. 중복의 특정 예에 대해, 상술한 구조 부분의 대응하는 설명이 참조될 수 있다. 필요에 따라 특정 중복 방식이 결정될 수 있다. 본 발명에서, 픽셀 전극(38)은 픽셀 전극(38)과 결합된 데이터 라인(36)에 의해 중복되는 중복 부분을 가지며, 인접한 픽셀 전극과 결합된 스캔 라인(35)에 의해 중복되는 중복 부분을 갖는다. 바람직한 실시예에서, 픽셀의 개구율은 최대 87.3 %일 수 있다. 더욱이, 이런 방식으로, 픽셀 전극(38) 및 차폐 전극 층(37)은 양자 모두 사각형의 형상이며, 픽셀 전극(38) 및 차폐 전극 층(37)은 양호한 방식으로 용량성 누화를 방지하기 위해 TFT 스위치를 차폐한다.
제 1 실시예에서, 픽셀 전극의 형성은 제 6 마스크 프로세스를 포함한다.
이러한 도 3, 도 4 및 도 5의 실시예에서 설명된 제 1 픽셀 전극(38)은 방법의 개시물에 설명된 픽셀 전극(38)에 대응하는 것이 주목된다.
본 발명의 제 1 실시예에 따라 TFT 어레이 기판을 형성하는 방법은 종래 기술에 사용되는 유기 물질 층을 사용하지 않고 제 6 마스크 프로세스를 포함하며, 따라서 비용이 이에 대응하여 감소되고, 제조 프로세스가 비교적 간단하며, 생산의 수율은 이에 대응하여 향상된다.
제 2 실시예
도 16은 본 발명의 제 2 실시예에 따른 TFT 어레이 기판의 개략적인 부분 평면도이고, 도 17은 도 16의 라인 a-a를 따라 취해진 TFT 어레이 기판의 개략적인 단면도이며, 도 18은 본 발명의 제 2 실시예에 따른 TFT 어레이 기판의 픽셀 배열의 개략적인 평면도이다. 도 16, 도 17 및 도 18을 참조하면, 본 발명의 제 2 실시예에 따른 TFT 어레이 기판은
기판(100); 상기 기판(100) 위에 배치되고, 다수의 스캔 라인(52), 다수의 스캔 라인(52)과 교차하는 다수의 데이터 라인(51) 및 다수의 TFT 스위치를 포함하는 TFT 스위치의 어레이로서, 일반적으로, 다수의 스캔 라인(52)은 서로 평행하게 배치되고, 다수의 데이터 라인(51)은 서로 평행하게 배치되고 다수의 스캔 라인(52)에 수직이며, 상기 스캔 라인(52) 및 상기 데이터 라인(51)의 교차에 의해 정의된 영역은 픽셀 영역이며, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결된 게이트 전극, 데이터 라인에 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하는 상기 TFT 스위치의 어레이; 및 상기 기판(100) 위에 배치되고, 픽셀 전극의 각각이 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되는 픽셀 전극의 어레이를 포함한다. 제 2 실시예에서, 적어도 하나의 제 1 픽셀 전극(54) 및 적어도 하나의 제 2 픽셀 전극(64)은 픽셀 전극의 어레이에 배치되며, 각각의 제 1 픽셀 전극(54)은 스캔 라인(52) 및 데이터 라인(51) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 특히, 각각의 제 1 픽셀 전극(54)은 인접한 스캔 라인(52) 및 인접한 데이터 라인(51) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 중복 부분에서, 제 1 픽셀 전극(54) 및 상기 제 1 픽셀 전극(54)에 의해 중복되는 스캔 라인(52) 및/또는 데이터 라인(51) 사이에는 차폐 전극 층(53)이 배치된다. 각각의 제 2 픽셀 전극(64) 및 대응하는 TFT 스위치의 드레인 전극은 동일한 층에 배치되어 전기적으로 연결된다.
제 2 실시예에서, 공통 전극 층으로서, 차폐 전극 층(53)에는 공통 전위가 적용된다. 바람직하게는, 차폐 전극 층(53)은 픽셀 영역에 확장하고, 제 1 픽셀 전극(54)과 대향하며, 스토리지 커패시터가 차폐 전극 층(53)과 제 1 픽셀 전극(54) 사이에 형성된다. 기판(100)에 수직인 방향으로, 공통 전극 층(63)이 기판(100)과 제 2 픽셀 전극(64) 사이에 배치되고, 공통 전극 층(63), 스캔 라인 및 게이트 전극은 동일한 층에 있다. 스토리지 커패시터는 공통 전극 층(63)과 제 2 픽셀 전극(64) 사이에 형성된다. 특히, 각각의 제 2 픽셀 전극(64)은 픽셀 영역에 확장하는 드레인 전극에 의해 형성될 수 있으며, 말하자면, 제 2 픽셀 전극(64)은 픽셀 영역에 확장하는 드레인 전극에 의해 작용될 수 있다. 듀얼 TFT 스위치의 경우, 제 2 드레인 전극(523)은 제 2 픽셀 전극(64)의 역할을 하도록 픽셀 영역에 확장한다. 그러나, 제 2 픽셀 전극(64) 및 제 2 드레인 전극(523)이 동일한 층에 배치되어 전기적으로 연결되는 것이 보장되는 한, 제 2 픽셀 전극(64)은 또한 제 2 드레인 전극을 확장하기 보다는 별도로 형성될 수 있다. 말하자면, 제 2 실시예에서, TFT 스위치의 어레이는 제 1 픽셀 구조(50) 및 제 2 픽셀 구조(60)를 포함한다. 제 1 픽셀 구조의 스토리지 커패시터는 차폐 전극 층(53), 제 1 픽셀 전극(54), 및 차폐 전극 층(53)과 제 1 픽셀 전극(54) 사이의 제 2 절연 층(130)에 의해 형성된다. 제 2 픽셀 구조의 스토리지 커패시터는 공통 전극 층(63), 제 2 픽셀 전극(64), 및 공통 전극 층(63)과 제 2 픽셀 전극(64) 사이의 게이트 유전체 층(110)에 의해 형성된다. 물론, 도 17을 참조하면, 제 1 픽셀 구조(50)의 스토리지 커패시턴스를 증대시킬 필요가 있는 경우, 픽셀의 TFT 스위치의 드레인 전극은 전극(64')을 형성하기 위해 픽셀 영역에 확장할 수 있고, 스토리지 커패시터는 또한 전극(64')과 차폐 전극 층(53) 사이에 형성될 수 있다. 더욱이, 기판(100)에 수직인 방향에서, 공통 전극 층(63')이 기판(100)과 전극(64) 사이에 형성되는 경우, 스토리지 커패시터는 전극(64')과 공통 전극 층(63') 사이에 형성될 것이다.
제 2 실시예에서, 차폐 전극 층(53)이 스캔 라인 및/또는 데이터 라인과 제 1 픽셀 전극의 중복 부분에 배치되기 때문에, 차폐 전극 층(53)은 하위 층에서 데이터 라인 및 스캔 라인에 의해 생성되는 전기장을 차폐할 수 있다. 따라서, 제 1 픽셀 전극이 대응하는 데이터 라인 및 대응하는 스캔 라인에 의해 중복되는 중복 부분을 갖는 경우에, 픽셀의 개구율은 향상되고, 용량성 누화 현상은 발생하지 않을 수 있다. 게다가, 낮은 k 유기 물질의 미사용 때문에, 이에 대응하여, 제조 비용은 감소되고, 프로세스는 단순해지며, 제품의 수율은 더 높다. 게다가, 두꺼운 유기 물질 층이 없기 때문에, 이에 대응하여, TFT 스위치 어레이 기판은 더 얇게 된다.
도 16에 도시된 이러한 실시예에서, TFT 스위치는 또한 듀얼 TFT 스위치이지만, 듀얼 TFT 스위치에 제한되지 않으며, 또한 단일의 TFT 스위치일 수 있다. 제 1 실시예에서 듀얼 TFT 스위치에 대한 상세 사항이 여기서 참조로 통합될 수 있다.
더욱이, 제 2 실시예에서, 차폐 전극 층(53)은 양호한 차폐를 위해 TFT 스위치를 차폐한다. 차폐 전극 층이 TFT 스위치를 차폐하는 경우에, 차폐 전극 층은 또한 양호하게 용량성 누화를 방지하기 위해 TFT 스위치에 의해 생성된 전기장을 차폐할 수 있다. 이 경우에, 제 1 픽셀 전극은 또한 개구율을 더 증가시키기 위해 TFT 스위치를 커버할 수 있다.
도 16, 도 17 및 도 18에 도시된 제 2 실시예에서, 제 1 픽셀 전극(54)은 제 1 픽셀 전극(54)과 결합된 데이터 라인(51) 및 스캔 라인(52)에 의해 중복되는 중복 부분을 가지고, 또한 인접한 픽셀 전극과 결합된 데이터 라인(51) 및 스캔 라인(52)에 의해 중복되는 중복 부분을 가지며, 이는 픽셀의 개구율을 더 양호하게 향상시킬 수 있다. 그러나, 본 발명의 제 2 실시예에서, 데이터 라인(51) 및 스캔 라인(52)과 제 1 픽셀 전극(54)의 중복은 제 1 픽셀 전극(54)과 결합된 데이터 라인(51) 및 스캔 라인(52), 및 인접한 픽셀 전극과 결합된 데이터 라인(51) 및 스캔 라인(52)과의 중복에 제한되지 않는다. 또한, 제 1 픽셀 전극(54)은 제 1 픽셀 전극(54)과 결합된 데이터 라인(51)에 의해 중복되는 중복 부분을 가지고, 인접한 픽셀 전극과 결합된 데이터 라인(51)에 의해 중복되는 중복 부분을 갖지만, 제 1 픽셀 전극(54)과 결합된 스캔 라인(52)과도 인접한 픽셀 전극과 결합된 스캔 라인(52)과도 중복 부분을 갖지 않을 수 있다. 이전에 나열된 경우와 달리, 당업자는 픽셀의 개구율을 향상시키기 위해 제 1 픽셀 전극(54)이 인접한 데이터 라인 및 인접한 스캔 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 것이 보장되는 한 본 발명의 제 2 실시예의 가이드에 따라 데이터 라인 및 스캔 라인과의 제 1 픽셀 전극(54)의 중복을 의심없이 추론할 수 있다.
제 2 실시예에서, 제 1 픽셀 전극(54)은 제 2 픽셀 전극(64)에 인접해 있지만, 제 1 픽셀 전극(54)은 또한 제 2 픽셀 전극(64)에 인접하지 않을 수 있다. 더욱이, 본 발명에서, 제 1 픽셀 전극(54) 및 제 2 픽셀 전극(64)을 포함하는 것을 제외하고, TFT 어레이 기판은 여전히 종래 기술에 잘 알려진 픽셀 전극을 포함할 수 있다. 이러한 방식으로, 전체 TFT 어레이 기판의 개구율은 또한 향상될 수 있다. 그러나, 본 발명에서, 도 18을 참조하면, 제 1 픽셀 전극(54)은 제 2 픽셀 전극(64)에 인접하고, 픽셀 전극의 어레이가 제 1 픽셀 전극(54) 및 제 2 픽셀 전극(64)이 대안적으로 배치되는 식으로 형성되는 것이 바람직하다. 제 1 픽셀 전극(54) 및 제 2 픽셀 전극(64)이 서로 인접하고, 픽셀 전극의 어레이가 제 1 픽셀 전극(54) 및 제 2 픽셀 전극(64)이 대안적으로 배치되는 식으로 형성되는 경우에, 제 1 픽셀 전극(54)은 인접한 픽셀로 확장하고, 인접한 픽셀 전극과 결합된 데이터 라인(51) 및 스캔 라인(52)을 커버할 수 있다. 이에 대응하여, 차폐 전극 층(53)은 또한 인접 픽셀로 확장하고, 차폐 역할을 하기 위해 인접한 픽셀 전극과 결합된 데이터 라인(51) 및 스캔 라인(52)을 커버한다. 제 1 픽셀 전극(54)이 인접한 픽셀로 확장하고, 제 1 픽셀 전극(54)과 인접해 있는 인접한 픽셀의 데이터 라인(51) 및 스캔 라인(52)을 커버하는 경우에, 픽셀의 개구율은 최대 95%일 수 있다.
게다가, 본 발명의 제 2 실시예에서, 제 1 픽셀 전극(54)은 제 2 픽셀 전극(64)에 의해 중복되는 중복 부분을 가질 수 있다. 이에 대응하여, 제 1 픽셀 전극 및 제 2 픽셀 전극의 중복 부분 상에서, 차폐 전극 층(53)은 또한 차폐 역할을 하기 위해 제 1 픽셀 전극 및 제 2 픽셀 전극의 중복 부분으로 확장한다. 이 경우에, 픽셀의 개구율은 높다.
도 17을 참조하면, 제 1 절연 층은 차폐 전극 층(53)과 데이터 라인(51) 사이에 배치된다. 제 1 절연 층은 TFT 스위치의 어레이 및 기판(100)을 커버하는 패시베이션 층(120)이다. 패시베이션 층(120) 및 게이트 유전체 층(110)은 차폐 전극 층(53)과 스캔 라인(52)(스캔 라인은 도면의 절단 위치에 표시되지 않음) 사이에 배치된다. 게이트 유전체 층(110)은 TFT 스위치의 게이트 전극 및 스캔 라인을 커버한다. 제 2 절연 층(130)은 차폐 전극 층(53)과 제 1 픽셀 전극(54) 사이에 배치된다. 제 2 절연 층(130)은 커패시터 유전체 층의 역할을 한다.
제 1 픽셀 전극(54)은 제 1 절연 층 및 제 2 절연 층에 배치된 비아 홀을 통해 드레인 전극에 전기적으로 연결된다. 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 대한 제 1 픽셀 전극의 전기적 연결과 관련하여, 제 1 실시예에서 비아 홀을 통한 드레인 전극에 대한 제 1 픽셀 전극의 전기적 연결의 설명에 대한 참조가 행해질 수 있어, 상세한 설명은 여기서 생략된다. 더욱이, 이러한 실시예에서, 비아 홀이 차폐 전극 층에 전기적으로 연결되는 것을 방지하기 위해, 차폐 전극 층은 비아 홀에서 떨어져 유지될 필요가 있다. 차폐 전극 층이 비아 홀에서 떨어져 유지되는 특정 상세 사항에 대해서는 제 1 실시예에서의 상관된 부분이 참조될 수 있어, 그것은 여기에 반복되지 않을 것이다.
제 2 실시예에서, 제 1 픽셀 전극(54)의 물질은 (반사형 LCD, 전자 종이에 적용 가능한) 금속 또는 (투과형 액정 디스플레이, 전자 종이에 적용 가능한) ITO와 같은 투명한 전기 전도 물질이지만, 나열된 물질로 제한되지 않고, 또한 당업자에 잘 알려진 다른 물질일 수 있다. 제 2 픽셀 전극(64)의 물질은 (반사형 LCD, 전자 종이에 적용 가능한) 금속 또는 (투과형 액정 디스플레이, 전자 종이에 적용 가능한) ITO와 같은 투명한 전기 전도 물질이지만, 나열된 물질로 제한되지 않고, 또한 당업자에 잘 알려진 다른 물질일 수 있다. 차폐 전극 층(53)의 물질은 금속 또는 ITO와 같은 투명한 전기 전도 물질이지만, 나열된 물질로 제한되지 않고, 또한 당업자에 잘 알려진 다른 물질일 수 있다.
기판(100)은 유리 기판이지만, 유리 기판에 제한되지 않고, 또한 당업자에 잘 알려진 다른 물질일 수 있다. 패시베이션 층(120)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이지만, 이러한 물질에 제한되지 않는다. 게이트 유전체 층(110)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이지만, 이러한 물질에 제한되지 않는다. 제 2 절연 층(130)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이지만, 이러한 물질에 제한되지 않는다.
도 16 및 도 17을 참조하면, 본 발명의 TFT 어레이 기판은 기판(100)에 수직인 방향을 따라 한층씩에 기초하여 상세히 설명되고, 예를 들어 듀얼 TFT 스위치(제 1 TFT 스위치(51) 및 제 2 TFT 스위치(52))를 취하여 설명된다. 제 1 게이트 전극(511), 제 2 게이트 전극(521), 스캔 라인(52) 및 공통 전극 층(63)은 기판(100)의 제 1 층에 배치되고, 공통 전극 층(63)은 제 2 픽셀 전극(64)에 대향한다. 게이트 유전체 층(110)은 제 1 게이트 전극(511), 제 2 게이트 전극(521), 스캔 라인(52), 공통 전극 층(63) 및 기판(100)을 커버하는 제 2 층에 배치된다. TFT 스위치의 (도면의 절단 위치에 도시되지 않은) 활성 패턴은 제 3 층에 배치되고, 게이트 유전체 층(110) 위에 배치된다. 데이터 라인(51), 제 1 소스 전극(512), 제 1 드레인 전극(513), 제 2 소스 전극(522) 및 제 2 드레인 전극(523)은 제 4 층에 배치되고, 제 2 드레인 전극(523)은 제 2 픽셀 전극(64)의 역할을 하도록 픽셀 영역에 확장하고, 제 2 픽셀 전극(64)은 공통 전극 층(63)에 대향한다. 패시베이션 층(120)은 TFT 스위치의 어레이 및 데이터 라인(51)을 커버하는 제 5 층에 배치된다. 이러한 실시예에서, 패시베이션 층(120)은 TFT 스위치 및 데이터 라인을 보호하기 위해 전체 TFT 어레이 기판에 퍼져 있다. 차폐 전극 층(53)은 기판(100)에 평행한 방향으로 공통 전극 층(63)에 인접한 제 6 층에 배치된다. 차폐 전극 층(53)은 픽셀 영역에 확장하고, 데이터 라인(51) 및/또는 스캔 라인(52)에 의해 중복되는 중복 부분을 갖는다. 차폐 전극 층(53)은 공통 전위가 적용되고, 공통 전극 층의 역할을 한다. 차폐 전극 층(53) 및 공통 전극 층(63)이 양자 모두 공통 전위가 적용되기 때문에, 차폐 전극 층(53) 및 공통 전극 층(63)은 동일한 전위를 가지며, 중복 부분을 가지거나 중복 부분을 갖지 않을 수 있다. 비아 홀이 차폐 전극 층에서 떨어지는 것을 방지하고, 비아 홀이 차폐 전극 층에 전기적으로 연결되지 못하게 하기 위해 제 1 개구부(제 1 개구부는 도 17의 절단 위치에 도시되지 않음)는 차폐 전극 층에 배치된다. 제 2 픽셀 전극(64)을 노출하고, 제 2 픽셀 전극(64)에 의해 생성된 전기장이 차폐 전극 층에 의해 차폐되는 것을 방지하기 위해 제 2 개구부(71)는 또한 제 2 픽셀 전극(64)의 영역의 차폐 전극 층에 배치된다. 제 2 절연 층(130)은 제 7 층에 배치되고, 커패시터 유전체 층의 역할을 한다. 이러한 실시예에서, 제 2 절연 층(130)은 전체 TFT 어레이 기판에 퍼져 있다. 제 1 픽셀 전극(64)은 공통 전극 층(63)에 대향하는 제 8 층에 배치된다. 비아 홀은 제 1 절연 층 및 제 2 절연 층(130)에 배치된다. 제 1 픽셀 전극(64)은 비아 홀을 통해 제 2 드레인 전극에 전기적으로 연결된다. 제 1 픽셀 전극(64)은 제 1 픽셀 전극(64)과 결합된 데이터 라인(51) 및 스캔 라인(52)에 의해 중복되는 중복 부분을 갖는다. 이러한 실시예에서, 제 1 픽셀 전극(64)은 또한 인접한 픽셀 전극과 결합된 데이터 라인(51) 및 스캔 라인(52)에 의해 중복되는 중복 부분을 가지며, 이는 개구율을 더 향상시킬 수 있다.
제 2 실시예에서, 픽셀 전극의 어레이는 제 1 픽셀 전극 및 제 2 픽셀 전극을 포함한다. 각각의 제 2 픽셀 전극 및 TFT 스위치의 드레인 전극은 동일한 층에 배치되어 전기적으로 연결된다. 차폐 전극 층은 픽셀 영역에 확장하고, 제 1 픽셀 전극에 대향하고, 공통 전위가 적용되며, 공통 전극 층의 역할을 한다. 기판에 수직인 방향으로, 공통 전극 층은 기판과 제 2 픽셀 전극 사이에 배치된다. 제 1 픽셀 전극은 제 2 픽셀 전극에 인접해 있다. 제 1 픽셀 전극은 제 1 픽셀 전극과 결합된 스캔 라인 및 데이터 라인에 의해 중복되는 중복 부분을 가지며, 또한 인접한 픽셀 전극과 결합된 스캔 라인 및 데이터 라인에 의해 중복되는 중복 부분을 갖는다. 이 경우에, 픽셀의 개구율은 최대 95%일 수 있다. 게다가, 제 1 픽셀 전극은 또한 제 2 픽셀 전극에 의해 중복되는 중복 부분을 가질 수 있다. 중복 부분에서, 차폐 전극 층은 제 1 픽셀 전극 및 제 2 픽셀 전극의 중복 부분으로 확장한다. 이 경우에, 픽셀의 개구율은 거의 최대 100%일 수 있다. 더욱이, 차폐 전극 층(53)은 제 1 픽셀 전극이 데이터 라인, 스캔 라인 및 제 2 픽셀 전극에 의해 중복되는 중복 부분에 배치되고, 차폐 전극 층(53)은 데이터 라인 및 스캔 라인 위에 배치된다. 따라서, 데이터 라인 및 스캔 라인에 의해 생성된 전기장은 차폐될 수 있고, 제 1 픽셀 전극과 제 1 픽셀 전극에 의해 중복되는 데이터 라인 및 스캔 라인 사이, 및 제 1 픽셀 전극과 제 2 픽셀 전극 사이에서 기생 커패시턴스가 생성되는 것이 방지된다. 더욱이, 종래 기술에 사용된 두꺼운 유기 물질 층이 없기 때문에, TFT 어레이 기판은 더욱 얇게 된다.
도 19는 본 발명의 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법의 개략적인 흐름도이다. 도 19를 참조하면, 본 발명의 제 2 실시예에 따른 TFT 어레이 기판을 형성하는 방법은,
기판을 제공하는 단계(S21);
상기 기판 상에 TFT 스위치의 어레이 및 공통 전극 층을 형성하는 단계(S22)로서, 상기 TFT 스위치의 어레이는 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하며, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며, 적어도 하나의 드레인 전극은 제 2 픽셀 전극이 되도록 픽셀 영역에 확장하며, 제 2 픽셀 전극은 공통 전극 층과 대향하는 상기 형성하는 단계(S22);
상기 TFT 스위치의 어레이 및 상기 기판을 커버하도록 제 1 절연 층을 형성하는 단계(S23);
상기 제 1 절연 층 상에 전도 층을 형성하고, 상기 차폐 전극 층을 형성하도록 상기 전도 층을 패턴화하는 단계(S24)로서, 상기 차폐 전극 층은 상기 제 2 픽셀 전극의 영역에 제 2 개구부, 및 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 상기 패턴화하는 단계(S24);
상기 차폐 전극 층 및 상기 제 2 개구부를 커버하도록 제 2 절연 층을 형성하는 단계(S25);
상기 드레인 전극을 노출시키기 위해 비아 홀을 형성하도록 상기 제 1 절연 층 및 상기 제 2 절연 층을 에칭하는 단계(S26); 및
상기 제 2 절연 층 상에 제 1 픽셀 전극 층을 형성하고, 상기 제 1 픽셀 전극을 형성하기 위해 상기 제 1 픽셀 전극 층을 패턴화하는 단계(S27)를 포함하는데, 상기 제 1 픽셀 전극 및 상기 제 2 픽셀 전극은 교대 배열로 배치되고, 각각의 제 1 픽셀 전극은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 적어도 하나의 제 1 픽셀 전극은 중복 부분을 커버한다.
도 20 내지 도 25는 본 발명의 제 2 실시예에 따라 TFT 스위치 어레이 기판을 형성하는 방법의 흐름의 도 16에서 라인 a-a를 따라 취해진 개략적인 단면도이다. 다음에는, 본 발명의 제 2 실시예에 따라 TFT 스위치 어레이 기판을 형성하는 방법이 도 16, 도 19 및 도 20 내지 도 25와 함께 상세히 설명될 것이다.
도 19, 도 20 및 도 16을 참조하면, 단계(S21)는 기판(100)을 제공하기 위해 수행된다. 기판(100)은 유리 기판이지만, 유리 기판에 제한되지 않으며, 또한 예를 들어 석영 기판 또는 플라스틱 기판일 수 있다.
도 19, 도 21 및 도 16을 참조하면, 단계(S22)는 기판(100)에 TFT 스위치의 어레이 및 공통 전극 층(63)을 형성하기 위해 수행된다. TFT 스위치의 어레이는 다수의 스캔 라인(52), 다수의 스캔 라인(52)과 교차하는 다수의 데이터 라인(51) 및 다수의 TFT 스위치를 포함한다. 각각의 TFT 스위치는 스캔 라인(52)에 전기적으로 연결되는 게이트 전극, 데이터 라인(51)에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함한다. 적어도 하나의 드레인 전극은 제 2 픽셀 전극(64)의 역할을 하도록 픽셀 영역에 확장하고, 제 2 픽셀 전극은 공통 전극 층(63)과 대향한다.
다음에는 단계(S22)가 예를 들어 듀얼 TFT 스위치를 취하여 설명된다. TFT 스위치의 모든 구조가 도면의 절단 위치에 도시되지 않으며, 따라서 제 1 실시예에서의 TFT 스위치를 형성하는 개략도가 참조될 수 있다는 것이 주목된다. 먼저, TFT 스위치를 형성할 시에, 제 1 전도 층은 기판(100) 상에 형성되고, 게이트 전극, 스캔 라인(52) 및 공통 전극 층(63)을 형성하기 위해 패턴화된다. 특히, 듀얼 TFT 스위치의 경우, 제 1 게이트 전극(511), 제 2 게이트 전극(521), 제 1 게이트 전극(511) 및 제 2 게이트 전극(521)과 전기적으로 연결되는 스캔 라인(52) 및 공통 전극 층(63)이 형성된다. 공통 전극 층(63)과 제 2 픽셀 전극 사이에 스토리지 커패시터를 형성하면서, 공통 전극 층(63)은 2개의 인접한 픽셀에서 제 2 픽셀 전극의 영역에만 배치되고, 다음에 형성되는 제 2 픽셀 전극에 대향한다. 이러한 단계에서, 공통 전극 층은 2개의 인접한 픽셀에서 제 1 픽셀 전극의 영역에 형성되지 않으며, 제 1 픽셀 전극의 영역 내의 공통 전극 층은 다음에 형성되는 차폐 전극 층에 의해 작용된다. 더욱이, 이러한 단계에서는 주변 영역의 공통 전극이 형성된다. 물론, 이 단계에서 스토리지 커패시턴스를 증대시킬 필요가 있는 경우, 게이트 전극 및 스캔 라인과 동일한 층에 배치되는 (도시되지 않은) 공통 전극 층은 또한 제 1 픽셀 전극이 배치되는 영역에 형성될 수 있다. 그리고 나서, 게이트 유전체 층(110)은 게이트 전극, 스캔 라인 및 기판을 커버하기 위해 형성되며, 말하자면, 게이트 유전체 층(110)은 제 1 게이트 전극(511), 제 2 게이트 전극(521), 스캔 라인(52), 공통 전극 층(63) 및 기판(100)을 커버한다. (도시되지 않은) 활성 패턴은 게이트 유전체 층(110) 상에 형성된다. 제 2 전도 층은 활성 패턴 및 게이트 유전체 층(110)을 커버하기 위해 형성되고, 소스 전극, 드레인 전극 및 데이터 라인을 형성하기 위해 패턴화된다. TFT 스위치가 듀얼 TFT 스위치인 경우에, 제 1 소스 전극(512), 제 1 드레인 전극(513), 제 2 소스 전극(522), 제 2 드레인 전극(523) 및 데이터 라인(51)이 형성된다. 제 2 드레인 전극(523)은 제 2 픽셀 전극(64)을 형성하기 위해 픽셀 영역에 확장한다. 그러나, 제 2 픽셀 전극(64)은 패턴화하는 단계에서 별도로 형성될 수 있고, 다음에 제 2 드레인 전극(523)과 제 2 픽셀 전극(64)을 전기적으로 연결할 수 있다. TFT 스위치의 형성은 3개의 마스크 프로세스를 포함한다.
제 2 실시예에서, TFT 스위치는 듀얼 TFT 스위치이며, 대안적으로, TFT 스위치는 단일의 TFT 스위치일 수 있다. 단일의 TFT 스위치의 형성 프로세스는 필름 층이 패턴화될 때 에칭에 의해 형성된 패턴을 조정하는 데 필요한 것을 제외하고는 듀얼 TFT 스위치의 형성 프로세스와 동일하다.
도 19, 도 22 및 도 16을 참조하면, 단계(S23)는 TFT 스위치의 어레이 및 기판(100)을 커버하기 위해 제 1 절연 층을 형성하도록 수행된다. 제 1 절연 층은 TFT 스위치를 보호하는 패시베이션 층(120)이다. 특정 응용에서, 패시베이션 층(120)은 전체 TFT 어레이 기판에 퍼져 있다. 패시베이션 층(120)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이다. 패시베이션 층(120)은 화학 기상 증착(CVD)에 의해 형성된다. 이러한 단계에서, 패시베이션 층은 패턴화되지 않으며, 하나의 마스크 프로세스가 생략될 수 있다.
도 19, 도 23 및 도 16을 참조하면, 단계(S24)는 제 1 절연 층 상에 전도 층을 형성하기 위해 수행되고, 차폐 전극 층(53)을 형성하기 위해 전도 층을 패턴화한다. 차폐 전극 층(53)은 제 2 픽셀 전극의 영역에 제 2 개구부(71)를 가지며, 스캔 라인(52) 및 데이터 라인(51) 중 적어도 하나에 의해 중복되는 중복 부분을 갖는다. 이러한 단계에서, 차폐 전극 층(53)을 형성하기 위해 전도 층을 에칭하면, 차폐 전극 층은 (도면의 절단 위치에 도시되지 않은) 제 1 개구부를 갖는다. 제 1 개구부를 형성하는 목적은 다음에 형성되는 비아 홀이 차폐 전극 층에 전기적으로 연결되는 것을 방지하기 위한 것이다. 그래서, 비아 홀을 통과하는 영역의 전도 층을 에칭하고 제거하는 것이 필요하다. 차폐 전극 층(53)은 또한 제 2 픽셀 전극을 노출하기 위해 제 2 개구부(71)를 갖는다. 데이터 라인(51) 및 스캔 라인(52)과 차폐 전극 층(53)의 중복은 특히 TFT 어레이 기판 구조의 설명을 참조할 수 있다. 제 1 개구부에 관한 상세 사항에 대해, 제 1 실시예에 따른 TFT 어레이 기판의 형성에서 대응하는 부분의 설명은 참조될 수 있다. 제 1 개구부 및 제 1 개구부의 형성은 제 4 마스크 프로세스를 포함한다.
도 19, 도 24 및 도 16을 참조하면, 단계(S25)는 차폐 전극 층(53) 및 차폐 전극 층(53)의 제 2 개구부(71)를 커버하기 위해 제 2 절연 층(130)을 형성하도록 수행된다. 특히, 제 2 절연 층(130)은 차폐 전극 층(53)을 커버하고, 하위 층에 개구부(71) 및 다른 구조를 채운다. 말하자면, 제 2 절연 층(130)은 전체 TFT 어레이 기판에 퍼져 있지만, 차폐 전극 층(53)을 커버하고 개구부(71)를 채우는 한, 전체 TFT 어레이 기판에 퍼지는데 제한되지 않는다. 제 2 절연 층(130)은 커패시터 유전체 층의 역할을 한다. 제 2 절연 층(130)의 물질은 실리콘 질화물, 실리콘 산화물 또는 이의 조합이고, 제 2 절연 층(130)을 형성하는 방법은 화학 기상 증착(CVD)이다.
도 19, 도 25 및 도 16을 참조하면, 단계(S26)는 드레인 전극을 노출시키는 비아 홀을 형성하기 위해 제 1 절연 층 및 제 2 절연 층(130)을 에칭하도록 수행된다. 단계(S27)는 제 2 절연 층(130) 상에 제 1 픽셀 전극 층을 형성하고, 제 1 픽셀 전극(54)을 형성하기 위해 제 1 픽셀 전극 층을 패턴화하도록 수행된다. 제 1 픽셀 전극(54) 및 제 2 픽셀 전극(64)은 교대로 배열되고, 각각의 제 1 픽셀 전극은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 적어도 하나의 제 1 픽셀 전극은 중복 부분을 커버한다.
특히, 비아 홀(45)을 형성하는 방법에서, 패턴화된 포토레지스트 층은 제 2 절연 층(130) 상에 형성되고, 비아 홀의 위치는 정의된다(제 1 개구부의 영역 내에 배치된다). 마스크, 제 2 절연 층(43) 및 제 1 절연 층(42)의 역할을 하는 패턴화된 포토레지스트 층은 결과적으로 제 2 절연 층(130) 및 제 1 절연 층에 비아 홀을 형성하도록 에칭된다. 제 2 드레인 전극(523)은 각 비아 홀의 바닥에 노출된다. 그런 다음, 패턴화된 포토레지스트 층은 제거된다. 비아 홀의 형성은 제 5 마스크 프로세스를 포함한다. 특정 그래픽 표현을 위해, 제 1 실시예에 따른 TFT 어레이 기판의 형성 시의 대응하는 부분이 참조될 수 있다.
특히, 제 1 픽셀 전극(54)을 형성하는 방법에서, 전도 층은 제 2 절연 층(130)과 비아 홀의 측벽 및 바닥을 커버하기 위해 형성된다. 그 다음, 전도 층은 스캔 라인 및 데이터 라인 중 하나에 의해 중복되는 중복 부분을 가진 제 1 픽셀 전극(54)을 형성하도록 패턴화된다. 스캔 라인 및 데이터 라인과 제 1 픽셀 전극(54)의 중복 부분의 특정 상세 사항은 TFT 어레이 기판 구조의 설명이 참조될 수 있으며, 그것은 여기에 반복되지 않을 것이다. 전도 층이 패턴화되면, 패턴화 시의 패턴은 픽셀 전극의 특정 크기, 형상 및 위치에 따라 결정된다. 특정 중복 방식은 필요에 따라 결정될 수 있다. 본 발명에 예시된 이러한 실시예에서, 제 1 픽셀 전극(54)은 제 1 픽셀 전극(54)과 결합된 데이터 라인 및 스캔 라인에 의해 중복되는 중복 부분을 가지며, 또한 인접한 픽셀 전극과 결합된 스캔 라인 및 데이터 라인에 의해 중복되는 중복 부분을 갖는다. 바람직한 실시예에서, 픽셀의 개구율은 최대 95%일 수 있다. 선택적으로, 제 1 픽셀 전극(54) 및 차폐 전극 층(53)은 양자 모두 사각형의 형상이며, 이런 식으로, 제 1 픽셀 전극 및 차폐 전극 층은 TFT 스위치를 차폐한다.
제 2 실시예에서, 제 1 픽셀 전극의 형성은 제 6 마스크 프로세스를 포함한다.
본 발명의 제 2 실시예에 따라 TFT 어레이 기판을 형성하는 방법은 종래 기술에 사용되는 유기 물질 층을 사용하지 않고 제 6 마스크 프로세스를 포함하며, 따라서 비용이 이에 대응하여 감소되고, 제조 프로세스가 비교적 간단해지며, 생산의 수율은 또한 이에 대응하여 향상된다.
제 1 실시예에 따른 TFT 어레이 기판은 전자 종이 디스플레이에 적용할 수 있고, 또한 반사형 LCD 디스플레이에 적용할 수 있다.
상술한 TFT 어레이 기판에 기초하여, 본 발명은 또한 디스플레이 패널을 제공하며, 상기 디스플레이 패널은
TFT 어레이 기판;
상기 TFT 어레이 기판 위에 배치되는 전자 종이 필름;
상기 전자 종이 필름 위에 배치되는 투명 전극; 및
상기 투명 전극 위에 배치되는 투명 기판을 포함한다.
TFT 어레이 기판에 관한 특정 상세 사항에 대해, 이전의 다수의 TFT 어레이 기판의 상세 설명에 대한 참조가 행해질 수 있어 여기에 반복되지 않을 것이다. 전자 종이 필름, 전자 종이 필름 위에 배치된 투명 전극 및 투명 기판은 당업자에 잘 알려져 있으며, 여기에 반복되지 않을 것이다.
본 발명의 TFT 어레이 기판에 의해, 전자 종이에 적용할 수 있는 본 발명에 따른 디스플레이 패널은 픽셀의 높은 개구율, 양호한 디스플레이 효과, 더욱 얇은 두께, 비교적 간단한 형성 프로세스를 갖는다.
상술한 TFT 어레이 기판에 기초하여, 본 발명은 또한 다른 디스플레이 패널을 제공하는데, 상기 디스플레이 패널은
TFT 어레이 기판;
상기 TFT 어레이 기판 위에 배치되는 반사 층;
상기 반사 층 위에 배치되는 액정 층; 및
상기 액정 층 위에 배치되는 광 필터 플레이트를 포함한다.
TFT 어레이 기판에 관한 특정 상세 사항에 대해, 이전의 다수의 TFT 어레이 기판의 상세 설명에 대한 참조가 행해질 수 있어 여기에 반복되지 않을 것이다. 반사 액정 디스플레이 패널의 다른 양태는 상세히 설명되지 않으며, 본 기술 분야에 잘 알려져 있다.
본 발명의 TFT 어레이 기판에 의해, 본 발명에 따른 반사 디스플레이 패널은 픽셀의 높은 개구율, 양호한 디스플레이 효과, 더욱 얇은 두께, 비교적 간단한 형성 프로세스를 갖는다.
본 발명의 바람직한 실시예가 상술되었고, 본 발명을 제한하는 것으로 해석되지 않아야 한다. 본 발명의 범위에서 벗어나지 않고 여기에 개시된 방법 및 기술적 내용에 비추어 당업자에 의해 본 발명의 기술적 솔루션에 대한 많은 변경, 수정 및 균등물이 행해질 수 있다. 따라서, 본 발명의 범위에서 벗어나지 않고 본 발명의 기술적 요소에 따라 상기 실시예에 행해진 어떤 변경, 수정 및 균등물은 본 발명의 보호 범위 내에 있어야 한다.
Claims (26)
- TFT(박막 트랜지스터) 어레이 기판에 있어서,
기판;
상기 기판 위에 배치되고, 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하는 TFT 스위치의 어레이로서, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 TFT 스위치의 어레이; 및
상기 기판 위에 배치되는 픽셀 전극의 어레이로서, 상기 픽셀 전극의 각각은 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되는 상기 픽셀 전극의 어레이를 포함하는데;
적어도 하나의 제 1 픽셀 전극은 상기 픽셀 전극의 어레이에 배치되고, 각각의 제 1 픽셀 전극은 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 가지며, 중복 부분에서, 상기 제 1 픽셀 전극 및 상기 제 1 픽셀 전극과 중복하는 상기 스캔 라인 및/또는 데이터 라인 사이에는 차폐 전극 층이 배치되는
TFT 어레이 기판. - 청구항 1에 있어서,
각각의 제 1 픽셀 전극은 인접한 스캔 라인 및 인접한 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는
TFT 어레이 기판. - 청구항 1에 있어서,
상기 차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용되는
TFT 어레이 기판. - 청구항 1에 있어서,
상기 차폐 전극 층은 TFT 스위치를 커버하는
TFT 어레이 기판. - 청구항 1에 있어서,
상기 픽셀 전극의 어레이의 각각의 제 1 픽셀 전극은 인접한 스캔 라인 및 인접한 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는
TFT 어레이 기판. - 청구항 1에 있어서,
각각의 제 1 픽셀 전극은 인접한 데이터 라인 및 인접한 스캔 라인의 양자 모두에 의해 중복되는 하나 이상의 중복 부분을 갖는
TFT 어레이 기판. - 청구항 1에 있어서,
적어도 하나의 제 2 픽셀 전극은 상기 픽셀 전극의 어레이 내에 배치되며, 각각의 제 2 픽셀 전극 및 대응하는 TFT 스위치의 드레인 전극은 동일한 층에 배치되어 전기적으로 연결되고;
상기 차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용되며;
상기 기판에 수직인 방향에서, 상기 공통 전극 층은 상기 기판과 상기 제 2 픽셀 전극 사이에 배치되는
TFT 어레이 기판. - 청구항 7에 있어서,
각각의 제 2 픽셀 전극은 픽셀 영역으로 확장하는 상기 드레인 전극에 의해 형성되는
TFT 어레이 기판. - 청구항 7에 있어서,
상기 제 2 픽셀 전극은 금속 또는 투명한 전기 전도 물질로 만들어지는
TFT 어레이 기판. - 청구항 7에 있어서,
상기 제 1 픽셀 전극은 상기 제 2 픽셀 전극에 인접해 있는
TFT 어레이 기판. - 청구항 10에 있어서,
상기 픽셀 전극의 어레이는 교대 배열로 상기 제 1 픽셀 전극 및 상기 제 2 픽셀 전극을 배치하여 형성되는
TFT 어레이 기판. - 청구항 11에 있어서,
상기 제 1 픽셀 전극은 상기 제 2 픽셀 전극에 의해 중복되는 중복 부분을 갖는
TFT 어레이 기판. - 청구항 12에 있어서,
상기 제 1 픽셀 전극 및 상기 제 2 픽셀 전극의 중복 부분에서, 상기 차폐 전극 층은 상기 제 1 픽셀 전극 및 상기 제 2 픽셀 전극의 중복 부분으로 확장하는
TFT 어레이 기판. - 청구항 1에 있어서,
상기 차폐 전극 층은 금속 또는 투명한 전기 전도 물질로 만들어지며, 상기 제 1 픽셀 전극은 금속 또는 투명한 전기 전도 물질로 만들어지는
TFT 어레이 기판. - 디스플레이 패널에 있어서,
청구항 1에 따른 TFT 어레이 기판;
상기 TFT 어레이 기판 위에 배치되는 전자 종이 필름;
상기 전자 종이 필름 위에 배치되는 투명 전극; 및
상기 투명 전극 위에 배치되는 투명 기판을 포함하는
디스플레이 패널. - 디스플레이 패널에 있어서,
청구항 1에 따른 TFT 어레이 기판;
상기 TFT 어레이 기판 위에 배치되는 반사 층;
상기 반사 층 위에 배치되는 액정 층; 및
상기 액정 층 위에 배치되는 광 필터 플레이트를 포함하는
디스플레이 패널. - TFT 어레이 기판을 제조하는 방법에 있어서,
기판을 제공하는 단계;
상기 기판 상에 TFT 스위치의 어레이를 형성하는 단계로서, 상기 TFT 스위치의 어레이는 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하며, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 상기 형성하는 단계;
상기 TFT 스위치의 어레이 및 상기 기판을 커버하도록 제 1 절연 층을 형성하는 단계;
상기 제 1 절연 층 상에 전도 층을 형성하고, 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 차폐 전극 층을 형성하도록 상기 전도 층을 패턴화하는 단계;
상기 차폐 전극 층 상에 제 2 절연 층을 형성하는 단계;
상기 TFT 스위치의 드레인 전극을 노출시키기 위해 비아 홀을 형성하도록 상기 제 1 절연 층 및 상기 제 2 절연 층을 에칭하는 단계; 및
상기 제 2 절연 층 상에 픽셀 전극 층을 형성하고, 픽셀 전극의 어레이를 형성하기 위해 상기 픽셀 전극 층을 패턴화하는 단계를 포함하는데, 상기 픽셀 전극의 각각은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 상기 픽셀 전극 중 적어도 하나는 중복 부분을 커버하는
TFT 어레이 기판을 제조하는 방법. - 청구항 17에 있어서,
상기 차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용되는
TFT 어레이 기판을 제조하는 방법. - 청구항 17에 있어서,
상기 차폐 전극 층은 상기 스캔 라인 및 상기 데이터 라인의 양자 모두에 의해 중복되는 중복 부분을 갖는
TFT 어레이 기판을 제조하는 방법. - 청구항 17에 있어서,
상기 픽셀 전극의 각각은 제각기 중복 부분을 커버하는
TFT 어레이 기판을 제조하는 방법. - 청구항 17에 있어서,
상기 기판 상에 TFT 스위치의 어레이를 형성하는 단계는
상기 기판 상에 제 1 전도 층을 형성하고, 상기 게이트 전극 및 상기 스캔 라인을 형성하기 위해 상기 제 1 전도 층을 패턴화하는 단계;
상기 게이트 전극, 상기 스캔 라인 및 상기 기판을 커버하도록 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 상에 활성 패턴을 형성하는 단계; 및
상기 활성 패턴 및 상기 게이트 유전체 층을 커버하기 위해 제 2 전도 층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인을 형성하기 위해 상기 제 2 전도 층을 패턴화하는 단계를 포함하는
TFT 어레이 기판을 제조하는 방법. - TFT 어레이 기판을 제조하는 방법에 있어서,
기판을 제공하는 단계;
상기 기판 상에 TFT 스위치의 어레이 및 공통 전극 층을 형성하는 단계로서, 상기 TFT 스위치의 어레이는 다수의 스캔 라인, 다수의 스캔 라인과 교차하는 다수의 데이터 라인 및 다수의 TFT 스위치를 포함하고, 상기 TFT 스위치의 각각은 스캔 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하고, 적어도 하나의 드레인 전극은 제 2 픽셀 전극의 역할을 하도록 상기 픽셀 영역으로 확장하며, 상기 제 2 픽셀 전극은 상기 공통 전극 층과 반대인 상기 형성하는 단계;
상기 TFT 스위치의 어레이 및 상기 기판을 커버하도록 제 1 절연 층을 형성하는 단계;
상기 제 1 절연 층 상에 전도 층을 형성하고, 차폐 전극 층을 형성하도록 상기 전도 층을 패턴화하는 단계로서, 상기 차폐 전극 층은 상기 제 2 픽셀 전극의 영역에 제 2 개구부, 및 상기 스캔 라인 및 상기 데이터 라인 중 적어도 하나에 의해 중복되는 중복 부분을 갖는 상기 패턴화하는 단계;
상기 차폐 전극 층 및 상기 개구부를 커버하기 위해 제 2 절연 층을 형성하는 단계;
상기 드레인 전극을 노출시키기 위해 비아 홀을 형성하도록 상기 제 1 절연 층 및 상기 제 2 절연 층을 에칭하는 단계; 및
상기 제 2 절연 층 상에 제 1 픽셀 전극 층을 형성하고, 제 1 픽셀 전극을 형성하기 위해 상기 제 1 픽셀 전극 층을 패턴화하는 단계를 포함하는데, 상기 제 1 픽셀 전극 및 상기 제 2 픽셀 전극은 교대 배열로 배치되고, 각각의 제 1 픽셀 전극은 비아 홀을 통해 대응하는 TFT 스위치의 드레인 전극에 전기적으로 연결되며, 적어도 하나의 제 1 픽셀 전극은 중복 부분을 커버하는
TFT 어레이 기판을 제조하는 방법. - 청구항 22에 있어서,
상기 차폐 전극 층에는 공통 전극 층으로서 공통 전위가 적용되는
TFT 어레이 기판을 제조하는 방법. - 청구항 22에 있어서,
상기 차폐 전극 층은 상기 데이터 라인 및 상기 스캔 라인에 의해 중복되는 중복 부분을 갖는
TFT 어레이 기판을 제조하는 방법. - 청구항 22에 있어서,
상기 제 1 픽셀 전극은 상기 제 2 픽셀 전극에 의해 중복되는 중복 부분을 갖는
TFT 어레이 기판을 제조하는 방법. - 청구항 22에 있어서,
상기 기판 상에 상기 TFT 스위치의 어레이를 형성하는 단계는
상기 기판 상에 제 1 전도 층을 형성하고, 상기 게이트 전극, 상기 스캔 라인 및 상기 공통 전극 층을 형성하기 위해 상기 제 1 전도 층을 패턴화하는 단계;
상기 게이트 전극, 상기 스캔 라인, 상기 기판 및 상기 공통 전극 층을 커버하도록 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 상에 활성 패턴을 형성하는 단계; 및
상기 활성 패턴 및 상기 게이트 유전체 층을 커버하기 위해 제 2 전도 층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인을 형성하기 위해 상기 제 2 전도 층을 패턴화하는 단계를 포함하는
TFT 어레이 기판을 제조하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110383609.8A CN103137616B (zh) | 2011-11-25 | 2011-11-25 | Tft阵列基板及其形成方法、显示面板 |
| CN201110383609.8 | 2011-11-25 | ||
| PCT/CN2012/078234 WO2013075505A1 (zh) | 2011-11-25 | 2012-07-05 | Tft阵列基板及其形成方法、显示面板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140031191A true KR20140031191A (ko) | 2014-03-12 |
| KR101534421B1 KR101534421B1 (ko) | 2015-07-06 |
Family
ID=50679786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020137020519A KR101534421B1 (ko) | 2011-11-25 | 2012-07-05 | Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101534421B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112513725A (zh) * | 2019-07-16 | 2021-03-16 | 京东方科技集团股份有限公司 | 阵列基板、显示面板、显示装置和阵列基板的制作方法 |
| CN112838059A (zh) * | 2019-11-22 | 2021-05-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法 |
| CN113625485A (zh) * | 2021-07-28 | 2021-11-09 | 深圳莱宝高科技股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN116184730A (zh) * | 2023-04-27 | 2023-05-30 | 惠科股份有限公司 | 阵列基板及其制备方法和显示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210145892A (ko) | 2020-05-25 | 2021-12-03 | 삼성디스플레이 주식회사 | 표시 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW353150B (en) * | 1994-05-13 | 1999-02-21 | Thomson Consumer Electronics | Liquid crystal display device |
| GB0029427D0 (en) * | 2000-12-02 | 2001-01-17 | Koninkl Philips Electronics Nv | Pixellated devices such as active matrix liquid crystal displays |
| JP4216092B2 (ja) * | 2002-03-08 | 2009-01-28 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| KR101252091B1 (ko) * | 2008-10-28 | 2013-04-12 | 엘지디스플레이 주식회사 | 수평 전계형 액정표시장치 |
-
2012
- 2012-07-05 KR KR1020137020519A patent/KR101534421B1/ko active IP Right Grant
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112513725A (zh) * | 2019-07-16 | 2021-03-16 | 京东方科技集团股份有限公司 | 阵列基板、显示面板、显示装置和阵列基板的制作方法 |
| CN112513725B (zh) * | 2019-07-16 | 2023-10-13 | 京东方科技集团股份有限公司 | 阵列基板、显示面板、显示装置和阵列基板的制作方法 |
| CN112838059A (zh) * | 2019-11-22 | 2021-05-25 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法 |
| CN113625485A (zh) * | 2021-07-28 | 2021-11-09 | 深圳莱宝高科技股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN116184730A (zh) * | 2023-04-27 | 2023-05-30 | 惠科股份有限公司 | 阵列基板及其制备方法和显示装置 |
| CN116184730B (zh) * | 2023-04-27 | 2023-07-18 | 惠科股份有限公司 | 阵列基板及其制备方法和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101534421B1 (ko) | 2015-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP2784574B1 (en) | Tft array substrate and forming method thereof, and display panel | |
| US8570475B2 (en) | Array substrate, liquid crystal panel and liquid crystal display | |
| US8754415B2 (en) | High light transmittance in-plane switching liquid crystal display device and method for manufacturing the same | |
| KR101515382B1 (ko) | 박막 트랜지스터 표시판 | |
| EP2933680B1 (en) | Array substrate, liquid crystal display panel and driving method | |
| US20220291558A1 (en) | Display panel and display device | |
| JP2014528598A (ja) | 画素ユニット、アレイ基板、液晶パネル及びアレイ基板の製造方法 | |
| JP2005338818A (ja) | 保持容量電極ラインを有しない液晶表示装置 | |
| KR20150063767A (ko) | 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 | |
| US8730418B2 (en) | Array substrate and method for manufacturing the same | |
| WO2013044783A1 (zh) | 阵列基板及其制备方法和显示装置 | |
| JP2007164172A (ja) | 液晶ディスプレイ、及び液晶ディスプレイの製造方法 | |
| KR20110130854A (ko) | 액정 표시 장치 및 그의 제조 방법 | |
| KR101534421B1 (ko) | Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 | |
| KR20080010500A (ko) | 표시 기판, 그 제조방법 및 이를 갖는 표시 장치 | |
| JP2017111327A (ja) | 液晶表示装置 | |
| KR101620527B1 (ko) | 박막트랜지스터 기판 및 그 제조 방법 | |
| US9653608B2 (en) | Array substrate and manufacturing method thereof, display device and thin film transistor | |
| US20120257150A1 (en) | Liquid crystal display panel | |
| US9164338B2 (en) | Array substrate, liquid crystal display panel and driving method | |
| US20140078436A1 (en) | Pixel structure for liquid crystal display, array substrate and liquid crystal display | |
| US6432734B1 (en) | Method of manufacturing a display unit of a flat display panel having a wide viewing angle | |
| KR102042530B1 (ko) | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 | |
| KR102037514B1 (ko) | 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| US20190081076A1 (en) | Thin film transistor substrate and display panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |