JP2014528598A - 画素ユニット、アレイ基板、液晶パネル及びアレイ基板の製造方法 - Google Patents

画素ユニット、アレイ基板、液晶パネル及びアレイ基板の製造方法 Download PDF

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Abstract

本発明は、画素ユニット、アレイ基板、液晶パネル、表示装置及びその製造方法を提供する。上記画素ユニットは、薄膜トランジスタ、画素電極及び共通電極を有し、上記薄膜トランジスタは、ゲート電極と、上記ゲート電極の上に設けられるゲート絶縁層と、上記ゲート絶縁層の上に設けられる活性層と、上記活性層の上に設けられるソース電極及びドレイン電極と、上記ソース電極及びドレイン電極の上に設けられるパッシベーション層とを備え、上記共通電極は、上記パッシベーション層の上に直接に設けられ、上記画素電極は上記パッシベーション層の下に設けられて上記薄膜トランジスタのドレイン電極に接続されることを特徴とする。上記アレイ基板、液晶パネル、表示装置及びその製造方法により、視聴可能を広くして、ワット損を低減し、開口率を向上することができ、表示品質が向上された。

Description

本発明は、画素ユニット、アレイ基板、液晶パネル、表示装置及びその製造方法に関する。
液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）は、体積が小さくて、ワット損が低くて、放射性がないなどの特徴を有するため、フラットパネルディスプレイ分野では、主導的な地位を占める。現在では、薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ）は液晶ディスプレイの主流になっている。
液晶ディスプレイの液晶パネルは、アレイ基板及びカラーフィルタ基板を備える。アレイ基板上にゲートラインが設けられ、上記ゲートラインと垂直をなすようにデータラインが設けられ、上記ゲートライン及び上記データラインは互いに交差するように画素領域を画成する。上記画素領域内に、薄膜トランジスタ及び画素電極が設けられ、上記薄膜トランジスタでは、ゲート電極が上記ゲートラインに接続され、ソース電極が上記データラインに接続され、ドレイン電極が上記画素電極に接続される。
アレイ基板は液晶パネルの肝心部材であり、薄膜トランジスタ及び画素電極等からなる画素構造はアレイ基板の重要な組成部分である。従来のＴＮ型の液晶ディスプレイは、視野角が比較的小さくて、高品質の表示の要求を満たせない等の特徴を有する。
高級超次元転換技術（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ、ＡＤＳ）では、同一平面内において、スリット電極の縁部に生じる電場、及びスリット電極層と板状電極層との間に生じる電場によって、多次元電場を形成し、液晶セル内においてスリット電極間の、電極の真上の配向液晶分子をいずれも回転させることによって、液晶の作動効率が向上されて透過効率が向上された。高級超次元転換技術は、ＴＦＴ−ＬＣＤ製品の画面品質を向上でき、解像度が高くて、透過率が高くて、ワット損が低くて、視野角が広くて、開口率が高くて、色収差が低くて、プッシュムラ（ｐｕｓｈ Ｍｕｒａ）がないなどのメリットを有する。
従来のＡＤＳの画素ユニットは、１つの薄膜トランジスタ、画素電極及び共通電極を有するように構成される。画素電極が共通電極の上に形成され、画素電極がトップ層に形成されて薄膜トランジスタのドレイン電極に接続され、共通電極がボトム層に形成されて共通電極線に接続される。従来のＡＤＳ型液晶パネルは、従来のＴＮ型に対して、解像度が高くて、透過率が高くて、ワット損が低くて、視野角が広くて、開口率が高くて、色収差が低くて、プッシュムラ（ｐｕｓｈ Ｍｕｒａ）がないなどのメリットが有するが、自身の特徴により、開口率が依然としてより小さくて、高品質の表示の要求を満たせない。
本発明は、従来のＡＤＳを改善して、画素の開口率を向上して、ワット損を低下させて、表示品質を向上するように、新しいＩ−ＡＤＳ型画素ユニット、アレイ基板、液晶パネル、表示装置及びその製造方法を提供する。
本発明の一側面は、画素ユニットであって、薄膜トランジスタ、画素電極及び共通電極を有し、上記薄膜トランジスタは、ゲート電極と、上記ゲート電極の上に設けられるゲート絶縁層と、上記ゲート絶縁層の上に設けられる活性層と、上記活性層の上に設けられるソース電極及びドレイン電極と、上記ソース電極及びドレイン電極の上に設けられるパッシベーション層とを備え、上記共通電極は、上記パッシベーション層の上に直接に設けられ、上記画素電極は上記パッシベーション層の下に設けられて上記薄膜トランジスタのドレイン電極に接続される。
例えば、上記画素電極及び上記ゲート電極は同一層に設けられ、上記パッシベーション層と上記画素電極との間にゲート絶縁層が設けられ、上記共通電極と同じ層の金属は、２つのビアホールを介して上記薄膜トランジスタのドレイン電極及び上記画素電極にそれぞれ接続される。
例えば、上記共通電極はスリット状をなし、上記画素電極は板状をなす。
例えば、上記共通電極と同じ層の、画素電極及び薄膜トランジスタのドレインを接続するための接続電極は、上記共通電極と同じ材料からなる。
例えば、上記画素電極及び／または上記共通電極は透明電極である。
例えば、上記共通電極はＩＴＯまたはＩＺＯの単層膜であり、或いは、ＩＴＯとＩＺＯからなる複合膜である。
例えば、上記パッシベーション層は、酸化物、窒化物、窒素酸化物または有機樹脂である。
本発明は、アレイ基板であって、ベース基板と、上記ベース基板上に設けられる複数のゲートライン及び複数のデータラインとを備え、上記複数のデータラインは、上記複数のゲートラインと垂直をなし、上記ゲートライン及び上記データラインは互いに交差するように複数の画素領域を画成し、上記複数の画素領域は、それぞれが上述したいずれかの画素ユニットを備え、各上記画素ユニットにおいて、薄膜トランジスタは、ゲート電極が対応するゲートラインに接続され、ソース電極が対応するデータラインに接続される。
例えば、各行における上記画素ユニットの上方および下方において１つのゲートラインが設けられ、上記画素ユニットの左側または右側において１つのデータラインが設けられ、隣接する２行にある画素ユニットの間に１つのゲートラインのみが設けられ、隣接する２列にある画素ユニットの間に１つのデータラインが設けられる。
或いは、例えば、上記画素ユニットの上方および下方には１つのゲートラインがそれぞれ設けられ、且つ隣接する２行にある上記画素ユニットの間に２つのゲートラインが設けられ、上記画素ユニット毎の左側または右側に１つのデータラインが設けられ、且つ隣接する２つのデータラインの間に２つの上記画素ユニットを有する。
例えば、上記画素ユニットの上記薄膜トランジスタのゲート電極は、それが存在する画素ユニットの上方または下方の１つのゲートラインに接続され、上記薄膜トランジスタのソース電極は、それが所在する画素ユニットの左側または右側の１つのデータラインに接続され、Ｚ反転（Ｚ−ｉｎｖｅｒｓｉｏｎ）の画素構造が構成される。
例えば、上記Ｚ反転の画素構造は、以下のように構成される。
同列にある奇数個の画素ユニットにおける薄膜トランジスタのソース電極は該列の両側のデータラインの中の１つデータラインに接続され、偶数個の画素ユニットにおける薄膜トランジスタのソース電極は該列の両側のデータラインの中の他のデータラインに接続され、且つ隣接する２列において同行にある画素ユニットにおける薄膜トランジスタのソース電極は２つの異なるデータラインに接続され、
同行にある上記画素ユニットにおいて、２つずつの画素ユニットはそれが有する薄膜トランジスタのゲート電極によって該行の画素ユニットの上方および下方にある２つのゲートラインに交替にそれぞれ接続され、且つ上記ゲートライン毎が接続される画素ユニットは同一行にあり、
隣接する２つのデータラインの間の、同行にあって隣接する２つの画素ユニットの薄膜トランジスタは、ゲート電極が２つのゲートラインにそれぞれ接続され、ソース電極が上記２つのデータラインにそれぞれ接続される。
例えば、上記アレイ基板は、共通電極線をさらに備え、上記共通電極及び上記共通電極線は、ビアホールを介してアレイ基板の周辺で接続される。
例えば、各上記画素ユニットの上記共通電極は、それが所在する画素ユニットの上方及び／または下方の１つのゲートラインの上方まで延び、上記１つのゲートラインと蓄積容量を構成する。
本発明は、液晶パネルであって、カラーフィルタ基板及びいずれかの上述したアレイ基板を備え、上記カラーフィルタ基板上にブラックマトリックスが備えられ、上記カラーフィルタ基板上において、上記複数のゲートラインに対応する位置、上記複数のデータラインに対応する位置、及び隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置には、ブラックマトリックスがいずれも設置される。
例えば、上記データラインに対応する位置のブラックマトリックスは幅が１７〜２３ｕｍであり、隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックスは幅が６〜１０ｕｍである。
上記データラインに対応する位置のブラックマトリックスは幅が２０ｕｍであり、隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックスは幅が８ｕｍであることが好ましい。
本発明の他の実施例は表示装置であって、上述した液晶パネルを備える。
例えば、該表示装置は、上記液晶パネルの入光面に対向するように設けられるバックライトをさらに備える。上記バックライトは、例えば、ＬＥＤバックライトである。
本発明の他の側面は、アレイ基板の製造方法であって、
第１回のパターニングによって画素電極を有するパターンを形成し、第２回のパターニングによって、複数のゲートライン、及び複数の画素ユニットの薄膜トランジスタのゲート電極を有するパターンを形成するＳ１０１、
或いは、第１回のパターニングによって、複数のゲートライン、及び複数の画素ユニットの薄膜トランジスタのゲート電極を有するパターンを形成し、第２回のパターニングによって画素電極を有するパターンを形成するＳ１０１と、
第３回のパターニングによって、ゲート絶縁層、活性層、複数のデータライン、及び上記薄膜トランジスタのソース電極及びドレイン電極を有するパターンを形成するＳ１０２と、
第４回のパターニングによってパッシベーション層を有するパターンを形成するＳ１０３と、
第５回のパターニングによって共通電極を有するパターンを形成するＳ１０４と、を備える。
例えば、上記ステップＳ１０２は、
ステップＳ１０１が完了したベース基板上に、ゲート絶縁層、活性層及びソース・ドレイン金属薄膜を順に形成する工程と、
ソース・ドレイン金属薄膜上に一層のフォトレジストを塗布する工程と、
ハーフトンまたはグレートンマスクによってフォトレジストを露光し、フォトレジストにおいて、フォトレジストの完全除去領域、フォトレジストの完全保留領域、及びフォトレジストの半保留領域を形成させる工程であって、フォトレジストの完全保留領域は、データライン、ソース電極及びドレイン電極のパターンが所在する領域に対応し、フォトレジストの半保留領域は、薄膜トランジスタのチャンネル領域に対応し、フォトレジストの完全除去領域は、上述したパターン以外の領域に対応し、現像処理の後、フォトレジストの完全保留領域においてはフォトレジストの厚みが変化せず、フォトレジストの完全除去領域においてはフォトレジストが完全に除去され、フォトレジストの半保留領域においてはフォトレジストの厚みが薄くなる、工程と、
第１回のエッチングによって、フォトレジストの完全除去領域における活性層薄膜及びソース・ドレイン金属薄膜を完全にエッチングする工程と、
アッシングによって、フォトレジストの半保留領域におけるフォトレジストを完全に除去し、該領域のソース・ドレイン金属薄膜を露出させる工程と、
第２回のエッチングによって、フォトレジストの半保留領域におけるソース・ドレイン金属薄膜を完全にエッチングし、画素電極、データライン、ソース電極、ドレイン電極及び薄膜トランジスタのチャンネル領域を有するパターンを形成する工程と、
残りのフォトレジストを除去する工程と、を備える。
例えば、上記活性層薄膜は、半導体薄膜及びドープ半導体薄膜を備え、第２回のエッチングによってフォトレジストの半保留領域におけるソース・ドレイン金属薄膜を完全にエッチングする工程は、チャンネル領域のドープ半導体薄膜を完全にエッチングし、半導体薄膜を一部エッチングする工程をさらに備える。
例えば、上記ステップＳ１０３は、
ステップＳ１０２が完了した基板上にパッシベーション層の薄膜を形成する工程と、
ハーフトンまたはグレートンマスクによって、画素電極の上方にパッシベーション層及びゲート絶縁層を貫通するビアホールを形成し、ドレイン電極の上方にパッシベーション層を貫通するビアホールを形成する工程と、を備える。
例えば、上記ステップＳ１０４は、
ステップＳ１０３が完了した基板上に透明導電薄膜を形成する工程と、
普通のマスクによって、共通電極のパターンを形成する工程と、を備える。
例えば、上記ステップＳ１０１で複数のゲートラインを形成することは、各行における画素ユニットの上方および下方に１つのゲートラインをそれぞれ形成し、かつ隣接する２行の画素ユニットの間に１つのゲートラインのみを形成することである。
例えば、上記ステップＳ１０２でデータラインを形成することは、画素ユニットの左側及び右側に１つのデータラインをそれぞれ形成し、かつ隣接する２行の画素ユニットの間に１つのデータラインを形成することである。
例えば、或いは、上記ステップＳ１０１でゲートラインを形成することは、各行における画素ユニットの上方および下方に１つのゲートラインをそれぞれ形成し、隣接する２行の画素ユニットの間に２つのゲートラインを設けることである。
例えば、或いは、上記ステップＳ１０２でデータラインを形成することは、各列における画素ユニットの左側または右側に１つのデータラインを設け、かつ隣接する２つのデータラインの間に２列の画素ユニットを有することである。
例えば、ステップＳ１０１では、各画素ユニットの薄膜トランジスタのゲート電極は、それが所在する画素ユニットの上方または下方の１つのゲートラインに接続されるようにして、ステップＳ１０２では、各画素ユニットの薄膜トランジスタのソース電極は、それが所在する画素ユニットの左側または右側の１つのデータラインに接続されるようにして、Ｚ反転の画素構造が構成される。
同じように、例えば、上記Ｚ反転の画素構造は以下のように構成される。
同列にある奇数個の画素ユニットにおける薄膜トランジスタのソース電極は、該列の両側のデータラインの中の１つのデータラインに接続され、偶数個の画素ユニットにおける薄膜トランジスタのソース電極は、該列の両側のデータラインの中の他のデータラインに接続され、且つ隣接する２列の中の同じ行にある画素ユニットにおける薄膜トランジスタのソース電極は２つの異なるデータラインに接続され、
同行にある２つずつの画素ユニットは、それが有する薄膜トランジスタのゲート電極によって、該行の画素ユニットの上方および下方にある２つのゲートラインにそれぞれ交替に接続され、且つ各上記ゲートラインが接続する画素ユニットは同一行にあり、
隣接する２つのデータラインの間の、同行であって隣接する２つの画素ユニットの薄膜トランジスタは、ゲート電極が２つのゲートラインにそれぞれ接続され、ソース電極が上記２つのデータラインにそれぞれ接続される。
例えば、ステップＳ１０１では、ゲートライン及びゲート電極を形成するとともに、共通電極線を形成し、ステップＳ１０４では、共通電極と上記共通電極線とをアレイ基板の周辺でビアホールを介して接続する。
例えば、ステップＳ１０４では、形成された共通電極は、それが所在する画素ユニットの上方及び／または下方の１つのゲートラインの上方まで延び、上記１つのゲートラインと蓄積容量を形成する。
本発明の他の側面は、液晶パネルの製造方法であって、上述したアレイ基板の製造方法を備える。
例えば、カラーフィルタ基板を製造する方法をさらに備え、上記カラーフィルタ基板において、上記ゲートラインに対応する位置、上記データラインに対応する位置、及び隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置には、ブラックマトリックスがいずれも設けられる。
同じように、例えば、上記データラインに対応する位置のブラックマトリックスは、幅が１７〜２３ｕｍであり、隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックスは幅が６〜１０ｕｍである。
上記データラインに対応する位置のブラックマトリックスは幅が２０ｕｍであり、隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックスは幅が８ｕｍであることが好ましい。
本発明の他の側面は、表示装置の製造方法であって、上述した液晶パネルの製造方法を備える。
例えば、該表示装置は、上記液晶パネルの入光面に対向するように設けられるバックライトをさらに備える。例えば、上記バックライトはＬＥＤバックライトである。
本発明の実施例に係る画素ユニット構造は、普通のＴＮ型の画素ユニット構造に対して、視聴可能な角度がより広くなり、普通のＡＤＳ型の画素ユニット構造に対して、開口率がより高く、プロセス過程がより安定で、デュアルトンマスクを用いる４Ｍａｓｋによって実現することができるなどのメリットを有する。例えば、普通のＡＤＳによるデュアルゲート構造に対して、共通電極がゲートラインの上方まで延び、ゲートラインの信号が画素電極に与える影響がシールドされ、ゲートラインの上方のブラックマトリックスの幅が低減され、開口率が向上される。本発明の実施例に係るアレイ基板及びその製造方法によれば、Ｉ−ＡＤＳ型アレイ基板は、従来のＴＮ型のアレイ基板に対して、視聴可能な角度が広くなり、Ｉ−ＡＤＳに基づいてデュアルゲート構造及びＺ反転を有するアレイ基板を実現することは、ワット損の低減に有利である。例えば、普通のＡＤＳによるデュアルゲート構造に対して、共通電極をゲートラインの上方まで延ばし、ゲートラインの信号が画素電極に与える影響がシールドでき、ゲートラインの上方のブラックマトリックスの幅が低減され、開口率が向上され、表示品質が向上される。本発明の実施例に係る液晶パネル及びその製造方法、表示装置及びその製造方法は、上述したアレイ基板及びその製造方法を有するので、ワット損が低減されるとともに、開口率を向上することができ、表示品質を向上できた。
以下、本発明の技術案をさらに明確に説明するように、実施例の図面を簡単に説明する。当然ながら、下記図面は本発明の一部の実施例に関するものであり、本発明を限定するものではない。
本発明の実施例に係るアレイ基板（画素ユニット）の平面構造を示す概略図である。図１Ａは図１におけるＡ１−Ａ１方向の断面図であり、図１Ｂは図１におけるＢ１−Ｂ１方向の断面図である。 本発明に係るアレイ基板の第１回のパターニングの後の平面構造を示す概略図である。図２Ａは図２におけるＡ２−Ａ２方向の断面図である。 本発明に係るアレイ基板の第２回のパターニングの後の平面構造を示す概略図である。図３Ａは図３におけるＡ３−Ａ３方向の断面図である。 本発明に係るアレイ基板の第３回のパターニングの後の平面構造を示す概略図である。図４Ａは図４におけるＡ４−Ａ４方向の断面図である。 本発明に係るアレイ基板の第４回のパターニングの後の平面構造を示す概略図であり、図５Ａは図５におけるＡ５−Ａ５方向の断面図である。 本発明の実施例に係るアレイ基板の概略図の一つである。 本発明の実施例に係る液晶パネルの概略図である。 本発明の実施例に係るアレイ基板の他の概略図である。
以下、本発明の目的、技術案及びメリットを一層明確にするように、図面を参照しながら、本発明の実施例の技術案を明確で完全に説明する。下記の実施例は、当然ながら、本発明の実施例の一部であり、全ての実施例ではない。本発明の実施例に基づき、当業者が創造性付けの労働を払う必要がない前提で得られる全ての他の実施例は、いずれも本発明の保護範囲に入る。
本発明の実施例に係るアレイ基板は、複数のゲートライン及び複数のデータラインを有し、これらのゲートライン及びデータラインが互いに交差することによってマトリックスのように配列する画素領域が画成され、各画素領域がスイッチング素子としての薄膜トランジスタ、液晶の配列を制御する画素電極及び共通電極を有する画素ユニットを備える。各画素の薄膜トランジスタは、ゲート電極が対応するゲートラインに電気的に接続され、または一体に形成され、ソース電極が対応するデータラインに電気的に接続され、または一体に形成され、ドレイン電極が対応する画素電極に電気的に接続され、または一体に形成される。以下は主に１つまたは複数の画素ユニットについて説明するが、他の画素ユニットも同じように形成してもよい。
［実施例１］
本発明の実施例は、画素ユニットを提供する。以下、図１及び図１Ａを参照しながら本実施例の画素ユニットの構造を説明する。但し、本実施例における画素ユニットは、ゲートライン及びデータラインを備えない。前記画素ユニットは、ゲートライン及びデータラインを適当に設置した後、普通のアレイ基板、またはデュアルゲート構造のアレイ基板を形成することに用いられる。
図１は本発明の実施例に係る画素ユニットの平面構造を示す概略図であり、上下に隣り合う２つの画素ユニットを示す。図１Ａは図１におけるＡ１−Ａ１方向の断面図であり、図１Ｂは図１におけるＢ１−Ｂ１の断面概略図である。即ち、図１Ａ及び図１Ｂは、１つの画素ユニットの異なる断面方向の断面概略図である。
本実施例に係る画素ユニットは、薄膜トランジスタ１００、画素電極２及び共通電極９を備える。上記薄膜トランジスタ１００は、ゲート電極３１と、ゲート電極３１上に設けられるゲート絶縁層４と、ゲート絶縁層４上に設けられる活性層５と、上記活性層５上に設けられるソース電極６１及びドレイン電極６２と、ソース電極６１及びドレイン電極６２上に設けられるパッシベーション層７と、を備える。共通電極９は、パッシベーション層７上に直接設けられ、画素電極２は、パッシベーション層７の下に設けられ、かつ前記薄膜トランジスタ１００のドレイン電極６２に接続される。画素電極２はパッシベーション層７の下に直接設けられてもよく、画素電極２は、パッシベーション層７の下に設けられるとともに、パッシベーション層７と画素電極２との間には他の中間層、例えば、ゲート絶縁層４がさらに存在する。画素電極２がパッシベーション層７の下に直接設けられる場合、ドレイン電極の下に直接に架設されるか、または他の方式でドレイン電極に接続することができる。本実施例の画素ユニットは、従来のＡＤＳ型に対して、画素電極と共通電極との上下関係が交換されるので、Ｉ−ＡＤＳ（Ｉｎｖｅｒｓｅ−ＡＤＳ）型画素ユニットと称してもよい。
本実施例の１つの例示では、画素電極２及びゲート電極３が同じ層に設けられ、パッシベーション層７と画素電極２との間にゲート絶縁層４が設けられ、共通電極９と同じ層の接続電極９１がビアホール８１及びビアホール８２を介して薄膜トランジスタ１００のドレイン電極６２及び画素電極２にそれぞれ接続されることが好ましい。本実施例では、画素電極２及びゲート電極３が同じ層に設けられることは、画素電極２とゲート電極３との位置関係を示すものであり、両者が同じ層の同じ材料によって形成されることを限定するものではない。画素電極２及びゲート電極３は同じ材料であってもよいし、異なる材料であってもよい。
本実施例では、共通電極９がスリット状であり、画素電極２が板状であってもよいし、共通電極９及び画素電極２がともにスリット状であってもよい。共通電極９がスリット状であり、画素電極２が板状であることが好ましい。このような形状をなす画素電極２及び共通電極９は、本実施例の画素ユニットの構造では、一層容易に実現できる。
さらに、上記共通電極９と同じ層の接続電極９１は共通電極９と同じ材料である。接続電極９１及び共通電極９は同じ層で同じ工程で形成されるのが好ましい。
画素電極２及び／または共通電極９は透明電極であることが好ましい。
本実施例では、共通電極９は、酸化インジウムスズ（ＩＴＯ）または酸化インジウム亜鉛（ＩＺＯ）の単層膜であってもよいし、ＩＴＯ及びＩＺＯからなる複合膜であってもよい。
本実施例では、パッシベーション層７は、例えば、酸化物、窒化物、窒素酸化物または有機樹脂であってもよい。本実施例では、パッシベーション層７は有機樹脂材料を用いることが好ましい。有機樹脂自身の良好な透明度及び絶縁特性によって、最終のディスプレイの開口率及び表示効果をよりよくすることができる。
本発明の実施例に係る画素ユニットでは、共通電極９をパッシベーション層７上に直接設け、画素電極２をパッシベーション層７の下に設けて上記薄膜トランジスタのドレイン電極６２に接続するので、普通のＴＮ型画素ユニットに対して視聴可能な角度が広くなる。さらに、本発明の実施例に係る画素ユニットは、普通のＡＤＳ型画素ユニットに対して、開口率がより高くなり、プロセス過程がさらに安定になり、デュアルトンマスクの４Ｍａｓｋ方式で製造できるなどのメリットを有し、さらに、普通のＡＤＳ型デュアルゲート構造に対して、共通電極をゲートラインの上方まで延ばし、ゲートライン上の信号が画素電極に与える影響がシールドされ、ゲートラインの上方のブラックマトリックスの幅が低減され、開口率が向上され、表示品質が向上される。
［実施例２］
本実施例はベース基板を有し、ゲートラインが上記基板上に設けられ、データラインが上記ゲートラインと垂直をなすように設けられるアレイ基板を提供する。上記ゲートラインと上記データラインとの間に画素領域が画成され、上記画素領域は上記実施例１における画素ユニット（図１を参照）を備える。上記薄膜トランジスタは、ゲート電極が上記ゲートラインに接続され、ソース電極が上記データラインに接続される。上述した画素ユニットを備えるアレイ基板は、Ｉ−ＡＤＳ型アレイ基板と称してもよく、従来のＡＤＳ型アレイ基板に対して、画素電極２と共通電極９との上下位置関係が変更したものである。
本実施例のアレイ基板の１つの例示では、ゲートライン及びデータラインは、互いに交差するように１つのアレイを画成している。行ごとの複数の画素ユニットは、上方および下方にゲートラインがともに設けられ、各画素ユニットは、左側及び右側にデータラインがともに設けられ、隣接する２つの行の画素ユニットの間に１つのゲートラインのみが設けられ、隣接する２列の画素ユニットの間に１つのデータラインが設けられる。各画素ユニットはＩ−ＡＤＳ型画素ユニットである。
本実施例のアレイ基板の他の例示では、図１に示すように、行ごとの複数の画素ユニットの上方および下方に、ゲートラインがともに設けられ、隣接する上記画素ユニットの間に２つのゲートライン３２１及び３２２が設けられる。図１は、アレイ基板における上下に隣接する２つの画素ユニットのみを示す。各列の画素ユニットの左側または右側にデータラインが設けられ、隣接する２つのデータラインの間は２つの列の上記画素ユニットを有する。これは、Ｉ−ＡＤＳに基づいてデュアルゲート（Ｄｕａｌ−ｇａｔｅ）構造を実現するアレイ基板である。図８は、デュアルゲート構造を実現した後の基板全体の画素の配列状況を示す概略図である。図８は概略図だけであり、各画素ユニットの具体的な画素構造を示さない。
さらに、上記薄膜トランジスタのゲート電極は、それが位置する画素ユニットの上方または下方のゲートラインに接続され、上記薄膜トランジスタのソース電極は、それが位置する画素ユニットの左側または右側のデータラインに接続され、Ｚ反転（Ｚ−ｉｎｖｅｒｓｉｏｎ）の画素構造を実現する。
本実施例では、図８はＺ反転を実現した画素構造の概略図である。アレイ基板の同じ列において、奇数個の画素ユニットにおける薄膜トランジスタのソース電極は、この列の両側のデータラインの中の１つのデータラインに接続され、偶数個の画素ユニットにおける薄膜トランジスタのソース電極は、この列の両側のデータラインの中の１つのデータラインに接続され、且つ隣接する列において、同じ行の画素ユニットにおける薄膜トランジスタのソース電極は異なるデータラインに接続される。同じ行において、２つずつの上記画素ユニットは、それが有する薄膜トランジスタのゲート電極によって、この行の画素ユニットの上方および下方に位置する２つのゲートラインに交替にそれぞれ接続され、且つ各上記ゲートラインが接続する画素ユニットは同じ行に位置し、さらに、隣り合う２つのデータラインの間の、同じ行であって隣り合う２つの画素ユニットの薄膜トランジスタは、ゲート電極が２つのゲートラインにそれぞれ接続され、ソース電極が上記２つのデータラインにそれぞれ接続される。
本実施例では、図１はデュアルゲート構造の例示的な具体的な構造であり、符号３２１がゲートライン１を示し、３２２がゲートライン２を示し、これはデュアルゲート構造である。本実施例では、図８を参照しながら、デュアルゲート構造及びＺ反転を採用するアレイ基板を理解してもよい。Ｚ反転は、同じデータラインを制御することによってその左右側の画素を制御し、ワット損を低下させて表示効果を向上することができる。デュアルゲート構造を組み合わせた後、各データラインは、その左右の両列の画素に影響を及ぼすことができる。
アレイ基板と対向する基板とが互いに対向して液晶セルを形成し、液晶セルにおいて液晶材料を充填することによって、液晶パネルが形成される。この対向基板は、例えば、カラーフィルタ基板であり、カラーフィルタ基板は、ブラックマトリックスを有し、このブラックマトリックスはマトリックスのように配列する複数の画素ユニットを定義する。カラーフィルタ基板の画素ユニットは、アレイ基板の画素ユニットに対応する。上述したデュアルゲート構造による液晶パネルでは、カラーフィルタ基板におけるブラックマトリックス（Ｂｌａｃｋ Ｍａｔｒｉｘ、ＢＭ）の面積が大幅に低減され（これは対応するアレイ基板においてデータラインの数が低減されたからである）、開口率が大幅に増加される。
上述した両種類のアレイ基板は、共通電極線（図示しない）をさらに有してもよい。上記共通電極９及び上記共通電極線はアレイ基板の周辺でビアホールを介して接続される。
さらに、本実施例に係る両種類のアレイ基板では、共通電極９は、それが位置する画素ユニットの上方及び／または下方のゲートラインの上方まで延びてもよい。これによって、ゲートラインの信号が画素電極に与える影響がシールドされ、ゲートラインの上方のブラックマトリックスの幅が低減され、開口率が向上される。この例示的な構造については、図１または図１Ｂを参照する。図１はアレイ基板における上下に隣接する２つの画素ユニットのみを示す。図１に示すように、下方の画素ユニットの共通電極９はゲートライン３２１の上方まで延び、上方の画素ユニットの共通電極９はゲートライン３２２の上方まで延びる。図１Ｂは、図１におけるＢ１−Ｂ１の断面概略図であり、上方の画素ユニットの共通電極９がゲートライン３２２の上方まで延びることも示す。共通電極９がゲートラインの上方まで延びるため、ゲートラインの信号が画素電極に与える影響をシールドできる。これによって、カラーフィルタ基板においてゲートラインに対応するブラックマトリックスの幅がさらに低減され、開口率が向上された。
［実施例３］
本実施例はアレイ基板の製造方法であって、
第１回のパターニングによって画素電極を有するパターンを形成し、第２回のパターニングによってゲートライン及び薄膜トランジスタのゲート電極を有するパターンを形成するか、或いは、第１回のパターニングによってゲートライン及び薄膜トランジスタのゲート電極を有するパターンを形成し、第２回のパターニングによって画素電極を有するパターンを形成するＳ１０１と、
第３回のパターニングによってゲート絶縁層、活性層、データライン及び薄膜トランジスタのソース電極及びドレイン電極を有するパターンを形成するＳ１０２と、
第４回のパターニングによってパッシベーション層を有するパターンを形成するＳ１０３と、
第５回のパターニングによって共通電極を有するパターンを形成するＳ１０４と、を備える。
以下、図２〜図５を参照しながら、本実施例のアレイ基板の１つの製造方法を説明する。
ステップＳ１０１においては、２つの方式を選択できる。以下、第１回のパターニングによって画素電極を有するパターンを形成し、第２回のパターニングによってゲートライン及び薄膜トランジスタのゲート電極を有するパターンを形成することを例として説明する。
図２は本発明の実施例に係るアレイ基板の第１回のパターニングの後の平面概略図であり、図２Ａは図２におけるＡ２−Ａ２方向の断面図である。例えば、スパッタ法または蒸着法によって空白ガラス基板のようなベース基板１上に画素電極層を堆積する。上記画素電極層は透明導電薄膜であってもよい。透明導電薄膜は、酸化インジウムスズ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯ）または酸化インジウム亜鉛（ＩＺＯ）等であってもよい。図２は形成された形状を示す。これは普通のマスクで、第１回のパターニングによって必要な画素電極２のパターンを形成することであってもよい。
図３は本発明の実施例に係るアレイ基板の第２回のパターニングの後の平面概略図であり、図３Ａは図３におけるＡ３−Ａ３方向の断面図である。例えば、スパッタ法または蒸着法によって、ベース基板１上にゲート金属薄膜を一層堆積する。ゲート金属薄膜は、Ｃｒ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ａｌ、Ｃｕ等の金属またはその合金の単層膜であってもよいし、多層の金属薄膜から構成されてもよい。そして、普通のマスクを用いて、第２回のパターニングによってゲート金属薄膜をエッチングして、ベース基板１上にゲートライン３２１、ゲートライン３２２、及び薄膜トランジスタのゲート電極３１のパターンを形成する。薄膜トランジスタのゲート電極３１はゲートライン３２１または３２２に直接接続され、即ち、一体に形成される。
このステップはデュアルゲート構造を設計する工程である。当業者は理解できるように、デュアルゲート構造のアレイ基板ではなく、普通のアレイ基板（即ち、単ゲート構造）を製造しようとするときは、１行の画素ユニットに用いる１つのゲートラインの構造を形成すればよい。
ステップＳ１０２では、第３回のパターニングによって、ゲート絶縁層、活性層、データライン及び薄膜トランジスタのソース電極及びドレイン電極を含むパターンを形成する。
第３回のパターニングは、例えば、複数回のエッチング工程であってもよく、デュアルトンマスク（例えば、ハーフトンまたはグレートンマスク）が用いられる。１つの例示として、ステップＳ１０２は、
ステップＳ１０１を完了したベース基板上にゲート絶縁層４、活性層及びソース・ドレイン金属薄膜を順に形成する工程と、
ソース・ドレイン金属薄膜上にフォトレジストを１層塗布する工程と、
ハーフトンまたはグレートンマスクによってフォトレジストを露光し、フォトレジストにおいて、フォトレジストの完全除去領域、フォトレジストの完全保留領域及びフォトレジストの半保留領域を形成させる工程であって、フォトレジストの完全保留領域は、データライン、ソース電極及びドレイン電極のパターンが存在する領域に対応し、フォトレジストの半保留領域は、薄膜トランジスタのチャンネル領域に対応し、フォトレジストの完全除去領域は上述したパターン以外の領域に対応し、現像された後、フォトレジストの完全保留領域はフォトレジストの厚みが変化せず、フォトレジストの完全除去領域はフォトレジストが完全に除去され、フォトレジストの半保留領域はフォトレジストの厚みが薄くなる、工程と、
第１回のエッチングによって、フォトレジストの完全除去領域における活性層薄膜及びソース・ドレイン金属薄膜を完全にエッチングする工程と、
アッシングによって、フォトレジストの半保留領域におけるフォトレジストを完全にエッチングし、この領域におけるソース・ドレイン金属薄膜を露出する工程と、
第２回のエッチングによって、フォトレジストの半保留領域におけるソース・ドレイン金属薄膜を完全にエッチングし、ソース電極６１、ドレイン電極６２、データライン６３及び薄膜トランジスタのチャンネル領域を有するパターンを形成する工程と、
残りのフォトレジストを除去する工程と、を備えてもよい。
図４は本発明の実施例に係るアレイ基板の第３回のパターニングの後の平面概略図であり、図４Ａは図４においてＡ４−Ａ４方向の断面図である。
本実施例では、活性層薄膜は、酸化物半導体薄膜及び有機半導体薄膜であってもよいし、半導体薄膜とドープ半導体薄膜との積層であってもよい。活性層薄膜が半導体薄膜及びドープ半導体薄膜を有するとき、上述した第２回のエッチングによってフォトレジストの半保留領域におけるソース・ドレイン金属薄膜を完全にエッチングする工程は、チャンネル領域におけるドープ半導体薄膜を完全にエッチングし、半導体薄膜に対して厚みの一部をエッチングする工程をさらに備える。
ステップＳ１０３では、第４回のパターニングによってパッシベーション層を有するパターンを形成する。
図５は本発明の実施例に係るアレイ基板の第４回のパターニングの後の平面概略図であり、図５Ａは図５におけるＡ５−Ａ５方向の断面図である。上記ステップＳ１０３は、一つの例示として、ステップＳ１０２を完了したベース基板上にパッシベーション層の薄膜を形成する工程と、ハーフトンまたはグレートンマスクによって、画素電極の上方にパッシベーション層及びゲート絶縁層を貫通するビアホールを形成し、ドレイン電極の上方にパッシベーション層を貫通するビアホールを形成する工程と、を備える。
さらに、本実施例では、ベース基板上にプラズマ化学気相成長法によってパッシベーション層の薄膜を堆積してもよい。パッシベーション層の薄膜は、酸化物、窒化物または窒素酸化物を用いてもよいし、対応する反応気体は、ＳｉＨ４、ＮＨ３、及びＮ２の混合気体、またはＳｉＨ２Ｃｌ２、ＮＨ３、及びＮ２の混合気体であってもよい。そして、図５Ａに示すように、ハーフトンまたはグレートンマスクを用いて、第３回のパターニングによって、画素電極の上方にパッシベーション層及びゲート絶縁層を貫通するビアホール８２を形成し、ドレイン電極の上方にパッシベーション層を貫通するビアホール８１を形成する。
ステップＳ１０４では、第５回のパターニングによって共通電極を有するパターンを形成する。上記ステップＳ１０４は、１つの例示として、ステップＳ１０３を完了したベース基板上に透明導電薄膜を形成する工程と、普通のマスクによって、共通電極のパターンを形成する工程と、を備える。
図１は本発明に係るアレイ基板の第５回のパターニングの後の平面概略図であり、図１Ａは図１におけるＡ１−Ａ１方向の断面図であり、図１Ｂは図１におけるＢ１−Ｂ１方向の断面図である。
ビアホール８１及び８２を形成したベース基板上に、例えば、スパッタ法または蒸着法によって透明導電薄膜を堆積する。このとき、導電薄膜はビアホール８１及びビアホール８２に充填され、画素電極２と薄膜トランジスタのドレイン電極６２との接続を実現する。導電薄膜において、ビアホール８１及び８２によって画素電極２とドレイン電極６２とを接続する部分は、接続電極９１と称してもよい。例えば、普通のマスクを用いて、第５回のパターニングによって共通電極９及び接続電極９１のパターンを形成する。本実施例では、透明導電薄膜は、酸化インジウムスズ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯ）または酸化インジウム亜鉛（ＩＺＯ）の単層膜であってもよいし、ＩＴＯとＩＺＯとの複合膜であってもよい。当業者は理解できるように、接続電極９１及び共通電極９は、上述のように、同じ材料によって同じパターニング工程で形成されてもよいし、同じまたは異なる材料によって、異なるパターニングで形成されてもよい。
以上は、本実施例の典型的な実現方法だけであり、当業者は、それに基づき、公知常識及び従来技術を組み合わせて変形及び変更することができ、或いは、必要によって具体的な画素構造を設計することができる。
例えば、本実施例では、ステップＳ１０１において、画素ユニットの上方および下方にゲートラインがともに形成され、隣り合う２つの行の画素ユニットの間に１つのゲートラインのみが形成される。
例えば、ステップＳ１０２では、画素ユニットの左側及び右側にデータラインがともに形成され、且つ隣り合う２つの列の画素ユニットの間に１つのデータラインのみが形成される。
或いは、例えば、ステップＳ１０１では、画素ユニットの上方および下方にゲートラインがともに形成され、且つ隣り合う２つの行の画素ユニットの間に２つのゲートラインが形成される。
或いは、例えば、上記ステップＳ１０２では、画素ユニットの左側または右側にデータラインが設置され、且つ隣り合うデータラインの間は２つの列の画素ユニットを有する。
さらに、例えば、Ｚ反転の画素構造を構成するように、ステップＳ１０１では、薄膜トランジスタのゲート電極と、それが位置する画素ユニットの上方または下方のゲートラインとを接続し、ステップＳ１０２では、薄膜トランジスタのソース電極と、それが位置する画素ユニットの左側または右側のデータラインとを接続する。
例えば、本実施例では、Ｚ反転の画素構造を形成することは、
同じ列の奇数個の画素ユニットにおける薄膜トランジスタのソース電極が該列の両側のデータラインの中の１つのデータラインに接続され、偶数個の画素ユニットにおける薄膜トランジスタのソース電極が該列の両側のデータラインの中の他のデータラインに接続され、且つ隣り合う列において、同じ行にある画素ユニットにおける薄膜トランジスタのソース電極が異なる２つのデータラインに接続される工程と、
同じ行において、２つずつの画素ユニットは、それが有する薄膜トランジスタのゲート電極によってこの行の画素ユニットの上方および下方の２つのゲートラインにそれぞれ交替に接続され、且つ上記ゲートライン毎が接続する画素ユニットは同じ行にある工程と、
隣り合う２つのデータラインの間の、同じ行であって隣り合う画素ユニットにおける薄膜トランジスタは、ゲート電極を２つのゲートラインにそれぞれ接続し、ソース電極を上記２つのデータラインにそれぞれ接続する工程と、を備えてもよい。
当業者が理解できるように、ステップＳ１０１では、例えば、ゲートライン及びゲート電極を形成するとともに、共通電極線を形成してもよく、そして、ステップＳ１０４では、共通電極と上記共通電極線を、アレイ基板の周辺でビアホールによって接続してもよい。
さらに、ステップＳ１０４では、例えば、形成された共通電極を、それが位置する画素ユニットの上方及び／または下方のゲートラインの上方まで延ばし、上記ゲートラインと蓄積容量を形成してもよい。図１または図１Ｂは形成された具体的な構造を示す。図１はアレイ基板上において上下に隣接する２つの画素ユニットだけを示す。図１に示すように、下方の画素ユニットの共通電極９はゲートライン３２１の上方まで延び、上方の画素ユニットの共通電極９はゲートライン３２２の上方まで延びる。図１Ｂは図１におけるＢ１−Ｂ１の断面概略図であり、上方の画素ユニットの共通電極９がゲートライン３２２の上方まで延びることも示す。共通電極がゲートラインの上方まで延びるので、このような重複構造では、ゲートラインの信号が画素電極に与える影響をシールドでき、ゲートライン上方のブラックマトリックスの幅が低減され、開口率が向上された。
［実施例４］
本実施例は液晶パネルであって、図７に示すように、アレイ基板１１と、カラーフィルタ基板１４と、それらの間に充填される液晶１２と、を備える。アレイ基板１１及びカラーフィルタ基板１４は互いに対向して液晶セルを形成し、それらの隙間を維持するように複数のスペーサ（図示しない）が用いられる。ここで、アレイ基板は、上述した実施例において提供されたアレイ基板である。カラーフィルタ基板１４上に、ブラックマトリックス１０及びカラー樹脂１３が備えられる。ブラックマトリックス１０はカラーフィルタ基板１４の画素領域を画成する。これらの画素領域はアレイ基板１１上の画素領域に対応する。さらに、図６に示すように、上記カラーフィルタ基板１４上において、上記ゲートラインに対応する位置、上記データラインに対応する位置及び隣り合う２つのデータラインの間の２列の画素ユニットの境界に対応する位置に、ブラックマトリックス１０１、ブラックマトリックス１０２及びブラックマトリックス１０３を有するブラックマトリックスがいずれも設けられる。例えば、上記データラインに対応する位置のブラックマトリックス１０２は幅が１７−２３ｕｍであり、隣り合う２つのデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックス１０３は幅が６−１０ｕｍである。
上記データラインに対応する位置のブラックマトリックス１０２は幅が２０ｕｍであり、隣接するデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックス１０３は幅が８ｕｍであることが好ましい。これによって、表示効果（例えば、漏光を避け、表示の均一性を確保する等）が確保できるとともに、開口率が最大限に向上される。
ブラックマトリックス１０１の幅は、ここでは限定せず、その作用を実現できるいずれの幅であってもよい。共通電極をゲートラインの上方に延ばす場合、この重複構造によって、ゲートラインの信号が画素電極に与える影響をシールドでき、ゲートラインの上方のブラックマトリックス１０１の幅が低減され、開口率がさらに向上される。
［実施例５］
本実施例は液晶パネルの製造方法であって、上述した実施例に記載のアレイ基板の製造方法を備える。ここで、液晶パネルは、例えば、図６及び図７に示す。
さらに、上記液晶パネルの製造方法は、カラーフィルタ基板を製造する方法をさらに備え、上記カラーフィルタ基板上において、上記ゲートラインに対応する位置、上記データラインに対応する位置及び隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置に、ブラックマトリックス１０がいずれも設置される。例えば、上記データラインに対応する位置におけるブラックマトリックス１０２は幅が１７〜２３ｕｍであり、隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置におけるブラックマトリックス１０３は幅が６〜１０ｕｍである。
上記データラインに対応する位置のブラックマトリックス１０２は幅が２０ｕｍであり、隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置のブラックマトリックス１０３は幅が８ｕｍであることが好ましい。これによって、表示効果（例えば、漏光を避け、表示の均一を確保する等）を確保するとともに、開口率を最大限に向上できる。
ブラックマトリックス１０１の幅については、ここでは限定せず、その作用を実現できる幅であればよい。共通電極をゲートラインの上方まで延びるとき、この重複構造によって、ゲートラインの信号が画素電極に与える影響をシールドできるので、ゲートライン上方のブラックマトリックス１０１の幅が低減され、開口率がさらに向上される。
［実施例６］
本実施例は、上述した実施例に記載の液晶パネルを用いる表示装置である。上記表示装置は、携帯電話、フラットコンピュータ、モニター、テレビ、ノートパソコン、ネットブック等であってもよい。
上記表示装置は、上記液晶パネルの入光面に対向するように設けられるバックライトをさらに備えてもよい。上記バックライトは、ＣＣＦＬバックライトまたはＬＥＤバックライトであってもよく、ＬＥＤバックライトであることが好ましい。ＬＥＤバックライトでは、ワット損が一層低くなり、図像のカラー表示が一層よくなる。
［実施例７］
本発明の実施例は表示装置の製造方法であって、上述した実施例に記載の液晶パネルの製造方法を備える。上記表示装置は、携帯電話、フラットコンピュータ、モニター、テレビ、ノートパソコン、ネットブックなどであってもよい。
本実施例に係る表示装置の製造方法は、上記液晶パネルの入光面に対応するようにバックライトを設ける工程をさらに備える。上記バックライトはＣＣＦＬバックライトまたはＬＥＤバックライトであってもよいが、ＬＥＤバックライトであることが好ましい。ＬＥＤバックライトでは、ワット損が一層低くなり、図像のカラー表示が一層よくなる。
本発明の実施例に係る画素ユニット構造は、普通のＴＮ型画素ユニット構造に対して、視聴可能な角度が広くなり、普通のＡＤＳ型画素ユニット構造に対して、開口率が高くなり、プロセス過程が一層安定になり、デュアルトンマスクを用いる４Ｍａｓｋ方式で行うことができるようになるなどのメリットを有し、さらに、普通のＡＤＳ型によるデュアルゲート構造に対して、共通電極をゲートラインの上方に延ばすことができるようになり、ゲートラインの信号が画素電極に与える影響をシールドすることができ、ゲートラインの上方のブラックマトリックスの幅が低減され、開口率が向上される。
本発明の実施例に係るアレイ基板及びその製造方法によれば、上記Ｉ−ＡＤＳアレイ基板は、従来のＴＮ型アレイ基板に対して、視聴可能な角度が広くなり、Ｉ−ＡＤＳに基づいてデュアルゲート構造及びＺ反転（Ｚ−inversion）を実現するアレイ基板によってワット損がさらに低減され、普通のＡＤＳによるデュアルゲート構造に対して、共通電極をゲートラインの上方に延ばし、ゲートラインの信号が画素電極に与える影響をシールドすることができ、ゲートラインの上方におけるブラックマトリックスの幅が低減され、開口率が向上され、表示品質が向上される。
本発明の実施例に係る液晶パネル及びその製造方法、表示装置及びその製造方法は、上述したアレイ基板及びその製造方法を備え、ワット損を低下するとともに、開口率を向上することができ、表示品質が向上される。
以上は本発明の具体的な実施形態に過ぎず、本発明を限定するものではない。本発明に開示された技術的範囲内に、当業者が容易に想到し得る変更や取替は、いずれも本発明の保護範囲内に入る。従って、本発明の保護範囲は請求項に記載の保護範囲を基準すべきである。
１ 基板
２ 画素電極
３１ ゲート電極
３２１ ゲートライン１
３２２ ゲートライン２
４ ゲート絶縁層
５ 活性層
６１ ソース電極
６２ ドレイン電極
６３ データライン
７ パッシベーション層
８１ ビアホール１
８２ ビアホール２
９ 共通電極
９１ 接続電極
１０ ブラックマトリックス
１１ アレイ基板
１２ 液晶
１３ カラー樹脂
１４ カラーフィルタ基板
１００ 薄膜トランジスタ

Claims (15)

  1. 画素ユニットであって、薄膜トランジスタ、画素電極及び共通電極を有し、上記薄膜トランジスタは、ゲート電極と、上記ゲート電極の上に設けられるゲート絶縁層と、上記ゲート絶縁層の上に設けられる活性層と、上記活性層の上に設けられるソース電極及びドレイン電極と、上記ソース電極及びドレイン電極の上に設けられるパッシベーション層とを備え、
    上記共通電極は、上記パッシベーション層の上に直接に設けられ、上記画素電極は上記パッシベーション層の下に設けられて上記薄膜トランジスタのドレイン電極に接続されることを特徴とする画素ユニット。
  2. 上記画素電極及び上記ゲート電極は同一層に設けられ、上記パッシベーション層と上記画素電極との間にゲート絶縁層が設けられ、上記共通電極と同じ層の接続電極は２つのビアホールを介して上記薄膜トランジスタのドレイン電極及び上記画素電極にそれぞれ接続されることを特徴とする請求項１に記載の画素ユニット。
  3. 上記共通電極はスリット状をなし、上記画素電極は板状をなすことを特徴とする請求項１または２に記載の画素ユニット。
  4. 上記画素電極及び／または上記共通電極は透明電極であることを特徴とする請求項１〜３のいずれか１項に記載の画素ユニット。
  5. 上記パッシベーション層は、酸化物、窒化物、窒素酸化物または有機樹脂であることを特徴とする請求項１〜４のいずれか１項に記載の画素ユニット。
  6. アレイ基板であって、
    ベース基板と、
    上記ベース基板上に設けられる複数のゲートライン及び複数のデータラインを備え、
    上記複数のデータラインは、上記複数のゲートラインと垂直をなし、上記ゲートライン及び上記データラインは互いに交差するように複数の画素領域を画成し、
    上記複数の画素領域は、それぞれが請求項１〜５のいずれか１項に記載の画素ユニットを備え、各上記画素ユニットにおいて、薄膜トランジスタは、ゲート電極が対応するゲートラインに接続され、ソース電極が対応するデータラインに接続されることを特徴とするアレイ基板。
  7. 各行における上記画素ユニットの上方および下方において１つのゲートラインがともに設けられ、且つ隣接する２行にある上記画素ユニットの間に２つのゲートラインが設けられ、各列における上記画素ユニットの左側または右側において１つのデータラインが設けられ、且つ隣接する２つのデータラインの間に２列の上記画素ユニットを有することを特徴とする請求項６に記載のアレイ基板。
  8. 各上記画素ユニットの上記薄膜トランジスタのゲート電極は、それが存在する画素ユニットの上方または下方の１つのゲートラインに接続され、上記薄膜トランジスタのソース電極は、それが所在する画素ユニットの左側または右側の１つのデータラインに接続され、Ｚ反転（Ｚ−ｉｎｖｅｒｓｉｏｎ）の画素構造が構成されることを特徴とする請求項７に記載のアレイ基板。
  9. 上記Ｚ反転の画素構造は、
    同列にある奇数個の画素ユニットにおける薄膜トランジスタのソース電極は該列の両側のデータラインの中の１つデータラインに接続され、偶数個の画素ユニットにおける薄膜トランジスタのソース電極は該列の両側のデータラインの中の他のデータラインに接続され、且つ隣接する２列において同行にある画素ユニットにおける薄膜トランジスタのソース電極は２つの異なるデータラインに接続され、
    同行にある上記画素ユニットにおいて、２つずつの前記画素ユニットはそれが有する薄膜トランジスタのゲート電極によって該行の画素ユニットの上方および下方にある２つのゲートラインに交替にそれぞれ接続され、且つ上記ゲートライン毎が接続される画素ユニットは同一行にあり、
    隣接する２つのデータラインの間の、同行にあって隣接する２つの画素ユニットの薄膜トランジスタは、ゲート電極が２つのゲートラインにそれぞれ接続され、ソース電極が上記２つのデータラインにそれぞれ接続されるように構成されることを特徴とする請求項８に記載のアレイ基板。
  10. 各上記画素ユニットの上記共通電極は、それが所在する画素ユニットの上方及び／または下方の１つのゲートラインの上方まで延び、上記１つのゲートラインと蓄積容量を構成することを特徴とする請求項６〜９のいずれか１項に記載のアレイ基板。
  11. 液晶パネルであって、カラーフィルタ基板及び請求項６〜１０のいずれか１項に記載のアレイ基板を備え、上記カラーフィルタ基板上にブラックマトリックスが備えられ、
    上記カラーフィルタ基板上において、上記複数のゲートラインに対応する位置、上記複数のデータラインに対応する位置、及び隣接する２つのデータラインの間の２列の画素ユニットの境界に対応する位置には、ブラックマトリックスがいずれも設置されることを特徴とする液晶パネル。
  12. アレイ基板の製造方法であって、
    第１回のパターニングによって画素電極を有するパターンを形成し、第２回のパターニングによって、複数のゲートライン、及び複数の画素ユニットの薄膜トランジスタのゲート電極を有するパターンを形成するＳ１０１、
    或いは、第１回のパターニングによって、複数のゲートライン、及び複数の画素ユニットの薄膜トランジスタのゲート電極を有するパターンを形成し、第２回のパターニングによって画素電極を有するパターンを形成するＳ１０１と、
    第３回のパターニングによって、ゲート絶縁層、活性層、複数のデータライン、及び上記薄膜トランジスタのソース電極及びドレイン電極を有するパターンを形成するＳ１０２と、
    第４回のパターニングによってパッシベーション層を有するパターンを形成するＳ１０３と、
    第５回のパターニングによって共通電極を有するパターンを形成するＳ１０４と、を備えることを特徴とするアレイ基板の製造方法。
  13. 上記ステップＳ１０１で複数のゲートラインを形成することは、各行における画素ユニットの上方および下方に１つのゲートラインをともに形成し、かつ隣接する２行の画素ユニットの間に１つのゲートラインを形成することであり、
    上記ステップＳ１０２でデータラインを形成することは、各列における前記画素ユニットの左側または右側に１つのデータラインを形成し、かつ隣接する２つのデータラインの間に２列の画素ユニットを有することであることを特徴とする請求項１２に記載のアレイ基板の製造方法。
  14. ステップＳ１０１では、各前記画素ユニットの薄膜トランジスタのゲート電極は、それが所在する画素ユニットの上方または下方の１つのゲートラインに接続されるようにして、ステップＳ１０２では、各前記画素ユニットの薄膜トランジスタのソース電極は、それが所在する画素ユニットの左側または右側の１つのデータラインに接続されるようにして、Ｚ反転の画素構造を構成することであることを特徴とする請求項１３に記載のアレイ基板の製造方法。
  15. ステップＳ１０４では、形成された共通電極は、それが所在する画素ユニットの上方及び／または下方の１つのゲートラインの上方まで延び、上記１つのゲートラインと蓄積容量を形成することを特徴とする請求項１２〜１４のいずれか１項に記載のアレイ基板の製造方法。
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