CN114137769B - 阵列基板、显示装置及阵列基板制作方法 - Google Patents

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Abstract

本申请提供一种阵列基板、显示装置及阵列基板制作方法，涉及显示技术领域。其中，阵列基板包括：栅极层、第一绝缘层、沟道层、源漏层、第二绝缘层和公共电极层；所述栅极层包括多条栅线和多个栅极，所述沟道层包括多个沟道和多个像素电极，所述源漏层包括多个源极、多个漏极、多条数据线和多条公共电极信号线；所述公共电极信号线与所述公共电极层过孔连接；对应的栅极、沟道、源极和漏极用于形成薄膜晶体管。本申请技术方案可以阵列基板的制作工艺。

Description

阵列基板、显示装置及阵列基板制作方法
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板、显示装置及阵列基板制作方法。
背景技术
现有的液晶显示器，部分采用双栅阵列基板，而现有的基于双栅结构的阵列基板中，在驱动显示时，通常由于双栅结构的电容耦合作用，容易引起电压极性均为正极性的相邻两列子像素亮度较亮，电压极性均为负极性的相邻两列子像素较暗，反映到一帧图像上会存在视觉上的亮暗相间的条纹，呈现摇头纹不良现象。为改善摇头纹不良，本领域技术人员采用Z1架构的阵列基板。但是，现有的Z1架构的阵列基板需要增加单独的金属层，因此会增加阵列基板的制作工艺，因此如果减少阵列基板的制作工艺是本领域技术人员亟需解决的技术问题。
发明内容
本申请实施例的目的是提供一种阵列基板、显示装置及阵列基板制作方法，以减少阵列基板的制作工艺。
为解决上述技术问题，本申请实施例提供如下技术方案：
本申请第一方面提供一种阵列基板，包括：包括：栅极层、第一绝缘层、沟道层、源漏层、第二绝缘层和公共电极层；所述栅极层包括多条栅线和多个栅极，所述沟道层包括多个沟道和多个像素电极，所述源漏层包括多个源极、多个漏极、多条数据线和多条公共电极信号线；所述公共电极信号线与所述公共电极层过孔连接；对应的栅极、沟道、源极和漏极用于形成薄膜晶体管；
所述阵列基板上形成有阵列设置的多个像素单元，每个像素单元中包括沿第一方向依次设置三个不同颜色的子像素，每行所述子像素沿第一方向设置，每列所述子像素沿第二方向设置，相邻两行所述子像素之间形成有第一条形区域，相邻两列所述子像素之间形成有第二条形区域；
所述栅线沿第一方向延伸，相邻两行所述像素单元之间的所述第一条形区域设置有两条所述栅线；每行所述像素单元中的第一子像素的栅极和第二子像素的栅极分别连接于该行所述像素单元上侧相邻栅线和下侧相邻栅线中的一条，相邻两个所述像素单元中的所述第三子像素的栅极分别连接于该行所述像素单元上侧相邻栅线和下侧相邻栅线；每个薄膜晶体管的源极连接临近的数据线而漏极连接像素电极；
所述数据线包括多条位于不同的第一条形区域而对应相同两子像素列的行延伸接线单元、多条位于同一第二条形区域的第一列延伸接线单元和多条位于另一第二条形区域的第二列延伸接线单元，且分别对应于相邻的两行子像素，相邻的所述第一列延伸接线单元和所述第二列延伸接线单元分别设置于所述行延伸接线单元的首尾两端且延伸方向相反，其中，所述第一列延伸接线单元对应于第一行子像素单元，所述第二列延伸接线单元对应于第二行子像素单元；
对应所述第一行子像素单元的第二条形区域交替排列有所述公共电极信号线和所述第一列延伸接线单元，对应所述第二行子像素单元的第二条形区域交替排列有所述公共电极信号线和所述第二列延伸接线单元；
所述过孔、所述薄膜晶体管、所述行延伸接线单元均设置于所述第一条形区域。
在本申请第一方面的一些变更实施方式中，
具体地，所述数据线中的第一数据线的行延伸接线单元包括依次交替排列的第一行延伸接线单元和第二行延伸接线单元，所述第一行延伸接线单元与所述第二行延伸接线单元之间设置有第一子像素行，
所述第一行延伸接线单元包括沿所述第一方向依次连接的第一连接段、第二连接段和第三连接段，所述第一连接段与所述第一子像素行之间的距离大于所述第二连接段与所述第一子像素行之间的距离，所述第二连接段向着第一方向延伸且与所述第一方向呈预设锐角；
所述第二行延伸接线单元包括沿所述第一方向依次设置第四连接段、第五连接段和第六连接段，所述第五连接段与所述第二连接段满足平行条件，所述第四连接段与所述第五连接段形成第一凹入区域，所述第六连接段与所述第五连接段围成第二凹入区域，所述第一凹入区域的开口方向为所述第二方向，所述第二凹入区域的开口方向与所述第二方向反向。
具体地，设置于所述第四连接段背离所述第一凹入区域开口一侧的第四子像素的薄膜晶体管设置于所述第一连接段、所述第二连接段与所述第四子像素之间的第一条形区域内，正对所述第一凹入区域开口的第五子像素的薄膜晶体管设置于所述第一凹入区域内，正对所述第二凹入区域开口的所述第六子像素的薄膜晶体管设置于所述第二凹入区域内，设置于所述第六连接段背离所述第二凹入区域开口一侧的第七子像素的薄膜晶体管设置于所述第三连接段、所述第二连接段与所述第七子像素之间的第一条形区域内。
具体地，所述公共电极信号线中包括第一公共线和第二公共线，所述第一公共线设置于所述第四子像素与所述第六子像素之间，所述第一公共线的两端由有所述第二条形区域延伸至所述第一条形区域，且延伸方向相反，所述第一公共线靠近所述第一延伸接线单元的一端向着所述第四子像素的薄膜晶体管延伸，所述第一公共线靠近所述第二延伸接线单元的一端向着所述第六子像素的薄膜晶体管延伸；
所述第二公共线设置于所述第五子像素与所述第七子像素之间，所述第二公共线的两端由有所述第二条形区域延伸至所述第一条形区域，且延伸方向相反，所述第二公共线靠近所述第二延伸接线单元的一端向着所述第五子像素的薄膜晶体管延伸，所述第二公共线靠近所述第一延伸接线单元的一端向着所述第七子像素的薄膜晶体管延伸。
具体地，所述数据线中的第二数据线的行延伸接线单元包括依次交替排列的第三行延伸接线单元和第四行延伸接线单元，所述第三行延伸接线单元包括沿所述第一方向依次设置的第一连接线和第二连接线，所述第二连接线形成有沿所述第一方向依次设置的第三凹入区域和第四凹入区域，所述第三凹入区域与所述第四凹入区域的开口方向相反，所述第四凹入区域的开口方向为所述第二方向，所述第三凹入区域的凹陷深度小于所述第四凹入区域的凹陷深度，所述第四行延伸接线单元包括沿所述第一方向反方向依次设置的所述第一连接线和所述第二连接线。
具体地，第八子像素正对第四凹入区域的开口，所述第八子像素的薄膜晶体管设置于所述第四凹入区域内，第九子像素与所述第八子像素位于同一子像素行，所述第九子像素的薄膜晶体管设置于所述第九子像素与所述第一连接线之间。
具体地，所述公共电极信号线中还包括第三公共线，所述第三公共线设置于所述第八子像素与所述第九子像素之间的所述第二条形区域，所述第三公共线一端设置于所述第三凹入区域背离开口的一侧，一端设置于所述第三凹入区域内。
具体地，所述数据线中的第三数据线的行延伸接线单元包括依次交替排列的第五行延伸接线单元和第六行延伸接线单元，所述第五行延伸接线单元包括沿所述第一方向依次设置的第三连接线和第四连接线，所述第三连接线沿所述第一方向依次形成有第五凹入区域和第六凹入区域，所述第五凹入区域与所述第六凹入区域的开口方向相反，所述第六凹入区域的开口方向为所述第二方向，所述第六凹入区域的凹陷深度小于所述第五凹入区域的凹陷深度，所述第六行延伸接线单元包括沿所述第一方向反方向依次设置的所述第三连接线和所述第四连接线。
具体地，所述第十子像素正对所述第五凹入区域的开口，所述第十子像素的薄膜晶体管设置于所述第五凹入区域内，第十一子像素与所述第十子像素位于同一子像素行，所述第十一子像素的薄膜晶体管设置于所述第十一子像素与所述第四连接线之间的所述第一条形区域内。
具体地，所述公共电极信号线中还包括第四公共线，所述第四公共线设置于所述第十子像素与所述第十一子像素之间的所述第二条形区域，所述第四公共线一端设置于所述第六凹入区域背离开口的一侧，一端设置于所述第六凹入区域内。
具体地，多个所述像素电极的面积相等。
具体地，所述公共电极层包括阵列设置的多个公共电极，所述公共电极过孔连接于相邻的所述公共电极信号线。
具体地，所述第二条形区域包括第一间隙和第二间隙，所述第一间隙与所述第二间隙之间具有预设夹角。
本申请第二方面提供一种显示装置，包括以上任一项所述的阵列基板。
本申请第三方面提供一种阵列基板制作方法，用于以上任一项所述的阵列基板，包括：依次在衬底上形成栅极层、第一绝缘层、沟道层、源漏层、第二绝缘层和公共电极层，其中，在形成所述源漏层时，同时在所述第一绝缘层背离栅极层的一侧形成多个漏极、多条数据线以及多条公共电极信号线。
相较于现有技术，本申请第一方面提供的阵列基板，通过将公共电极信号线和源漏层同层设置，可以在制作阵列基板时同时多个源极、多个漏极、多条数据线和多条公共电极信号线，因此能够减少阵列基板的制作工艺，同时由于不必在阵列基板上额外设置一金属层，进而能够减少阵列基板的厚度。
本申请第二方面所提供的显示装置具有与第一方面所提供的阵列基板相同的技术效果。
本申请第三方面所提供的阵列基板制作方法具有与第一方面所提供的阵列基板相同的技术效果。
附图说明
通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，相同或对应的标号表示相同或对应的部分，其中：
图1示意性地示出了本发明实施例所提供的阵列基板的截面结构示意图；
图2示意性地示出了本发明实施例所提供的阵列基板的另一截面结构示意图；
图3示意性地示出了本发明实施例所提供的阵列基板的结构示意图；
图4示意性地示出了本发明实施例所提供的阵列基板的源漏层结构示意图；
图5示意性地示出了本发明实施例所提供的阵列基板的源漏层的另一结构示意图；
图6示意性地示出了本发明实施例所提供的阵列基板的源漏层的又一结构示意图；
图7示意性地示出了本发明实施例所提供的阵列基板的源漏层的再一结构示意图；
图8示意性地示出了本发明实施例所提供的阵列基板的栅极层结构示意图；
图9示意性地示出了本发明实施例所提供的阵列基板的像素电极结构示意图；
图10示意性地示出了本发明实施例所提供的阵列基板的公共电极结构示意图；
图11示意性地示出了本发明实施例所提供的阵列基板的沟道结构示意图；
图12示意性地示出了本发明实施例所提供的阵列基板的另一结构示意图；
图13示意性地示出了现有技术中阵列基板的结构示意图；
附图标号说明：
衬底1，栅极层2，栅线21，栅极22，第一绝缘层31，第二绝缘层32，沟道4，数据线51，第一数据线501，第二数据线502，第三数据线503，第一行延伸接线单元511，第一连接段5111、第二连接段5112，第三连接段5113，第二行延伸接线单元512，第四连接段5121，第一接线51211，第二接线51212，第五连接段5122，第六连接段5123，第三接线51231，第四接线51232，第一凹入区域5124，第二凹入区域5125，第三行延伸接线单元513，第一连接线5131，第二连接线5132，第五接线51321，第六接线51322，第七接线51323，第八接线51324，第九接线51325，第三凹入区域5133，第四凹入区域5134，第四行延伸接线单元514，第五行延伸接线单元515，第三连接线5151，第一走线51511，第二走线51512，第三走线51513，第四走线51514，第五走线51515，第四连接线5152，第五凹入区域5153，第六凹入区域5154，第六行延伸接线单元516，第一列延伸接线单元517，第二列延伸接线单元518，源极52、漏极53、像素电极54，第二主体部分541，第二连接部分542，公共电极信号线55，第一公共线551，第二公共线552，第三公共线553，第四公共线554，公共电极层6，公共电极61，第一主体部分611，第一连接部分612，第一子像素81，第二子像素82，第三子像素83，第一条形区域91，第二条形区域92，第一间隙921，第二间隙922，金属层12。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本申请所属领域技术人员所理解的通常意义。
本申请实施例第一方面提供一种阵列基板，如图1至图12所示，该阵列基板包括：栅极层2、第一绝缘层31、沟道层、源漏层、第二绝缘层32和公共电极层6；如图8所示，所述栅极层2包括多条栅线21和多个栅极22，如图11所示，所述沟道层包括多个沟道4和多个像素电极54，所述源漏层包括多个源极52、多个漏极53、多条数据线51和多条公共电极信号线55；所述公共电极信号线55与所述公共电极层6过孔连接；对应的栅极22、沟道4、源极52和漏极53用于形成薄膜晶体管；所述阵列基板上形成有阵列设置的多个像素单元，每个像素单元中包括沿第一方向依次设置三个不同颜色的子像素，每行所述子像素沿第一方向设置，每列所述子像素沿第二方向设置，如图3所示，箭头A所指的方向为第一方向，箭头B所指的方向为第二方向，相邻两行所述子像素之间形成有第一条形区域91，相邻两列所述子像素之间形成有第二条形区域92；所述栅线21沿第一方向延伸，相邻两行所述像素单元之间的所述第一条形区域91设置有两条所述栅线21；每行所述像素单元中的第一子像素81的栅极22和第二子像素82的栅极22分别连接于该行所述像素单元上侧相邻栅线21和下侧相邻栅线21中的一条，相邻两个所述像素单元中的所述第三子像素83的栅极22分别连接于该行所述像素单元上侧相邻栅线21a和下侧相邻栅线21b；每个薄膜晶体管的源极52连接临近的数据线51而漏极53连接像素电极54；所述数据线51包括多条位于不同的第一条形区域91而对应相同两子像素列的行延伸接线单元、多条位于同一第二条形区域92的第一列延伸接线单元517和多条位于另一第二条形区域92的第二列延伸接线单元518，且分别对应于相邻的两行子像素，相邻的所述第一列延伸接线单元517和所述第二列延伸接线单元518分别设置于所述行延伸接线单元的首尾两端且延伸方向相反，其中，所述第一列延伸接线单元517对应于第一行子像素单元，所述第二列延伸接线单元518对应于第二行子像素单元；对应所述第一行子像素单元的第二条形区域92交替排列有所述公共电极信号线55和所述第一列延伸接线单元517，对应所述第二行子像素单元的第二条形区域92交替排列有所述公共电极信号线55和所述第二列延伸接线单元518；所述过孔、所述薄膜晶体管、所述行延伸接线单元均设置于所述第一条形区域91。
其中，如图1和图2所示，栅极层2、第一绝缘层31、沟道层、源漏层、第二绝缘层32和公共电极层6依次形成于衬底1上，第一绝缘层31和第二绝缘层32可以由绝缘材质制成。像素电极54与漏极53搭接，沟道层与像素电极54均设置于第一绝缘层31背离栅极层2的一侧，源极52和漏极53设置于沟道4背离第一绝缘层31的一侧，数据线51、公共电极信号线55均设置于第一绝缘层31背离栅极层2的一侧，因此，本实施例中，沟道4、数据线51、公共电极信号线55以及像素电极54同层设置，其中，公共电极信号线55形成与相邻两个像素电极54之间的第二条形区域92内。公共电极信号线55与公共电极层6共同传输com电压，其中，像素电极54和公共电极层6均由ITO材质制成，由于ITO材质的阻抗较大，如果仅仅由公共电极层6单独传输com电压，阻抗过大，而本实施例供，由公共电极信号线55和公共电极层6共同传输com电压，相当于为公共电极层67并联一电阻，因此在com电压传输过程中阻抗较小，以此能够降低com电压传输过程中的阻抗。其中，可以使得公共电极信号线55层由金属材质制成，公共电极信号线55层的阻抗小于公共电极层6的阻抗。其中，公共电极信号线55、数据线51、源极52和漏极53同层设置，且材质相同，因此可以同时形成公共电极信号线55、数据线51、源极52和漏极53，不仅无需为公共电极信号线55单独设置一掩膜板，还可以减少阵列基板的制作工艺。此外，在现有技术中，为了将阵列基板应用于TDDI设计，需要降低com电压传输过程中的阻抗，因此现有技术中，如图13所示，在第二绝缘层32之上形成金属层12，而后再形成公共电极层6，金属层12与公共电极层67跳接，以此降低com电压传输过程中的阻抗，由于现有技术中需要单独形成一层金属层12，因此使得阵列基板的制作工艺增加，而本申请中所提供的阵列基板，通过将公共电极信号线55与数据线51、源极52、漏极53等同层设置，不仅可以使得本申请中的阵列基本可以应用于TDDI设计，并且此方案，相比于现有技术而言减少了一单独金属层12，因此能够减小阵列基板的厚度。
其中，每个像素单元中均包括红色子像素、绿色子像素和蓝色子像素周期性排列，第一条形区域91与第二条形区域92纵横交错设置。本实施例中，第一子像素81可以为红色子像素，第二子像素82可以为绿色子像素、第三子像素83可以为蓝色子像素。本实施例所提供的阵列基板采用双栅结构，即相邻两行子像素之间设置有两条栅线21，其次，如图3所示，上述阵列基板采用Z1架构，即每行像素单元中的红色子像素和绿色子像素分别连接于该行像素单元两侧不同的两根栅线21，相邻两个像素单元中的第三子像素83的栅极22分别连接于该行像素单元上侧相邻栅线21a和下侧相邻栅线21b，上侧相邻栅线和下侧相邻栅线分别位于该行像素单元不同的两侧，第一子像素行中形成有多个像素单元，第一子像素行中的红色子像素连接于第一栅线21a，绿色子像素连接于第二栅线21b，而相邻两个像素单元中的蓝色子像素分别连接于第一栅线21a和第二栅线21b。在现有技术中，采用双栅结构的显示面板，在驱动显示时，由于双栅结构的电容耦合作用，容易阴极电压极性均为正极性的相邻两列子像素亮度较亮，电压极性均为负极性的相邻两列子像素较暗，反映到一幅图像上会存在视觉上的亮暗相间的条纹，呈现摇头纹不良现象。而本实施例中的阵列基板采用Z1架构，能够解决摇头纹现象，以此提高显示面板的显示效果。
此外，数据线51呈蛇形走线，如图3至图7所示，数据线51包括依次连接的第一列延伸接线单元517、行延伸接线单元、第二列延伸接线单元518和另一行延伸接线单元，其中，同一数据线51中的多个行延伸接线单元均对应于相同的两列子像素，而第一列延伸接线单元517与第二列延伸接线单元518分别对应于相邻的两行子像素。第一子像素行与第二子像素行相邻，且交替排列，第一子像素行中，相邻的两个第一列延伸单元分别属于不同的两个数据线51，且二者之间设置有两个子像素，同时相邻的两个第一列延伸接线单元517之间设置有一个公共电极信号线。相邻的两个第二列延伸单元之间设置有两个子像素，且二者之间设置有一个公共电极信号线55。由于本申请中的数据线51采用蛇形走线，因此能够通过合理的布局使得各个像素电极54的面积相等。而在现有技术中，每条数据线设置于同一第二条形区域92内，无法通过合理设置薄膜晶体管以及像素电极54的形状保证各个像素电极54的形状一直，此外由于各个像素电极54的面积不一致，进而导致对应的存储电容结构不对称，由于工艺偏差容易造成电容的电容值差异，因而引起闪烁。而本申请中能够使得各个像素电极54的面积相等，因此能够使得对应的存储电容结构对称，保证各个电容的电容值相等，避免引起闪烁。
此外，过孔、薄膜晶体管以及行延伸接线单元均设置于第一条形区域91内，而第一列延伸单元和第二列延伸单元设置于第二条形区域92内，而公共电极信号线55设置于第二条形区域92内。
本申请的目的及解决其技术问题还可采用以下技术措施进一步实现。
具体地，如图5所示，数据线51中包括沿第一方向依次排列的第一数据线501、第二数据线502和第三数据线503，第一数据线501、第二数据线502和第三数据线503呈周期性排列，其中，所述数据线51中的第一数据线501的行延伸接线单元包括依次交替排列的第一行延伸接线单元511和第二行延伸接线单元512，所述第一行延伸接线单元511与所述第二行延伸接线单元512之间设置有第一子像素行，所述第一行延伸接线单元511包括沿所述第一方向依次连接的第一连接段5111、第二连接段5112和第三连接段5113，所述第一连接段5111与所述第一子像素行之间的距离大于所述第二连接段5112与所述第一子像素行之间的距离，所述第二连接段5112向着第一方向延伸且与所述第一方向呈预设锐角；所述第二行延伸接线单元512包括沿所述第一方向依次设置第四连接段5121、第五连接段5122和第六连接段5123，所述第五连接段5122与所述第二连接段5112满足平行条件，所述第四连接段5121与所述第五连接段5122形成第一凹入区域5124，所述第六连接段5123与所述第五连接段5122围成第二凹入区域5125，所述第一凹入区域5124的开口方向为所述第二方向，所述第二凹入区域5125的开口方向与所述第二方向反向。
其中，如图4和5所示，第一连接段5111与第三连接段5113分别对应于相邻两列子像素，而第二连接段5112对应于两列子像素之间的第二条形区域92，第一连接段5111、第二连接段5112和第三连接段5113满足直线条件，第二连接段5112与第二方向之间的预设锐角可以为45°。第一连接段5111与第一子像素行之间的空间较大，可以用于设置源极52、漏极53和过孔。第四连接段5121与第一连接段5111对应同一列子像素，第三连接段5113与第六连接段5123对应同一列子像素，第二延伸接线单元所形成的第一凹入区域5124和第二凹入区域5125可以用于容纳源极52、漏极53和过孔，其中，第四连接段5121包括第一接线51211和第二接线51212，第二接线51212一端连接于第一接线51211，另一端连接于第一列延伸单元，第一接线51211与第五连接段5122之间的距离沿着第二方向逐渐增大，第六连接段5123包括第三接线51231和第四接线51232，第三接线51231一端连接于第五连接段5122的一端，另一端连接于第四接线51232，第四接线51232远离第三接线51231的一端连接于第二列延伸接线单元518，第五连接段5122与第四接线51232之间的距离沿着第二方向逐渐减小，第二接线51212与第五子像素之间的距离等于第三接线51231与第七子像素之间的距离。
具体地，如图4所示，设置于所述第四连接段5121背离所述第一凹入区域5124开口一侧的第四子像素的薄膜晶体管101设置于所述第一连接段5111、所述第二连接段5112与所述第四子像素之间的第一条形区域91内，正对所述第一凹入区域5124开口的第五子像素的薄膜晶体管102设置于所述第一凹入区域5124内，正对所述第二凹入区域5125开口的所述第六子像素的薄膜晶体管103设置于所述第二凹入区域5125内，设置于所述第六连接段5123背离所述第二凹入区域5125开口一侧的第七子像素的薄膜晶体管104设置于所述第三连接段5113、所述第二连接段5112与所述第七子像素之间的第一条形区域91内。
其中，如图4所示，与第一数据线501相对应的两列子像素中，每行子像素的两侧均各设置有一个第一行延伸接线单元511和第二行延伸接线单元512，其中，第一子像素行和第二子像素行交替排列，设置于第一子像素行两侧的第一行延伸接线单元指向第二行延伸接线单元的方向为第二方向，设置于第二子像素行两侧的第二延伸接线单元指向第一延伸接线单元的方向为第二方向。第一行延伸接线单元511a，第二列延伸接线单元518、第二行延伸接线单元512、第一列延伸接线单元517与第一行延伸接线单元511b共同形成一接线结构，其中，第四子像素设置于第一行延伸接线单元511a中的第一连接段5111与第四连接段5121之间，第四子像素的薄膜晶体管101设置于第一连接段5111与第四子像素之间，第六子像素设置于第三连接段5113与第六连接段5123之间，第六子像素的薄膜晶体管103设置于第二凹入区域5125内，即第六连接段5123与滴露子像素之间的第一条形区域91内。第五子像素设置于第四连接段5121与第一行延伸接线单元511b的第一连接段5111之间，第五子像素的薄膜晶体管102设置于第一凹入区域5124内。第七子像素设置于第六连接段5123与第一行延伸接线单元511b的第三连接段5113之间，第七子像素的薄膜晶体管104设置于第一行延伸接线单元511b的第三连接段5113、第二连接段5112与第七子像素之间的第一条形区域91内。第四子像素和第六子像素属于第一子像素行，第五子像素和第七子像素属于第二子像素行。
具体地，如图4和图5所示，所述公共电极信号线55中包括第一公共线551和第二公共线552，所述第一公共线551设置于所述第四子像素与所述第六子像素之间，所述第一公共线551的两端由有所述第二条形区域92延伸至所述第一条形区域91，且延伸方向相反，所述第一公共线551靠近所述第一延伸接线单元的一端向着所述第四子像素的薄膜晶体管101延伸，所述第一公共线551靠近所述第二延伸接线单元的一端向着所述第六子像素的薄膜晶体管103延伸；所述第二公共线552设置于所述第五子像素与所述第七子像素之间，所述第二公共线552的两端由有所述第二条形区域92延伸至所述第一条形区域91，且延伸方向相反，所述第二公共线552靠近所述第二延伸接线单元的一端向着所述第五子像素的薄膜晶体管102延伸，所述第二公共线552靠近所述第一延伸接线单元的一端向着所述第七子像素的薄膜晶体管104延伸。
其中，公共线的两端设置有过孔连接部，过孔对应于过孔连接部设置，设置于第一公共线551靠近第一行延伸接线单元511a的第一连接段5111的过孔连接部设置于第一行延伸接线单元511a的第二连接段5112与第四子像素之间，设置于第一公共线551靠近第五连接段5122的过孔连接部设置于第二凹入区域5125内，设置于第二公共线552靠近第五连接段5122的过孔连接部设置于第一凹入区域5124内，设置于第二公共线552靠近第二连接段5112一端的过孔连接部设置于第七子像素与第一行延伸接线单元511b的第二连接段5112之间。
具体地，如图6所示，所述数据线51中的第二数据线502的行延伸接线单元包括依次交替排列的第三行延伸接线单元513和第四行延伸接线单元514，所述第三行延伸接线单元513包括沿所述第一方向依次设置的第一连接线5131和第二连接线5132，所述第二连接线5132形成有沿所述第一方向依次设置的第三凹入区域5133和第四凹入区域5134，所述第三凹入区域5133与所述第四凹入区域5134的开口方向相反，所述第四凹入区域5134的开口方向为所述第二方向，所述第三凹入区域5133的凹陷深度小于所述第四凹入区域5134的凹陷深度，所述第四行延伸接线单元514包括沿所述第一方向反方向依次设置的所述第一连接线5131和所述第二连接线5132。
其中，第二连接线5132包括沿第一方向依次连接的第五接线51321、第六接线51322、第七接线51323、第八接线51324和第九接线51325，其中第五接线51321、第六接线51322和第七接线51323形成第三凹入区域5133，第五接线51321与第七接线51323之间的距离沿第二方向逐渐减小，第七接线51323、第八接线51324和第九接线51325形成第四凹入区域5134，第七接线51323和第九接线51325之间的距离沿第二方向逐渐增大。而第四行延伸接线单元514与第三行延伸接线单元513的结构相同，延伸方向相反，第四行延伸接线单元514中同样包括第二接线51212和第一接线51211，而第四行延伸接线单元514中的第二接线5132所形成的第三凹入区域和第四凹入区域依次沿第一方向反方向设置。其中，第三凹入区域5133的凹陷深度指的使得第五接线51321连接于第一连接线5131的一端与第六接线51322之间的距离，第六接线51322所在直线能够将其所在的第一条形区域91分隔成宽度相等的两个条形区域，而第四凹入区域5134的凹陷深度指的是第九接线51325背离第八接线51324的一端与第八接线51324之间的距离，其中，第一连接线51324与第八接线51324位于同一直线。
具体地，如图4所示，第八子像素正对第四凹入区域5134的开口，所述第八子像素的薄膜晶体管105设置于所述第四凹入区域5134内，第九子像素与所述第八子像素位于同一子像素行，所述第九子像素的薄膜晶体管106设置于所述第九子像素与所述第一连接线5131之间。
其中，对应于第二数据线502的两列子像素中的同一行内两个子像素，其中一个为第八子像素，另一个为第九子像素，第一子像素行与第二子像素行中均设置有第八子像素和第九子像素，且第一子像素行与第二子像素行中的第八子像素和第九子像素交替设置。
具体地，如图4和图6所示，所述公共电极信号线55中还包括第三公共线553，所述第三公共线553设置于所述第八子像素与所述第九子像素之间的所述第二条形区域92，所述第三公共线553一端设置于所述第三凹入区域5133背离开口的一侧，一端设置于所述第三凹入区域5133内。
其中，第三公共线553一端的过孔连接部设置于第六接线51322背离第三凹入区域5133开口的一侧，另一端的过孔连接部的部分设置于第三凹入区域5133内。
具体地，如图7所示，所述数据线51中的第三数据线503的行延伸接线单元包括依次交替排列的第五行延伸接线单元515和第六行延伸接线单元516，所述第五行延伸接线单元515包括沿所述第一方向依次设置的第三连接线5151和第四连接线5152，所述第三连接线5151沿所述第一方向依次形成有第五凹入区域5153和第六凹入区域5154，所述第五凹入区域5153与所述第六凹入区域5154的开口方向相反，所述第六凹入区域5154的开口方向为所述第二方向，所述第六凹入区域5154的凹陷深度小于所述第五凹入区域5153的凹陷深度，所述第六行延伸接线单元516包括沿所述第一方向反方向依次设置的所述第三连接线5151和所述第四连接线5152。
其中，第一行延伸接线单元511、第三行延伸接线单元513与第五行延伸接线单元515设置于同一第一条形区域91，第二行延伸接线单元512、第四行延伸接线单元514与第六行延伸接线单元516设置于同一第二条形区域92。第三连接线5151包括依次连接的第一走线51511、第二走线51512、第三走线51513、第四走线51514和第五走线51515，第一走线51511、第二走线51512和第三走线51513形成第五凹入区域5153，第一走线51511与第三走线51513之间的距离沿第二方向逐渐减小，第三走线51513、第四走线51514和第五走线51515形成第六凹入区域5154，第三走线51513和第五走线51515之间的距离沿第二方向逐渐增大，其中，第一走线51511远离第二走线51512的一端与第二走线51512之间的距离为第五凹入区域5153的凹陷深度，第三走线51513远离第四走线51514的一端与第四走线51514的距离为第六凹入区域5154的凹陷深度，其中，第四走线51514所在直线能够将其所在第一条形区域91分隔成宽度相等的两个条形区域。第六行延伸接线单元516的结构与第五行延伸接线单元515的结构相同，第五行延伸接线单元中的第三连接线5151所形成的第五凹入区域5153和第六凹入区域5154依次沿第一方向反方向设置。第一行延伸接线单元511、第二行延伸接线单元512、第三行延伸接线单元513、第四行延伸接线单元514、第五行延伸接线单元515、第六行延伸接线单元516均属于行延伸接线单元。此外，第一连接段5111、第三行延伸接线单元513的第一连接线5131与第八接线51324位于同一直线，第三连接段5113、第三行延伸接线单元的第六接线51322、第五行延伸接线单元的第二走线51512、第四连接线5152位于同一直线，第二接线51212、第四行延伸接线单元的第八接线51324、第一连接线5131、第六延伸单元的第四走线51514位于同一直线，第三接线51231、第四行延伸接线单元的第六接线51322、第六行延伸接线单元的第四连接线5152、第二走线51512位于同一直线。
具体地，如图4所示，所述第十子像素正对所述第五凹入区域5153的开口，所述第十子像素的薄膜晶体管107设置于所述第五凹入区域5153内，第十一子像素与所述第十子像素位于同一子像素行，所述第十一子像素的薄膜晶体管108设置于所述第十一子像素与所述第四连接线5152之间的所述第一条形区域91内。
其中，对应于第三数据线503的两列子像素中的同一行内两个子像素，其中一个为第十子像素，另一个为第十一子像素，第一子像素行与第二子像素行中均设置有第十子像素和第十一子像素，且第一像素行与第二子像素行中的第十子像素和第十一子像素交替设置。
具体地，如图7所示，所述公共电极信号线55中还包括第四公共线554，所述第四公共线554设置于所述第十子像素与所述第十一子像素之间的所述第二条形区域92，所述第四公共线554一端设置于所述第六凹入区域5154背离开口的一侧，一端设置于所述第六凹入区域5154内。
其中，第四公共线554一端的过孔连接部设置于第四走线51514背离第六凹入区域5154开口的一侧，另一端的过孔连接部的部分设置于第六凹入区域5154内。
具体地，如图9所示，多个所述像素电极54的面积相等。
在现有技术中，相邻子像素的对应的像素电极54结构不对称，且面积不相等，工艺的偏差造成的电容差异容易引起闪烁，而本申请中每个像素电极54的结构相同，面积相等，因此能够保证各个子像素所对应的电容相等，避免引起闪烁。像素电极54包括驱动显示的第二主体部分541和第二连接部分542，其中，第二连接部分542搭接于漏极53，每个子像素中的像素电极54的第二连接部分542对应于薄膜晶体管设置，每个像素电极54中的第二主体部分541面积相同，同时每个像素电极54中的第二连接部分542面积相同。与像素电极54与公共电极61形成电容，像素电极54和公共电极61的正对面积决定电容的电容值，而本申请所提供的实施例中，像素电极54在公共电极层6上的正投影，完全置于公共电极61所在区域内，因此能够保证每个子像素所对应的电容的电容值相等，以此避免显示装置闪烁。
本申请通过上述方案合理设置数据线的走线形状以及薄膜晶体管的位置，由于薄膜晶体管的位置与像素电极的第二连接部的位置相对应，因此通过上述排布方式，可以保证每个像素电极的第二连接部的结构相同，进而保证各个子像素的电容的电容值相同。
具体地，如图10所示，所述公共电极层6包括阵列设置的多个公共电极61，所述公共电极61过孔连接于相邻的所述公共电极信号线55。
其中，每个子像素包括公共电极61，公共电极61包括第一主体部分611和第一连接部分612，位于公共电极信号线55两侧的公共电极61的第一主体部分611共用一个第一连接部分612，即每个第一连接部分612连接于两个公共电极61的第一主体部分611，第一连接部分612过孔连接于过孔连接部。其中，每个第一连接部分612的两端均设置有第一连接部分612，其中，第一连接部分612的结构根据对应的过孔连接部的位置而定。
具体地，如图12所示，所述第二条形区域92包括第一间隙921和第二间隙922，所述第一间隙921与所述第二间隙922之间具有预设夹角。
其中，第二条形区域92被第一条形区域91分隔成多段，每段均包括相连通的第一间隙921与第二间隙922，其中，设置于第二条形区域92内的第一列延伸单元和第二列延伸单元包括呈预设夹角的两段，且分别与第一间隙921和第二间隙922的延伸方向相同。同时位于第二条形区域92内的公共电极信号线包括相连接的第一段和第二段，第一段与第二段呈预设夹角，且分别与第一间隙921和第二间隙922的延伸方向相同。此外，每个公共电极61包括第一部分和第二部分，第一部分的延伸方向与第一间隙921的延伸方向相同，第二部分的延伸方向与第二间隙922的延伸方向相同。同理，每个像素电极包括沿呈预设夹角的两部分。
本申请实施例第二方面提供一种显示装置，本实施例所提供的显示装置包括以上任一实施例所提供的阵列基板，因此本实施例包括以上任一实施例所提供的阵列基板的全部有益效果，在此不进行赘述。
本申请实施例第三方向提供一种阵列基板制作方法，用于以上任一实施例所提供的阵列基板，该阵列基板制作方法包括：依次在衬底1上形成栅极层2、第一绝缘层31、沟道层、源漏层、第二绝缘层32和公共电极层6，其中，在形成所述源漏层时，同时在所述第一绝缘层31背离栅极层2的一侧形成多个漏极53、多条数据线51以及多条公共电极信号线55。
其中，多个漏极53、多条数据线51以及多条公共电极信号线55同时形成减少了制作工艺，而在现有技术中，需要在第二绝缘层32之上额外形成一单独的金属层12，通过金属层12与公共电极61跳接，因此会增加阵列基板的制作工艺，并且还会增加阵列基板的厚度，而通过上述制作方法所形成的阵列基板，由于源漏层与公共电极61连接线层同层设置，不需要增加额外的金属层12，因此本申请所提供的实施例相比于现有技术而言，能够降低阵列基板的厚度，同时，多个漏极53、多条数据线51以及多条公共电极信号线55可以同时形成，因此减少了阵列基板的制作工艺。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种阵列基板，其特征在于，包括：栅极层、第一绝缘层、沟道层、源漏层、第二绝缘层和公共电极层；所述栅极层包括多条栅线和多个栅极，所述沟道层包括多个沟道和多个像素电极，所述源漏层包括多个源极、多个漏极、多条数据线和多条公共电极信号线；所述公共电极信号线与所述公共电极层过孔连接；对应的栅极、沟道、源极和漏极用于形成薄膜晶体管；
所述阵列基板上形成有阵列设置的多个像素单元，每个像素单元中包括沿第一方向依次设置三个不同颜色的子像素，每行所述子像素沿第一方向设置，每列所述子像素沿第二方向设置，相邻两行所述子像素之间形成有第一条形区域，相邻两列所述子像素之间形成有第二条形区域；
所述栅线沿第一方向延伸，相邻两行所述像素单元之间的所述第一条形区域设置有两条所述栅线；每行所述像素单元中的第一子像素的栅极和第二子像素的栅极分别连接于该行所述像素单元上侧相邻栅线和下侧相邻栅线中的一条，相邻两个所述像素单元中的所述第三子像素的栅极分别连接于该行所述像素单元上侧相邻栅线和下侧相邻栅线；每个薄膜晶体管的源极连接临近的数据线而漏极连接像素电极；
所述数据线包括多条位于不同的第一条形区域而对应相同两子像素列的行延伸接线单元、多条位于同一第二条形区域的第一列延伸接线单元和多条位于另一第二条形区域的第二列延伸接线单元，且分别对应于相邻的两行子像素，相邻的所述第一列延伸接线单元和所述第二列延伸接线单元分别设置于所述行延伸接线单元的首尾两端且延伸方向相反，其中，所述第一列延伸接线单元对应于第一行子像素单元，所述第二列延伸接线单元对应于第二行子像素单元；
对应所述第一行子像素单元的第二条形区域交替排列有所述公共电极信号线和所述第一列延伸接线单元，对应所述第二行子像素单元的第二条形区域交替排列有所述公共电极信号线和所述第二列延伸接线单元；
所述过孔、所述薄膜晶体管、所述行延伸接线单元均设置于所述第一条形区域。
2.根据权利要求1所述的阵列基板，其特征在于，
所述数据线中的第一数据线的行延伸接线单元包括依次交替排列的第一行延伸接线单元和第二行延伸接线单元，所述第一行延伸接线单元与所述第二行延伸接线单元之间设置有第一子像素行，
所述第一行延伸接线单元包括沿所述第一方向依次连接的第一连接段、第二连接段和第三连接段，所述第一连接段与所述第一子像素行之间的距离大于所述第二连接段与所述第一子像素行之间的距离，所述第二连接段向着第一方向延伸且与所述第一方向呈预设锐角；
所述第二行延伸接线单元包括沿所述第一方向依次设置第四连接段、第五连接段和第六连接段，所述第五连接段与所述第二连接段满足平行条件，所述第四连接段与所述第五连接段形成第一凹入区域，所述第六连接段与所述第五连接段围成第二凹入区域，所述第一凹入区域的开口方向为所述第二方向，所述第二凹入区域的开口方向与所述第二方向反向。
3.根据权利要求2所述的阵列基板，其特征在于，
设置于所述第四连接段背离所述第一凹入区域开口一侧的第四子像素的薄膜晶体管设置于所述第一连接段、所述第二连接段与所述第四子像素之间的第一条形区域内，正对所述第一凹入区域开口的第五子像素的薄膜晶体管设置于所述第一凹入区域内，正对所述第二凹入区域开口的所述第六子像素的薄膜晶体管设置于所述第二凹入区域内，设置于所述第六连接段背离所述第二凹入区域开口一侧的第七子像素的薄膜晶体管设置于所述第三连接段、所述第二连接段与所述第七子像素之间的第一条形区域内。
4.根据权利要求3所述的阵列基板，其特征在于，
所述公共电极信号线中包括第一公共线和第二公共线，所述第一公共线设置于所述第四子像素与所述第六子像素之间，所述第一公共线的两端由有所述第二条形区域延伸至所述第一条形区域，且延伸方向相反，所述第一公共线靠近所述第一延伸接线单元的一端向着所述第四子像素的薄膜晶体管延伸，所述第一公共线靠近所述第二延伸接线单元的一端向着所述第六子像素的薄膜晶体管延伸；
所述第二公共线设置于所述第五子像素与所述第七子像素之间，所述第二公共线的两端由有所述第二条形区域延伸至所述第一条形区域，且延伸方向相反，所述第二公共线靠近所述第二延伸接线单元的一端向着所述第五子像素的薄膜晶体管延伸，所述第二公共线靠近所述第一延伸接线单元的一端向着所述第七子像素的薄膜晶体管延伸。
5.根据权利要求1所述的阵列基板，其特征在于，
所述数据线中的第二数据线的行延伸接线单元包括依次交替排列的第三行延伸接线单元和第四行延伸接线单元，所述第三行延伸接线单元包括沿所述第一方向依次设置的第一连接线和第二连接线，所述第二连接线形成有沿所述第一方向依次设置的第三凹入区域和第四凹入区域，所述第三凹入区域与所述第四凹入区域的开口方向相反，所述第四凹入区域的开口方向为所述第二方向，所述第三凹入区域的凹陷深度小于所述第四凹入区域的凹陷深度，所述第四行延伸接线单元包括沿所述第一方向反方向依次设置的所述第一连接线和所述第二连接线。
6.根据权利要求5所述的阵列基板，其特征在于，
第八子像素正对第四凹入区域的开口，所述第八子像素的薄膜晶体管设置于所述第四凹入区域内，第九子像素与所述第八子像素位于同一子像素行，所述第九子像素的薄膜晶体管设置于所述第九子像素与所述第一连接线之间。
7.根据权利要求6所述的阵列基板，其特征在于，
所述公共电极信号线中还包括第三公共线，所述第三公共线设置于所述第八子像素与所述第九子像素之间的所述第二条形区域，所述第三公共线一端设置于所述第三凹入区域背离开口的一侧，一端设置于所述第三凹入区域内。
8.根据权利要求1所述的阵列基板，其特征在于，
所述数据线中的第三数据线的行延伸接线单元包括依次交替排列的第五行延伸接线单元和第六行延伸接线单元，所述第五行延伸接线单元包括沿所述第一方向依次设置的第三连接线和第四连接线，所述第三连接线沿所述第一方向依次形成有第五凹入区域和第六凹入区域，所述第五凹入区域与所述第六凹入区域的开口方向相反，所述第六凹入区域的开口方向为所述第二方向，所述第六凹入区域的凹陷深度小于所述第五凹入区域的凹陷深度，所述第六行延伸接线单元包括沿所述第一方向反方向依次设置的所述第三连接线和所述第四连接线。
9.根据权利要求8所述的阵列基板，其特征在于，
所述第十子像素正对所述第五凹入区域的开口，所述第十子像素的薄膜晶体管设置于所述第五凹入区域内，第十一子像素与所述第十子像素位于同一子像素行，所述第十一子像素的薄膜晶体管设置于所述第十一子像素与所述第四连接线之间的所述第一条形区域内。
10.根据权利要求9所述的阵列基板，其特征在于，
所述公共电极信号线中还包括第四公共线，所述第四公共线设置于所述第十子像素与所述第十一子像素之间的所述第二条形区域，所述第四公共线一端设置于所述第六凹入区域背离开口的一侧，一端设置于所述第六凹入区域内。
11.根据权利要求1所述的阵列基板，其特征在于，
多个所述像素电极的面积相等。
12.根据权利要求1所述的阵列基板，其特征在于，
所述公共电极层包括阵列设置的多个公共电极，所述公共电极过孔连接于相邻的所述公共电极信号线。
13.根据权利要求1所述的阵列基板，其特征在于，
所述第二条形区域包括第一间隙和第二间隙，所述第一间隙与所述第二间隙之间具有预设夹角。
14.一种显示装置，其特征在于，包括：
如权利要求1-13任一项所述的阵列基板。
15.一种阵列基板制作方法，用于如权利要求1至13任一项所述的阵列基板，其特征在于，包括：
依次在衬底上形成栅极层、第一绝缘层、沟道层、源漏层、第二绝缘层和公共电极层，其中，在形成所述源漏层时，同时在所述第一绝缘层背离栅极层的一侧形成多个漏极、多条数据线以及多条公共电极信号线。
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