KR20080010500A - 표시 기판, 그 제조방법 및 이를 갖는 표시 장치 - Google Patents

표시 기판, 그 제조방법 및 이를 갖는 표시 장치 Download PDF

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KR20080010500A
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Abstract

표시 기판은 제1 도전 라인, 스토리지 캐패시터 라인, 제2 도전 라인, 차광 패턴, 스위칭 소자 및 화소 전극을 포함한다. 상기 제1 도전 라인은 절연 기판 상에 배치된다. 상기 스토리지 캐패시터 라인은 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된다. 상기 제2 도전 라인은 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 교차하여 화소를 정의한다. 상기 차광 패턴은 상기 제1 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩된다. 상기 스위칭 소자는 상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고, 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되고, 상기 화소 내에 배치된다. 따라서, 신호 전송 특성 및 화질이 향상된다.

Description

표시 기판, 그 제조방법 및 이를 갖는 표시 장치 {Display Substrate, Method of Manufacturing The Same And Display Device Having The Same}
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 2는 상기 도 1의 I-I' 라인의 단면도이다.
도 3 내지 도 6은 상기 도 1에 도시된 표시 기판의 제조방법을 나타내는 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 9는 상기 도 8의 II-II' 라인의 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 대향 절연 기판 104 : 컬러 필터
106 : 공통 전극 112 : 화소 전극
114 : 유기 절연막 115 : 스토리지 전극부
116 : 게이트 절연막 117 : 소오스 전극
118 : 게이트 전극 119 : 드레인 전극
120 : 절연 기판 126 : 보호 절연막
131 : 게이트 라인 133 : 데이터 라인
137 : 반도체 패턴 152 : 보조 차광패턴
155 : 박막 트랜지스터 142 : 차광 패턴
163 : 스토리지 캐패시터 라인 165 : 콘택 홀
170 : 대향 기판 180 : 표시 기판
335 : 보상 전압 공급 라인
본 발명은 표시 기판, 그 제조방법 및 이를 갖는 표시 장치에 관한 것으로, 더욱 상세하게는 신호전송특성이 향상된 표시 기판, 공정이 단순해진 상기 표시 기판의 제조방법 및 이를 가져서 화질이 향상된 표시 장치에 관한 것이다.
평판 표시 장치(planar display device)는 얇은 두께, 가벼운 무게, 작은 크기, 등의 다양한 특징들을 가지고 있어서, 다양한 분야에서 널리 사용되고 있다.
상기 표시 장치는 영상이 표시되는 화소 및 영상이 표시되지 않는 영역에 입사된 광을 차단하는 블랙 매트릭스를 포함한다.
일반적으로, 불투명 물질층을 상기 표시 장치의 대향 기판 상에 증착하고, 상기 불투명 물질층을 마스크를 이용하는 사진식각공정을 통하여 부분적으로 제거하여 상기 블랙 매트릭스를 형성된다.
상기 사진공정은 노광단계, 현상단계 등을 포함하여 상기 표시장치의 제조공정이 복잡해지고, 제조비용이 상승한다. 특히, 빛샘 및 얼라인미스를 방지하기 위하여, 상기 블랙 매트릭스의 폭이 증가되어 상기 화소의 개구율이 감소한다.
또한, 상기 블랙 매트릭스에 의해 도전성 패턴에 인가되는 신호의 부하가 증가하여 신호전송속도가 저하(RC delay)된다. 더욱이, 상기 블랙 매트릭스와 상기 도전성 패턴에 인접하는 도전성 라인과의 사이에 기생 캐패시턴스(Parasite capacitance)가 발생한다. 따라서, 상기 표시 장치의 화질이 저하된다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 신호전송특성이 향상된 표시 기판을 제공한다.
또한, 본 발명은 공정이 단순해진 상기 표시 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 표시 기판을 가져서 화질이 향상된 표시 장치를 제공한다.
본 발명의 일 특징에 따른 표시 기판은 제1 도전 라인, 스토리지 캐패시터 라인, 제2 도전 라인, 차광 패턴, 스위칭 소자 및 화소 전극을 포함한다. 상기 제1 도전 라인은 절연 기판 상에 배치된다. 상기 스토리지 캐패시터 라인은 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된다. 상기 제2 도전 라인은 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 교차하여 화소를 정의한다. 상기 차광 패턴은 상기 제1 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩된다. 상기 스위칭 소자는 상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고, 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되고, 상기 화소 내에 배치된다.
본 발명의 다른 특징에 따른 표시 기판은 제1 도전 라인, 스토리지 캐패시터 라인, 제2 도전 라인, 제3 도전 라인, 차광 패턴, 스위칭 소자 및 화소 전극을 포함한다. 상기 제1 도전 라인은 절연 기판 상에 배치된다. 상기 스토리지 캐패시터 라인은 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된다. 상기 제2 도전 라인은 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 교차하여 화소를 정의한다. 상기 제3 도전 라인은 상기 절연 기판 상에 상기 스토리지 캐패시터 라인과 이격되어 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된다. 상기 차광 패턴은 상기 제3 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩된다. 상기 스위칭 소자는 상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고, 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되고, 상기 화소 내에 배치된 화소 전극을 포함한다.
본 발명의 다른 특징에 따른 표시 기판의 제조방법에 있어서, 절연 기판 상에 도전층을 형성한다. 이어서, 상기 도전층을 패턴하여 게이트 라인, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 게이트 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인, 및 상기 게이트 라인으로부터 연장된 차광 패턴을 형성한다. 이후에, 상기 차광패턴과 오버랩되는 데이터 라인, 상기 데이터 라인으로부터 전기적으로 연결되는 소오스 전극, 및 상기 소오스 전극과 마주보며 상기 스토리지 캐패시터 라인과 오버랩되는 드레인 전극을 형성한다. 계속해서, 상기 게이트 라인과 상기 데이터 라인에 의해 정의되는 화소 내에 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성한다.
본 발명의 다른 특징에 따른 표시 기판의 제조방법에 있어서, 절연 기판 상에 도전층을 형성한다. 이어서, 상기 도전층을 패턴하여 게이트 라인, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 게이트 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인, 상기 게이트 라인과 동일한 방향으로 연장되고 상기 스토리지 캐패시터 라인과 이격된 보상 전압 공급라인, 및 상기 보상 전압 공급라인으로부터 연장된 차광 패턴을 형성한다. 이후에, 상기 차광패턴과 오버랩되는 데이터 라인, 상기 데이터 라인으로부터 전기적으로 연결되는 소오스 전극, 및 상기 소오스 전극과 마주보며 상기 스토리지 캐패시터 라인과 오버랩되는 드레인 전극을 형성한다. 계속해서, 상기 게이트 라인과 상기 데이터 라인에 의해 정의되는 화소 내에 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성한다.
본 발명의 다른 특징에 따른 표시 장치는 표시 기판, 대향 기판 및 액정층을 포함한다. 상기 표시 기판은 제1 도전 라인, 스토리지 캐패시터 라인, 제2 도전 라인, 제3 도전 라인, 차광 패턴, 스위칭 소자 및 화소 전극을 포함한다. 상기 제1 도전 라인은 절연 기판 상에 배치된다. 상기 스토리지 캐패시터 라인은 상기 절연 기판 상에 배치되고 상기 제1 도전 라인과 동일한 방향으로 연장된다. 상기 제2 도전 라인은 상기 절연 기판 상에 배치되고 상기 제1 도전 라인과 교차하여 화소를 정의한다. 상기 제3 도전 라인은 상기 절연 기판 상에 상기 스토리지 캐패시터 라인과 이격되어 배치되고 상기 제1 도전 라인과 동일한 방향으로 연장된다. 상기 차광 패턴은 상기 제3 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩된다. 상기 스위칭 소자는 상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된다. 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결되고 상기 화소 내에 배치된다. 상기 대향 기판은 상기 화소 전극에 대향하는 공통 전극을 포함한다. 상기 액정층은 상기 표시 기판과 상기 대향 기판의 사이에 개재된다.
상기 표시 기판은 액정 표시 장치, 유기전계 발광 표시장치, 플라즈마패널 표시장치, 등에 사용될 수 있다.
이러한 표시 기판, 그 제조방법 및 이를 갖는 표시장치에 따르면, 기생 캐패시터가 감소하고, 상기 게이트 라인 및 상기 스토리지 캐패시터 라인의 부하가 감소한다. 따라서, 상기 표시 장치의 화질이 향상된다. 또한, 상기 표시 기판의 제조공정이 단순해지고 제조비용이 감소한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타내는 평면도이고, 도 2는 상기 도 1의 I-I' 라인의 단면도이다.
도 1 및 도 2를 참조하면, 상기 표시 기판은 절연 기판(120), 게이트 라인(131), 차광 패턴(142), 스토리지 캐패시터 라인(163), 게이트 절연막(116), 반도체 패턴(137), 소오스 전극(117), 드레인 전극(119), 데이터 라인(133), 보호 절연막(126), 유기 절연박(114) 및 화소 전극(112)을 포함한다.
상기 절연기판(120)은 광을 통과시킬 수 있는 투명한 재질을 포함한다. 예를 들어, 상기 절연기판(120)은 유리, 석영, 합성수지 등을 포함한다. 본 실시예에서, 상기 절연 기판(120)은 광학적으로 등방성이다. 이때, 상기 절연기판(120)이 광학적으로 이방성일 수도 있다.
상기 게이트 라인(131)은 상기 절연 기판(120) 상에 배치된다. 본 실시예에서, 복수개의 게이트 라인들(131)이 서로 평행하게 배열된다.
상기 스토리지 캐패시터 라인(163)은 상기 절연 기판(120) 상에 상기 게이트 라인(131)과 평행하게 배치된다. 상기 스토리지 캐패시터 라인(163)은 인접하는 게이트 라인들(131) 사이에 배치된다. 본 실시예에서, 상기 스토리지 캐패시터 라인(163)에 공통 전압이 인가된다.
상기 게이트 절연막(116)은 상기 절연 기판(120) 상에 배치되어, 상기 게이트 라인(131), 상기 스토리지 캐패시터 라인(163), 상기 박막 트랜지스터(155)의 게이트 전극(118) 및 차광 패턴(137)을 커버한다. 상기 게이트 절연막(116)은 질화 실리콘, 산화 실리콘 등과 같은 광을 투과시키는 절연물질을 포함한다.
상기 데이터 라인(133)은 상기 게이트 절연막(116) 상에 배치되고, 상기 게이트 라인(131)과 교차하여 복수의 화소들을 정의한다.
상기 차광 패턴(142)은 상기 게이트 라인(131)으로부터 연장되어, 상기 데이터 라인(133)과 오버랩된다. 본 실시예에서, 상기 차광 패턴(142)의 단부는 상기 스토리지 캐패시터 라인(163)에 인접하며, 상기 스토리지 캐패시터 라인(163)의 사이드(Side)를 마주본다. 상기 차광 패턴(142)은 상기 게이트 라인(131) 및 상기 스토리지 캐패시터 라인(163)과 동일한 층으로부터 형성된다. 차광 패턴이 게이트 라인과 전기적으로 절연되어 플로팅(Floating)되는 경우, 상기 데이터 라인과 화소 전극 사이의 기생 케패시터가 증가하여, 상기 데이터 라인의 신호전송 속도가 감소한다(RC delay). 그러나, 본 실시예에서, 상기 차광 패턴(142)은 상기 게이트 라인(131)과 전기적으로 연결되어 상기 데이터 라인(131)과 상기 화소 전극(112) 사이의 기생 캐패시터가 감소한다.
본 실시예에서, 상기 차광 패턴(142)의 폭(d1)은 상기 데이터 라인(133)의 폭(d2)보다 넓다.
상기 차광 패턴(142)은 광을 차단하는 도전성 물질을 포함한다. 예를 들어, 상기 차광 패턴(142)은 몰리브덴, 알루미늄, 구리, 크롬, 네오비뮴, 텅스텐, 등의 금속을 포함한다. 이때, 상기 차광 패턴(142)이 복수개의 금속층들 또는 금속 화합물층들이 적층된 구조물을 포함할 수도 있다.
상기 박막 트랜지스터(155)는 상기 절연 기판(120) 상에 배치되고, 상기 게이트 전극(118), 반도체 패턴(137), 소오스 전극(117) 및 드레인 전극(119)을 포함 한다. 상기 게이트 전극(118)과 상기 소오스 전극(117) 사이에 전압차가 인가되는 경우, 상기 반도체 패턴(137) 내에 상기 소오스 전극(117)과 상기 드레인 전극(119)을 전기적으로 연결시키는 채널이 형성되어 상기 화소 전극(112)에 데이터 신호가 인가된다.
상기 게이트 전극(118)은 상기 절연 기판(120) 상에 배치되고, 상기 게이트 라인(131)에 전기적으로 연결된다.
상기 반도체 패턴(137)은 상기 게이트 전극(118)에 대응되는 게이트 절연막(116) 상에 배치되고, 아몰퍼스 실리콘 패턴(137a) 및 상기 아몰퍼스 실리콘 패턴(137a) 상에 배치되는 n+ 아몰퍼스 실리콘 패턴(137b)을 포함한다.
상기 소오스 전극(117)은 상기 반도체 패턴(137) 상에 배치되고 상기 데이터 라인(133)에 전기적으로 연결된다.
상기 드레인 전극(119)은 상기 반도체 패턴(137) 상에 상기 소오스 전극(117)에 이격되어 배치된다. 상기 드레인 전극(119)은 상기 스토리지 전극부(115)를 포함하고, 콘택홀(165)을 통하여 상기 화소 전극(112)에 전기적으로 연결된다. 상기 콘택홀(165)은 상기 보호 절연막(126) 및 상기 유기 절연막(114)을 통과하여 형성된다.
상기 드레인 전극(119)의 상기 스토리지 전극부(115)는 상기 스토리지 캐패시터 라인(163)과 오버랩되어 상기 게이트 절연막(116)이 상기 스토리지 전극부(115)와 상기 스토리지 캐패시터 라인(163)의 사이에 개재된다. 따라서, 상기 스토리지 전극부(115), 상기 스토리지 캐패시터 라인(163) 및 상기 게이트 절연 막(116)은 스토리지 캐패시터를 형성한다. 스토리지 캐패시터가 스토리지 캐패시터 라인, 화소 전극 및 상기 스토리지 캐패시터 라인과 상기 화소 전극의 사이에 개재된 게이트 절연막, 보호 절연막 및 유기 절연막을 포함하는 경우, 상기 스토리지 캐패시터 라인과 상기 화소 전극 사이의 거리가 증가되어 상기 스토리지 캐패시터의 용량이 저하된다. 그러나, 본 실시예에서, 상기 스토리지 캐패시터는 상기 스토리지 캐패시터 라인(163)과 상기 스토리지 전극부(115) 사이의 거리가 감소하여 상기 스토리지 캐패시터의 용량이 증가한다.
본 실시예에서, 상기 스토리지 전극부(115)는 상기 스토리지 캐패시터 라인(163)과 동일한 방향으로 연장된다.
상기 보호 절연막(126)은 상기 보호 절연막(126)은 상기 게이트 절연막(116) 상에 배치되어, 상기 반도체 패턴(137), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버한다. 상기 보호 절연막(126)은 광을 투과시키는 질화 실리콘, 산화 실리콘, 등을 포함한다.
상기 유기 절연막(114)은 상기 보호 절연막(126) 상에 배치되어, 상기 표시 기판의 표면을 평탄화한다. 상기 보호 절연막(126) 및 상기 유기 절연막(114)은 상기 드레인 전극(119)의 상기 스토리지 전극부(115)를 부분적으로 노출하는 상기 콘택홀(165)을 포함한다.
상기 화소 전극(112)은 상기 유기 절연막(114) 상에 배치되고, 상기 콘택홀(165)을 통하여 상기 드레인 전극(119)에 전기적으로 연결된다. 상기 화소 전극(112)은 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐주석(Indium Tin Oxide; ITO), 산화인듐주석아연(Indium Tin Zinc Oxide; ITZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO), 등과 같은 투명한 도전성 물질을 포함한다.
도 3 내지 도 6은 상기 도 1에 도시된 표시 기판의 제조방법을 나타내는 단면도들이다.
도 1 및 도 3을 참조하면, 상기 절연 기판(120) 상에 게이트 금속층(도시되지 않음)을 증착한다. 이어서, 사진식각공정을 통하여 상기 게이트 금속층을 부분적으로 식각하여 상기 게이트 라인(131), 상기 게이트 전극(118), 상기 차광 패턴(142) 및 상기 스토리지 캐패시터 라인(163)을 형성한다.
도 4를 참조하면, 상기 절연 기판(120) 상에 게이트 절연막(116)을 증착하여, 상기 게이트 라인(131), 상기 게이트 전극(118), 상기 차광 패턴(142) 및 상기 스토리지 캐패시터 라인(163)을 커버한다.
상기 게이트 절연막(116) 상에 아몰퍼스 실리콘층(도시되지 않음) 및 n+ 아몰퍼스 실리콘층(도시되지 않음)을 형성한다. 본 실시예에서, 상기 게이트 절연막(116) 상에 원시 아몰퍼스 실리콘층(도시되지 않음)을 증착하고, 상기 원시 아몰퍼스 실리콘층의 상부에 n+ 이온을 주입하여 상기 아몰퍼스 실리콘층 및 상기 n+ 아몰퍼스 실리콘층을 형성한다. 이때, 상기 게이트 절연막(116) 상에 상기 아몰퍼스 실리콘층 및 상기 n+ 아몰퍼스 실리콘층을 순차적으로 증착할 수도 있다.
사진식각공정을 이용하여 상기 아몰퍼스 실리콘층 및 상기 n+ 아몰퍼스 실리콘층을 패턴하여 상기 아몰퍼스 실리콘 패턴(137a) 및 상기 n+ 아몰퍼스 실리콘 패 턴(137b)을 형성한다.
상기 게이트 절연막(116) 상에 데이터 금속층(도시되지 않음)을 증착한다. 사진식각공증을 통하여 상기 데이터 금속층을 부분적으로 제거하여 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 형성한다. 본 실시예에서, 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 식각 마스크로 이용하여, 상기 소오스 전극(117)과 상기 드레인 전극(119) 사이에 배치된 n+ 아몰퍼스 실리콘 패턴을 부분적으로 식각하여 상기 아몰퍼스 실리콘 패턴(137a)이 부분적으로 노출시킨다.
도 5를 참조하면, 상기 게이트 절연막(116) 상에 상기 보호 절연막(126)을 증착하여, 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버한다.
상기 보호 절연막(126) 상에 상기 유기 절연막(114)을 형성한다.
상기 유기 절연막(114) 및 상기 보호 절연막(126)을 부분적으로 제거하여, 상기 드레인 전극(119)의 상기 스토리지 전극부(115)를 부분적으로 노출하는 상기 콘택홀(165)을 형성한다.
도 6을 참조하면, 상기 콘택홀(165)의 내면 및 상기 유기 절연막(114) 상에 투명한 도전성 물질층을 형성한다. 상기 투명한 도전성 물질층을 패턴하여 상기 화소 전극(112)을 형성한다.
상기와 같은 본 실시예에 따르면, 상기 차광 패턴(142)이 상기 게이트 라인(131)과 전기적으로 연결되어 상기 데이터 라인(131)과 상기 화소 전극(112) 사 이의 기생 캐패시터가 감소한다.
또한, 상기 차광 패턴(142)이 상기 게이트 라인(131)과 동일한 층으로부터 형성되어, 상기 표시 기판의 제조공정이 단순해지고 제조비용이 감소한다.
더욱이, 상기 게이트 라인(131)과 전기적으로 연결된 상기 차광 패턴(142)이 인접하는 화소 전극들(112) 사이의 전경선을 감소하는 쉴딩 캐패시터의 역할을 하여 빛샘현상이 감소할 수도 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 7을 참조하면, 상기 표시 장치는 표시 기판(180), 대향 기판(170) 및 액정층(108)을 포함한다. 본 실시예에서, 상기 표시 기판(180)은 도 1 및 도 2에 도시된 표시 기판과 동일하므로, 동일한 도면부호에 대해서 상세한 설명을 생략한다.
상기 대향 기판(170)은 대향 절연 기판(100), 컬러 필터(104) 및 공통 전극(105)을 포함한다.
상기 대향 절연 기판(100)은 투명한 절연물질을 포함한다. 본 실시예에서, 상기 대향 절연 기판(100)은 상기 표시 기판(180)의 절연 기판(120)과 동일한 물질을 포함한다.
이때, 상기 대향 절연 기판(100) 상에 블랙 매트릭스(도시되지 않음)가 배치되어 인접하는 화소 전극들(112) 사이의 광을 차단할 수도 있다. 상기 블랙 매트릭스는 상기 표시 기판(180)과의 얼라인 미스를 보상하기 위하여, 상기 블랙 매트릭스의 폭이 상기 화소 전극들(112) 사이의 거리보다 크다. 따라서, 상기 블랙 매트릭스의 면적이 증가하면, 상기 표시 장치의 개구율이 감소한다. 그러나, 본 실시예 에서, 상기 표시 기판(180)이 차광 패턴(142)을 포함하여 상기 블랙 매트릭스의 전부 또는 일부가 생략될 수 있다.
상기 컬러 필터(104)는 상기 대향 절연 기판(100) 상에 배치되어 소정의 파장을 갖는 광을 선택적으로 투과시킨다. 상기 컬러 필터(104)는 상기 표시 기판(180)의 화소 전극(112)에 대응된다.
상기 공통 전극(106)은 산화인듐아연(Indium Zinc Oxide; IZO), 산화인듐주석(Indium Tin Oxide; ITO), 산화인듐주석아연(Indium Tin Zinc Oxide; ITZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO), 등과 같은 투명한 도전성 물질을 포함한다.
상기 표시 장치는 상기 표시 기판(180)과 상기 대향 기판(170)의 사이에 배치된 스페이서(도시되지 않음)를 더 포함할 수도 있다. 상기 스페이서는 상기 표시 기판(180)과 상기 대향 기판(170) 사이의 거리를 유지한다.
상기 액정층(108)은 상기 표시 기판(180)과 상기 대향 기판(170)의 사이에 개재된다. 상기 액정층(108)은 상기 공통 전극(105)과 상기 화소 전극(112) 사이에 인가된 전계에 의해 배열이 변경되어, 광투과도가 변한다. 따라서, 소정의 계조를 갖는 영상이 표시된다.
상기 표시 장치는 상기 표시 기판(180)과 상기 대향 기판(170) 사이에 개재되어 상기 액정층(108)을 밀봉하는 실런트(도시되지 않음)를 더 포함할 수도 있다.
상기와 같은 본 실시예에 따르면, 상기 표시 기판(180)이 상기 차광 패턴(142)을 포함하여 상기 블랙 매트릭스의 전부 또는 일부가 생략될 수 있다. 따라 서, 상기 표시 장치의 개구율이 향상된다.
도 8은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다. 도 9는 상기 도 8의 II-II' 라인의 단면도이다. 본 실시예에서, 보조 차광패턴을 제외한 나머지 구성요소는 도 1 및 도 2와 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 8 및 도 9를 참조하면, 상기 보조 차광 패턴(152)은 스토리지 캐패시터 라인(163)으로부터 연장되어, 상기 데이터 라인(133)과 오버랩된다. 상기 보조 차광 패턴(152)은 게이트 라인(131), 차광 패턴(142) 및 상기 스토리지 캐패시터 라인(163)과 동일한 층으로부터 형성된다.
본 실시예에서, 상기 보조 차광 패턴(152)은 상기 차광 패턴(142)과 동일한 폭(d1)을 가지며, 상기 보조 차광 패턴(152)의 폭(d1)은 상기 데이터 라인(133)의 폭(d2)보다 넓다.
상기 보조 차광 패턴(152)은 광을 차단하는 도전성 물질을 포함한다. 본 실시예에서, 상기 보조 차광 패턴(152)은 상기 차광 패턴(142)과 동일한 물질을 포함한다.
도 8 및 도 9에서, 상기 차광 패턴(142)은 상기 게이트 라인(131)으로부터 평면상에서 상기 어레이 기판의 하부쪽으로 연장되고, 상기 보조 차광 패턴(152)은 상기 스토리지 캐패시터 라인(163)으로부터 평면상에서 상기 어레이 기판의 하부쪽으로 연장된다. 이때, 상기 차광 패턴이 상기 게이트 라인으로부터 평면상에서 상기 어레이 기판의 상부쪽으로 연장되고, 상기 보조 차광 패턴이 상기 스토리지 캐 패시터 라인으로부터 평면상에서 상기 어레이 기판의 상부쪽으로 연장될 수도 있다.
상기와 같은 본 실시예에 따르면, 상기 표시 기판(180)이 상기 차광 패턴(142) 및 상기 보조 차광 패턴(152)을 포함하여, 상기 표시 기판(180)을 포함하는 표시 장치의 빛샘이 감소하고 화질이 향상된다.
도 10은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다. 본 실시예에서, 스토리지 캐피시터 라인 및 박막 트랜지스터를 제외한 나머지 구성요소는 도 1 및 도 2와 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 10을 참조하면, 박막 트랜지스터(255)는 인접하는 화소 전극들(112) 사이에 배치되고, 게이트 전극(218), 반도체 패턴(도 2의 137), 소오스 전극(217) 및 드레인 전극(219)을 포함한다.
상기 게이트 전극(218)은 게이트 라인(131) 상에 배치된다. 이때, 상기 게이트 전극(218)의 폭이 상기 게이트 라인(131)의 폭보다 클 수 있다.
상기 스토리지 캐패시터 라인(263)은 상기 게이트 라인(131)과 인접하게 배치되어, 상기 스토리지 캐패시터 라인(263)과 상기 게이트 라인(131) 사이의 거리가 감소한다.
상기 드레인 전극(219)은 상기 스토리지 전극부(215)를 포함하고, 상기 스토리지 캐패시터 라인(263)과 오버랩된다.
상기 차광 패턴(242)은 상기 게이트 라인(131)으로부터 연장되어, 상기 데이 터 라인(133)과 오버랩된다. 본 실시예에서, 상기 스토리지 캐패시터 라인(263)과 상기 게이트 라인(131) 사이의 거리가 감소하여, 상기 차광 패턴(242)의 길이가 증가한다.
상기와 같은 본 실시예에 따르면, 상기 스토리지 캐패시터 라인(263)과 상기 게이트 라인(131) 사이의 거리가 감소하여, 상기 스토리지 캐패시터 라인(263)과 상기 게이트 라인(131) 사이에 보조 차광 패턴(도 8의 152)이 생략될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다. 본 실시예에서, 차광 패턴 및 보조 차광 패턴을 제외한 나머지 구성요소는 도 10과 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 11을 참조하면, 상기 차광 패턴(243)은 게이트 라인(131)으로부터 연장되어, 데이터 라인(133)과 오버랩된다. 상기 차광 패턴(243)은 상기 게이트 라인(131)으로부터 평면상에서 상기 어레이 기판의 하부쪽으로 연장된다. 본 실시예에서, 상기 차광 패턴(243)의 길이는 상기 게이트 라인(131)과 스토리지 캐패시터 라인(263) 사이의 거리의 절반일 수 있다.
상기 차광 패턴(243)은 게이트 라인(131) 및 상기 스토리지 캐패시터 라인(263)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 차광 패턴(243)의 폭은 상기 데이터 라인(133)의 폭보다 넓다.
상기 보조 차광 패턴(253)은 스토리지 캐패시터 라인(263)으로부터 연장되어, 데이터 라인(133)과 오버랩된다. 상기 보조 차광 패턴(253)은 상기 스토리지 캐패시터 라인(263)으로부터 평면상에서 상기 어레이 기판의 상부쪽으로 연장된다. 본 실시예에서, 상기 보조 차광 패턴(253)의 길이는 상기 게이트 라인(131)과 스토리지 캐패시터 라인(263) 사이의 거리의 절반일 수 있다.
상기 보조 차광 패턴(253)은 게이트 라인(131), 상기 스토리지 캐패시터 라인(263) 및 상기 차광 패턴(243)과 동일한 층으로부터 형성된다. 본 실시예에서, 상기 보조 차광 패턴(253)의 폭은 상기 차광 패턴(243)과 동일하고, 상기 데이터 라인(133)의 폭보다 넓다.
상기와 같은 본 실시예에 따르면, 상기 표시 기판이 상기 차광 패턴(243) 및 상기 보조 차광 패턴(253)을 포함하여, 상기 차광 패턴(243)의 길이가 감소한다. 따라서, 상기 게이트 라인(131)의 부하가 감소하여 상기 표시 기판을 포함하는 표시 장치의 화질이 향상된다.
도 12는 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다. 본 실시예에서, 보상 전압 공급라인을 제외한 나머지 구성요소는 도 11과 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 12를 참조하면, 상기 보상 전압 공급라인(335)은 절연 기판(도 2의 120) 상에 배치되고, 게이트 라인(131)과 평행한 방향으로 연장된다. 본 실시예에서, 상기 보상 전압 공급라인(335)은 인접하는 화소의 게이트 라인(132)에 인접하게 배치된다.
본 실시예에서, 상기 보상 전압 공급라인(335)에는 직류 전압이 인가된다. 예를 들어, 상기 보상 전압 공급라인(335)에 인가되는 직류 전압의 레벨이 상기 데이터 라인(133)에 인가되는 데이터 신호의 평균 레벨과 동일할 수 있다. 또한, 상 기 보상 전압 공급라인(335)에 공통 전압이 인가될 수도 있다.
차광 패턴(343)은 상기 보상 전압 공급라인(335)으로부터 연장되어, 데이터 라인(133)과 오버랩된다. 상기 차광 패턴(343)은 상기 보상 전압 공급라인(335)으로부터 평면상에서 상기 어레이 기판의 하부쪽으로 연장된다. 본 실시예에서, 상기 차광 패턴(335)의 길이는 상기 보상 전압 공급라인(335)과 스토리지 캐패시터 라인(263) 사이의 거리의 절반일 수 있다.
상기 보조 차광 패턴(353)은 스토리지 캐패시터 라인(263)으로부터 연장되어, 데이터 라인(133)과 오버랩된다. 상기 보조 차광 패턴(353)은 상기 스토리지 캐패시터 라인(263)으로부터 상기 보상 전압 공급라인(335)쪽으로 연장된다. 본 실시예에서, 상기 보조 차광 패턴(353)의 길이는 상기 보상 전압 공급라인(335)과 상기 스토리지 캐패시터 라인(263) 사이의 거리의 절반일 수 있다.
상기와 같은 본 실시예에 따르면, 상기 표시 기판이 상기 보상 전압 공급라인(335)을 포함하여, 상기 게이트 라인(132)의 부하가 감소한다.
또한, 상기 보상 전압 공급라인(335)은 화소 전극(112)과 부분적으로 오버랩되어, 상기 화소 전극(112)과 공통 전극(도 7의 106) 사이의 전위차를 유지시켜주는 보조 스토리지 캐패시터(351)를 형성할 수 있다. 이때, 게이트 절연막(도 2의 116)과 보호 절연막(도 2의 126)의 사이에 보조 스토리지 전극(도시되지 않음)이 형성되고, 상기 화소 전극(112)은 상기 게이트 절연막과 상기 보호 절연막 내에 형성된 보조 콘택홀(도시되지 않음)을 통하여 상기 보조 스토리지 전극과 전기적으로 연결될 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 기판을 나타내는 평면도이다. 본 실시예에서, 보상 전압 공급라인을 제외한 나머지 구성요소는 도 10과 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 13을 참조하면, 상기 보상 전압 공급라인(335)은 절연 기판(도 2의 120) 상에 배치되고, 게이트 라인(131)과 평행한 방향으로 연장된다. 본 실시예에서, 상기 보상 전압 공급라인(335)은 인접하는 화소의 게이트 라인(132)에 인접하게 배치된다.
차광 패턴(342)은 상기 보상 전압 공급라인(335)으로부터 연장되어, 데이터 라인(133)과 오버랩된다. 상기 차광 패턴(342)은 상기 보상 전압 공급라인(335)으로부터 평면상에서 상기 어레이 기판의 하부쪽으로 연장된다. 본 실시예에서, 상기 차광 패턴(342)의 길이는 상기 보상 전압 공급라인(335)과 스토리지 전극부(215) 사이의 거리와 동일할 수 있다.
상기와 같은 본 실시예에 따르면, 상기 차광 패턴(342)의 길이가 증가하여, 상기 스토리지 캐패시터 라인(263)으로부터 연장되는 보조 차광 패턴(도 12의 354)이 생략될 수 있다. 따라서, 상기 스토리지 캐패시터 라인(263)의 부하가 감소하여 스토리지 캐패시터의 용량이 증가한다. 또한, 상기 보상 전압 공급라인(335)이 화소 전극(112)과 부분적으로 오버랩되어, 보조 스토리지 캐패시터(351)를 형성할 수 있다.
상기와 같은 본 발명에 따르면, 상기 차광 패턴이 상기 게이트 라인과 전기 적으로 연결되어 상기 데이터 라인과 상기 화소 전극 사이의 기생 캐패시터가 감소한다. 또한, 상기 차광 패턴이 상기 게이트 라인과 동일한 층으로부터 형성되어, 상기 표시 기판의 제조공정이 단순해지고 제조비용이 감소한다.
더욱이, 상기 표시 기판이 상기 보상 전압 공급라인을 포함하여, 상기 게이트 라인 및 상기 스토리지 캐패시터 라인의 부하가 감소한다.
또한, 상기 보상 전압 공급라인은 화소 전극과 부분적으로 오버랩되어, 상기 화소 전극과 공통 전극 사이의 전위차를 유지시켜주는 보조 스토리지 캐패시터를 형성할 수 있다.
더욱이, 상기 게이트 라인과 전기적으로 연결되는 상기 차광 패턴이 인접하는 화소 전극들 사이의 전경선을 감소하는 쉴딩 캐패시터의 역할을 하여 빛샘현상이 감소할 수도 있다.
따라서, 상기 표시 장치의 화질이 향상된다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 절연 기판 상에 배치된 제1 도전 라인;
    상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인;
    상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 교차하여 화소를 정의하는 제2 도전 라인;
    상기 제1 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩되는 차광 패턴;
    상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고, 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된 스위칭 소자; 및
    상기 드레인 전극과 전기적으로 연결되고, 상기 화소 내에 배치된 화소 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 절연 기판 상에 배치되어 상기 제1 도전 라인, 상기 스토리지 캐패시터 라인 및 상기 차광 패턴을 커버하는 절연막을 더 포함하는 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제1 도전 라인, 상기 스토리지 캐패시터 라인 및 상기 차광 패턴은 동일한 층으로부터 형성되는 것을 특징으로 하는 표시 기판.
  4. 제2항에 있어서, 상기 절연 기판과 상기 절연막 사이에 배치되고 상기 스토리지 캐패시터 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩되는 보조 차광 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 차광 패턴 및 상기 보조 차광 패턴의 폭은 상기 제2 도전 라인의 폭보다 넓은 것을 특징으로 하는 표시 기판.
  6. 제4항에 있어서, 상기 차광 패턴은 평면상에서 상기 표시 기판의 하부쪽으로 연장되고, 상기 보조 차광 패턴은 평면상에서 상기 표시 기판의 상부쪽으로 연장되는 것을 특징으로 하는 표시 기판.
  7. 제4항에 있어서, 상기 차광 패턴은 평면상에서 상기 표시 기판의 하부쪽으로 연장되고, 상기 보조 차광 패턴은 평면상에서 상기 표시 기판의 하부쪽으로 연장되는 것을 특징으로 하는 표시 기판.
  8. 제2항에 있어서, 상기 절연막 상에 배치되어 상기 제2 도전 라인 및 상기 스위칭 소자를 커버하고, 상기 드레인 전극을 부분적으로 노출하는 콘택홀을 갖는 유기 절연막을 더 포함하는 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 스위칭 소자는 상기 제1 도전 라인에 전기적으로 연결되는 게이트 전극, 및 상기 제2 도전 라인에 전기적으로 연결되는 소오스 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 절연 기판 상에 배치되어, 상기 제1 도전 라인, 상기 스토리지 캐패시터 라인, 상기 차광 패턴 및 상기 게이트 전극을 커버하는 게이트 절연막을 더 포함하는 것을 특징으로 하는 표시 기판.
  11. 제10항에 있어서, 상기 표시 기판은 상기 게이트 절연막 상에 배치되어, 상기 제2 도전 라인, 상기 소오스 전극 및 상기 드레인 전극을 커버하는 보호 절연막; 및
    상기 보호 절연막 상에 배치된 유기 절연막을 더 포함하고,
    상기 화소 전극은 상기 보호 절연막 및 상기 유기 절연막 내에 형성된 콘택홀을 통하여 상기 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 기판.
  12. 제1항에 있어서, 상기 스토리지 캐패시터 라인에 공통 전압이 인가되는 것을 특징으로 하는 표시 기판.
  13. 절연 기판 상에 배치된 제1 도전 라인;
    상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인;
    상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 교차하여 화소를 정의하는 제2 도전 라인;
    상기 절연 기판 상에 상기 스토리지 캐패시터 라인과 이격되어 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된 제3 도전 라인;
    상기 제3 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩되는 차광 패턴;
    상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고, 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된 스위칭 소자; 및
    상기 드레인 전극과 전기적으로 연결되고, 상기 화소 내에 배치된 화소 전극을 포함하는 표시 기판.
  14. 제13항에 있어서, 상기 제3 도전 라인에 상기 제2 도전 라인에 인가되는 신호의 평균 레벨과 동일한 레벨의 직류 전압이 인가되는 것을 특징으로 하는 표시 기판.
  15. 제13항에 있어서, 상기 스토리지 캐패시터 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩되는 보조 차광 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
  16. 절연 기판 상에 도전층을 형성하는 단계;
    상기 도전층을 패턴하여 게이트 라인, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 게이트 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인, 및 상기 게이트 라인으로부터 연장된 차광 패턴을 형성하는 단계;
    상기 차광패턴과 오버랩되는 데이터 라인, 상기 데이터 라인으로부터 전기적으로 연결되는 소오스 전극, 및 상기 소오스 전극과 마주보며 상기 스토리지 캐패시터 라인과 오버랩되는 드레인 전극을 형성하는 단계; 및
    상기 게이트 라인과 상기 데이터 라인에 의해 정의되는 화소 내에 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는 표시 기판의 제조방법.
  17. 제16항에 있어서, 상기 게이트 라인, 상기 게이트 전극, 상기 스토리지 캐패시터 라인 및 상기 차광 패턴을 형성하는 단계는,
    상기 도전층을 패턴하여 상기 스토리지 캐패시터 라인으로부터 연장되고 상기 데이터 라인과 오버랩되는 보조 차광 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  18. 절연 기판 상에 도전층을 형성하는 단계;
    상기 도전층을 패턴하여 게이트 라인, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 게이트 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인, 상기 게이트 라인과 동일한 방향으로 연장되고 상기 스토리지 캐패시터 라인과 이격된 보상 전압 공급라인, 및 상기 보상 전압 공급라인으로부터 연장된 차광 패턴을 형성하는 단계;
    상기 차광패턴과 오버랩되는 데이터 라인, 상기 데이터 라인으로부터 전기적으로 연결되는 소오스 전극, 및 상기 소오스 전극과 마주보며 상기 스토리지 캐패시터 라인과 오버랩되는 드레인 전극을 형성하는 단계; 및
    상기 게이트 라인과 상기 데이터 라인에 의해 정의되는 화소 내에 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는 표시 기판의 제조방법.
  19. 제18항에 있어서, 상기 화소전극을 형성하는 단계는, 상기 보상 전압 공급라인을 상기 화소 전극과 부분적으로 오버랩시켜서 보조 스토리지 캐패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조방법.
  20. 절연 기판 상에 배치된 제1 도전 라인과, 상기 절연 기판 상에 배치되고, 상기 제1 도전 라인과 동일한 방향으로 연장된 스토리지 캐패시터 라인과, 상기 절연 기판 상에 배치되고 상기 제1 도전 라인과 교차하여 화소를 정의하는 제2 도전 라 인과, 상기 절연 기판 상에 상기 스토리지 캐패시터 라인과 이격되어 배치되고 상기 제1 도전 라인과 동일한 방향으로 연장된 제3 도전 라인과, 상기 제3 도전 라인으로부터 연장되어 상기 제2 도전 라인과 오버랩되는 차광 패턴과, 상기 스토리지 캐패시터 라인과 오버랩되어 스토리지 캐패시터를 형성하는 드레인 전극을 포함하고 상기 제1 도전 라인 및 상기 제2 도전 라인과 전기적으로 연결된 스위칭 소자와, 상기 드레인 전극과 전기적으로 연결되고 상기 화소 내에 배치된 화소 전극을 포함하는 표시 기판;
    상기 화소 전극에 대향하는 공통 전극을 포함하는 대향 기판; 및
    상기 표시 기판과 상기 대향 기판의 사이에 개재된 액정층을 포함하는 표시 장치.
  21. 제20항에 있어서, 상기 제3 도전 라인에 직류 전압이 인가되는 것을 특징으로 하는 표시 장치.
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