KR101252091B1

KR101252091B1 - 수평 전계형 액정표시장치

Info

Publication number: KR101252091B1
Application number: KR1020080106149A
Authority: KR
Inventors: 정영민; 이수웅
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-10-28
Filing date: 2008-10-28
Publication date: 2013-04-12
Also published as: CN101726893B; CN101726893A; US8289310B2; KR20100047059A; US20100103085A1

Abstract

본 발명은 인버젼 구동시 프레임 간 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선함과 아울러 개구율을 높일 수 있도록 한 수평 전계형 액정표시장치에 관한 것이다.

이 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급됨과 아울러 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인; 상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인을 구비하고; 상기 제2 화소전극은 상기 제2 게이트라인과 이격되어 형성되고, 상기 제4 화소전극은 상기 제1 게이트라인과 이격되어 형성된다.

피드 쓰로우 전압, 불균일, 충전량, 화질, 불량

Description

수평 전계형 액정표시장치{LIQUID CRYSTAL DISPLAY OF HORIZONTAL ELECTRONIC FIELDAPPLYING TYPE}

본 발명은 액정표시장치에 관한 것으로, 특히 인버젼 구동으로 인한 화질 불량을 개선하도록 한 수평 전계형 액정표시장치에 관한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하며, 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다. 수직 전계형 액정표시장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 좁은 단점을 가진다. 수평 전계형 액정표시장치는 하부 기판에 나란하게 배치된 화소전극과 공통전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; IPS) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정표시장치는 시야각이 넓은 장점을 가 진다.

수평 전계형 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로를 구비한다. 구동회로에는 데이터전압을 발생하는 데이터 구동회로와 스캔펄스를 발생하는 게이트 구동회로가 포함된다.

액정표시패널에는 도 1에서 보는 바와 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor, 이하 "TFT")가 형성된다. TFT는 게이트라인(GL)을 통해 공급되는 스캔펄스에 응답하여 데이터라인을 통해 공급되는 데이터전압(Vdata)을 액정셀(Clc)의 화소전극(Ep)에 공급한다. 이를 위하여 TFT의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. 액정셀(Clc)은 화소전극(Ep)에 공급되는 데이터전압(Vd)과 공통전극(Ec)에 공급되는 공통전압(Vcom)의 전위차로 충전되며, 이 전위차로 형성되는 전계에 의해 액정분자들의 배열이 바뀌면서 투과되는 빛의 광량을 조절하거나 빛을 차단하게 된다. 공통전극(Ec)은 액정셀(Clc)에 전계를 인가하는 방식에 따라 액정표시패널의 상부기판 또는 하부기판에 형성되며, 공통전극(Ec)과 액정셀(Clc) 화소전극(Ep) 사이에는 액정셀(Clc)의 충전 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor, Cst)가 형성된다.

수평 전계형 액정표시장치는 액정셀(Clc)의 열화와 잔상을 방지하기 위하여 도 2와 같이 공통전압(Vcom)을 기준으로 데이터전압(Vd)의 극성을 일정주기마다 반 전시키는 인버젼 방식으로 구동된다. n 번째 프레임기간(Fn) 동안, 액정셀(Clc)은 데이터 구동회로로부터 출력되는 정극성 데이터전압(Vdata(+))만큼 충전된 후, TFT의 기생 커패시터(도 1의 Cgs) 등의 영향으로 충전전압보다 피드 쓰로우 전압(Feed Through Voltage, ΔVp)만큼 절대치 전압이 낮은 정극성 화소전압(Vp(+))을 유지한다. 반면에, n+1 번째 프레임기간(Fn+1) 동안, 액정셀(Clc)은 데이터 구동회로로부터 출력되는 부극성 데이터전압(Vdata(-))만큼 충전된 후, TFT의 기생 커패시터(Cgs) 등의 영향으로 충전전압보다 피드 쓰로우 전압(ΔVp) 만큼 절대치 전압이 높은 부극성 화소전압(Vp(-))을 유지한다. 피드 쓰로우 전압(ΔVp)은 일반적으로 아래의 수학식 1로 정의된다.

여기서 Cgs'는 TFT의 게이트전극과 소스전극(또는 드레인전극) 간 기생 커패시터(Cgs)의 기생용량, Clc'는 액정셀(Clc)의 등가 정전용량, Cst'는 스토리지 커패시터(Cst)의 정전용량, ΔVg는 게이트 하이전압과 게이트 로우전압의 차전압을 각각 나타낸다.

수학식 1을 참조하면, 상술한 인버젼 구동으로 인해 동일한 계조의 데이터전압이 액정셀(Clc)에 공급된다 하더라도, 액정셀(Clc)에서의 충전량은 프레임 간 Cgs의 충전 전압차로 인해 정극성일때보다 부극성일때 더 커진다. 예를 들어, n 프레임에서 Cgs에는 게이트 하이전압인 25V와 정극성 화이트전압인 15V의 차전압인 10V가 충전되는데 반해, n+1 프레임에서 Cgs에는 게이트 하이전압인 25V와 부극성 화이트전압인 1V의 차전압인 24V 가 충전되므로, 액정셀(Clc)에서의 충전량은 프레임 간 Cgs의 충전 전압차에 크게 영향받는 피드 쓰로우 전압(ΔVp)에 의해 부극성일때 더 커진다. 액정셀(Clc)의 충전량이 프레임마다 달라지게 되면 데이터의 비대칭성으로 인하여 플리커 및 잔상 등의 화질 불량이 발생한다. 프레임 간 충전량 불균일을 줄이기 위해서는 스토리지 커패시터(Cst)가 반드시 필요할 뿐만 아니라 그 용량(Cst') 또한 커야 한다. 따라서, 종래 수평 전계형 액정표시장치에서는 스토리지 커패시터(Cst)의 형성영역 만큼 개구율이 떨어질 수밖에 없다.

또한, 상기 피드 쓰로우 전압(ΔVp)으로 인한 전압 옵셋만큼 공통전압(Vcom)의 레벨을 조정함으로써 액정셀(Clc)에서의 충전량 불균일 문제를 해결하려는 방식이 종래 제안된 바 있으나, 액정표시패널에서 피드 쓰로우 전압(ΔVp)으로 인한 전압 옵셋의 크기가 위치별로 다르기 때문에 정전압인 공통전압의 레벨을 변경시키는 것만으로는 위치별 최적 공통전압을 조정하기가 불가능하여 프레임 간 충전량 불균일로 인한 화질 불량을 개선하는데 한계가 있다.

따라서, 본 발명의 목적은 인버젼 구동시 프레임 간 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선함과 아울러 개구율을 높일 수 있도록 한 수평 전계형 액정표시장치를 제공하는 데 있다.

상기 목적을 해결하기 위하여, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급됨과 아울러 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인; 상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인; 상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 제1 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극 에 공급하는 제3 TFT; 및 상기 제2 스캔펄스에 응답하여 상기 제4 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고; 상기 제2 화소전극은 상기 제2 게이트라인과 이격되어 형성되고, 상기 제4 화소전극은 상기 제1 게이트라인과 이격되어 형성된다.

상기 제1 스캔펄스와 제2 스캔펄스는 각각 1/2 수평기간의 폭을 가지며, 상기 제2 스캔펄스에 이어 상기 제1 스캔펄스가 순차적으로 공급된다.
상기 제1 및 제3 화소전극은 각각 상기 데이터라인들과 나란하게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들에 나란하게 형성되는 제1 접속부를 가지고; 상기 제2 및 제4 화소전극은 각각 상기 데이터라인들과 나란하게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들과 나란하게 형성되는 제2 접속부를 가진다.

삭제

상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고; 상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비한다.

상기 제2 화소전극의 최외곽 핑거부들은 상기 제1 및 제2 게이트 쉴드 패턴 과 이격되어 형성되고; 상기 제4 화소전극의 최외곽 핑거부들은 상기 제3 및 제4 게이트 쉴드 패턴과 이격되어 형성된다.

상기 제1 핑거부들의 갯수는 상기 제2 핑거부들의 갯수와 동일하거나 또는 상기 제2 핑거부들의 갯수에 비해 하나 작을 수 있다.

상기 제1 및 제3 화소전극은 각각 상기 게이트라인들과 경사지게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들에 나란하게 형성되는 제1 접속부를 가지고; 상기 제2 및 제4 화소전극은 각각 상기 게이트라인들과 경사지게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들과 나란하게 형성되는 제2 접속부를 가진다.

상기 제1 내지 제4 화소전극의 접속부들은 각각 상기 제1 내지 제4 게이트 쉴드 패턴과 이격되어 형성된다.

본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극 및 제4 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인; 상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및 상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고; 상기 제2 및 제4 화소전극은 각각, 상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인과 이격되어 형성된다.

본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제4 데이터라인; 상기 데이터라인들과 교차되며, 상기 액정 셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인; 상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및 상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고; 상기 제2 및 제4 화소전극은 각각, 상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인과 이격되어 형성된다.

본 발명의 제1 내지 제3 실시예에 따른 수평 전계형 액정표시장치는 공통전극을 제거하고 두 개의 TFT를 이용하여 화소전극들 간 전위차로 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)의 차이를 없앨 수 있다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 크게 개선할 수 있으며, 상기 공통전극의 제거에 덧붙여 별도의 스토리지 커패시터까지 생략할 수 있어 개구율을 크게 증가시킬 수 있다.

나아가, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 두 개의 게이트라인을 이용하여 분할 구동시킴으로써, 게이트라인의 부하량을 줄일 수 있으며, 데이터 구동회로에 입력되는 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어, 액정 구동전압보다 2배 이상 높은 고전위 구동전압을 필요로 했던 종래에 비해 데이터 구동회로내에서 소비되는 전력을 크게 줄일 수 있다.

나아가, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써, 제1 실시예에 비해 충전 시간을 상대적으로 충분히 확보할 수 있다. 다만, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 인접하는 액정셀들 간에 데이터전압을 공유하는 구조를 취하므로, 데이터 구동회로에서 액정 구동전압보다 2배 이상 높은 고전위 구동전압이 필요하여 제1 실시예에 비해 소비전력 면에서는 불리하다.

본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써, 제1 실시예에 비해 충전 시간을 상대적으로 충분히 확보할 수 있다. 또한, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 단위 액정셀 당 두개의 데이터라인을 할당하여 인접하는 액정셀들 간에 데이터전압이 공유되지 않도록 함으로써 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어, 제2 실시예에 비해 소비전력 면에서 유리하다.

이하, 도 3 내지 도 23을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

[제1 실시예]

도 3 내지 도 12b는 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치를 보여준다.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 타이밍 콘트롤러(14)를 구비한다.

타이밍 콘트롤러(14)는 시스템보드(미도시)로부터 수평 및 수직 동기신호(Hsync,Vsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들(GDC,DDC)을 발생한다. 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)는 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(12) 내에서 디지털 데이터의 래치동작을 지시하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 구동회로(12)의 출력을 지시하는 소스 출력 인에이블신호(SOE), 및 액정표시패널(11)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시하는 극성제어신호(POL) 등을 포함한다. 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 구동회로(13) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시 키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생되는 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 구동회로(13)의 출력을 지시하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 또한, 타이밍 콘트롤러(14)는 시스템보드로부터 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(11)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다.

게이트 구동회로(13)는 타이밍 콘트롤러(14)로부터의 게이트 제어신호(GDC)에 응답하여 아날로그 데이터전압이 공급될 액정표시패널(11)의 수평라인을 선택하는 스캔펄스를 발생하여 게이트라인쌍들(G11 내지 Gn2)에 공급한다. 게이트라인쌍을 이루는 두개의 게이트라인에는 대략 1/2 수평기간의 폭을 갖는 스캔펄스가 순차적으로 공급된다.

데이터 구동회로(12)는 타이밍 콘트롤러(14)로부터의 데이터 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 감마기준전압 발생부(미도시)로부터의 감마기준전압들(GMA)을 참조하여 아날로그 데이터전압으로 변환하고, 그 아날로그 데이터전압을 스캔펄스에 동기시켜 액정표시패널(11)의 데이터라인들(D1 내지 Dm)에 공급한다.

액정표시패널(11)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(11)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인쌍들(G11 내지 Gn2)의 교차 영역마다 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. 하나의 액정셀(Clc)에는 한 개의 데이터라인과 한 개의 게이트라인쌍이 할 당된다.

액정표시패널(11)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(11)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인쌍들(G11 내지 Gn2), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(11)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

도 4는 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(11)의 일 실시예로서, 액정셀의 개구 블럭(B)이 짝수개인 경우를 보여준다. 여기서, 개구 블럭(B)은 동일 액정셀내의 화소전극들 간의 사이 영역으로 정의된다.

도 4를 참조하면, 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 사이의 전위차에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성된 다수의 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 게이트라인들(Gk1,Gk2)과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 제1 TFT(TFT_O)에 접속된다. 제1 TFT(TFT_O)는 제2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 제1 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O) 은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 게이트라인들(Gk1,Gk2)과 나란하게 형성되는 제2 접속부를 포함한다. 여기서, 제2 접속부는 제1 게이트라인(Gk1)으로부터 일정 간격 이격되어 형성된다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 제2 콘택홀(CT2_O)을 통해 제2 TFT(TFT2_O)에 접속된다. 제2 TFT(TFT2_O)는 제2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_O)에 공급한다.

또한, 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 전위차에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성된 다수의 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 게이트라인들(Gk1,Gk2)과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 제1 TFT(TFT_E)에 접속된다. 제1 TFT(TFT_E)는 제1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dj+1)으로부터의 제3 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되어 상기 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 게 이트라인들(Gk1,Gk2)과 나란하게 형성되는 제2 접속부를 포함한다. 여기서, 제2 접속부는 제1 게이트라인(Gk1)으로부터 일정 간격 이격되어 형성된다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 제2 콘택홀(CT2_E)을 통해 제2 TFT(TFT2_E)에 접속된다. 제2 TFT(TFT2_E)는 제1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 제4 아날로그 데이터전압을 제2 화소전극(EP2_E)에 공급한다.

도 5는 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치에서 게이트 쉴드 패턴을 포함한 액정표시패널(11)의 다른 실시예로서, 액정셀의 개구 블럭(B)이 짝수개인 경우를 보여준다.

도 5에 도시된 액정표시패널(11)은 도 4에 비해 게이트 쉴드 패턴을 더 구비한다는 점을 제외하면 동일하므로, 중복된 부분에 대한 설명은 생략하기로 한다.

액정표시패널(11)의 기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk1)으로부터 돌출된 후 제2 화소전극(EP2_O)의 핑그부 최외곽 부분들과 이격되어 연장되는 두 개의 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O)은 데이터라인들(Dj-1,Dj)과 제2 화소전극(EP2_O) 사이에 각각 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj-1,Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다.

액정표시패널(11)의 우수 번째 액정셀(Clc_Even)에는 제2 게이트라인(Gk2)으로부터 돌출된 후 제2 화소전극(EP2_E)의 핑그부 최외곽 부분들과 이격되어 연장되는 두 개의 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패 턴(GS_E)은 데이터라인들(Dj,Dj+1)과 제2 화소전극(EP2_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj,Dj+1)의 전압 변동으로 인한 제2 화소전극(EP2_E)의 전위 변동을 방지한다.

도 6 및 도 7은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(11)의 또 다른 실시예로서, 각각 도 4 및 도 5에 대응하여 액정셀의 개구 블럭(B)이 홀수개인 경우를 보여준다. 도 8은 액정셀에서 개구 블럭(B)이 짝수개인 경우의 등가회로와 홀수개인 경우의 등가회로를 대비하여 보여준다.

도 6을 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)은 도 4와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극(EP1_O,EP2_O)의 구조가 다르다. 즉, 도 4와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부들의 수가 제1 화소전극의 핑거부들의 수보다 많은 데 비해, 도 6과 같이 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)에서는 제1 화소전극(EP1_O)의 핑거부들의 수와 제2 화소전극(EP2_O)의 핑거부들의 수가 동일하다. 이에 따라, 홀수개의 개구 블럭(B)을 갖는 액정셀(Clc_Odd)에서는 도 8의 (b)와 같이 데이터라인과 화소전극 간 기생 용량(Cdp)의 영향이 제1 및 제2 화소전극(EP1_O,EP2_O)으로 대칭적으로 분산된다. 이는 짝수개의 개구 블럭(B)을 가짐으로써, 데이터라인과 화소전극 간 기생 용량(Cdp)의 영향이 제2 화소전극(EP2_O)으로 집중되는 도 8의 (a)에 비해 구동의 안정성 면에서 유리하다.

도 7을 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)은 도 5와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극(EP1_O,EP2_O)의 구조가 다르다. 즉, 도 5와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부들의 수가 제1 화소전극의 핑거부들의 수보다 많은 데 비해, 도 7과 같이 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)에서는 제1 화소전극(EP1_O)의 핑거부들의 수와 제2 화소전극(EP2_O)의 핑거부들의 수가 동일하다. 제1 게이트 쉴드 패턴(GS1_O)은 제1 게이트라인(Gk1)으로부터 돌출된 후 제1 화소전극(EP1_O)의 핑그부 최외곽 일부분과 이격되어 연장된다. 이 제1 게이트 쉴드 패턴(GS1_O)은 제1 데이터라인(Dj-1)과 제1 화소전극(EP1_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 제1 화소전극(EP1_O)의 전위 변동을 방지한다. 반면, 제2 게이트 쉴드 패턴(GS2_O)은 제1 게이트라인(Gk1)으로부터 돌출된 후 제2 화소전극(EP2_O)의 핑그부 최외곽 일부분과 이격되어 연장된다. 이 제2 게이트 쉴드 패턴(GS2_O)은 제2 데이터라인(Dj)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제2 데이터라인(Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 이에 따라, 홀수개의 개구 블럭(B)을 갖는 액정셀(Clc_Odd)에서는 도 8의 (b)와 같이 대칭적으로 기생 용량(Cdp)를 차폐할 수 있다. 이는 짝수개의 개구 블럭(B)을 가짐으로써, 비 대칭적으로 기생 용량(Cdp)을 차폐할 수 있는 도 8의 (a)에 비해 구동의 안정성 면에서 유리하다.

다만, 개구 블럭(B)의 수를 짝수개로 할 것인가 또는 홀수개로 할 것인가는 개구율 및 픽셀 디자인에 대한 변화, 또는 데이터라인과 화소 전극간 기생 용량에 의한 전압 변동 정도에 따른 선택 사항에 속한다. 도 6 내지 도 8에서는 설명의 편의상 기수 번째 액정셀(Clc_Odd)을 예로 하여 설명하였지만, 우수 번째 액정셀(Clc_Even)에도 동일하게 적용될 수 있음은 물론이다.

도 9 및 도 10은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(11)의 또 다른 실시예로서, 각각 도 4 및 도 5와는 다른 구조로 형성되는 화소전극들을 보여준다. 도 4 및 도 5가 S_IPS(Super In Plane Switching)모드로 동작되는 데 반해, 도 9 및 도 10은 H_IPS(Horizontal In Plane Switching)모드로 동작된다.

도 9 및 도 10의 H_IPS 모드로 동작되는 액정표시패널(11)도 같은 평면상에서 서로 대향되게 형성된 제1 화소전극과 제2 화소전극 사이의 전위차에 의해 구동되므로, 도 4 및 도 5에 비해 화소전극을 구성하는 핑거부들과 접속부의 형성위치 및 형성각도만 다를 뿐, 나머지는 도 4 및 도 5와 동일하다. 따라서, 중복된 부분에 대한 설명은 생략한다.

도 9를 참조하면, 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 게이트라인들(Gk1,Gk2)과 경사지게 형성된 다수의 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제1 접속부를 포함한다. 또한, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 게이트라인들(Gk1,Gk2)과 경사지게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제2 접속부를 포함한다.

또한, 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 게이트라인들(Gk1,Gk2)과 경사지게 형성된 다수의 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제1 접속부를 포함한다. 또한, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 게이트라인들(Gk1,Gk2)과 경사지게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제2 접속부를 포함한다.

도 10을 참조하면, 기수 번째 액정셀(Clc_Odd) 및 우수 번째 액정셀(Clc_Even)의 화소전극들은 게이트라인 및/또는 게이트 쉴드 패턴으로부터 이격되어 형성되므로, 게이트 쉴드 패턴들과의 중첩 구조를 취하지 않는다. 다시 말해, 기수 번째 액정셀(Clc_Odd)의 화소전극들(EP1_O,EP2_O)에서 핑거부들은 제1 게이트라인(Gk)과 이격되어 형성되고, 제1 및 제2 접속부들은 각각 두개의 게이트 쉴드 패턴들(GS_O)과 이격되어 형성된다. 그리고, 우수 번째 액정셀(Clc_Even)의 화소전극들(EP1_E,EP2_E)에서 핑거부들은 제2 게이트라인(Gk+1)과 이격되어 형성되고, 제1 및 제2 접속부들은 각각 두개의 게이트 쉴드 패턴들(GS_E)과 이격되어 형성된다.

이러한 제1 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 11a 및 도 11b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 표시한다고 가정한다.

도 11a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1-1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 선 충전되고, k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1-2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 후 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2-1 게이트라인(G(k+1)1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 선 충전되고, k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2-2 게이트라인(G(k+1)2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 후 충전된다.

도 11b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1-1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 선 충전되고, k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1-2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으 로 후 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.

또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2-1 게이트라인(G(k+1)1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 선 충전되고, k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2-2 게이트라인(G(k+1)2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 후 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.

도 12a 및 도 12b는 TFT의 게이트전극과 소스전극 간 기생용량에 의해 액정셀에서 느끼는 프레임 간 전압차가 상쇄되는 원리를 설명하기 위한 도면들이다. 도 12a 및 도 12b에서, Cgs1은 제1 TFT(TFT1)의 게이트전극과 소스전극 간 기생 커패시터를, Cgs2는 제2 TFT(TFT2)의 게이트전극과 소스전극 간 기생 커패시터를 각각 나타낸다.

도 12a 및 도 12b를 참조하면, 액정셀(Clc)이 n 프레임 동안에는 (+)12V의 계조전압을 표시하고 n+1 프레임 동안에는 (-)12V의 계조전압을 표시한다고 가정하면, 일 예로 제1 데이터라인(D1)에는 n 프레임동안 15V의 데이터전압이 공급된 후 n+1 프레임동안 3V의 데이터전압이 공급되며, 제2 데이터라인(D2)에는 n 프레임동안 3V의 데이터전압이 공급된 후 n+1 프레임동안 15V의 데이터전압이 공급된다. 이에 따라, Cgs1은 n 프레임에서 게이트 하이전압인 25V와 데이터전압인 15V의 차전압인 10V 값을 갖는데 반해, n+1 프레임에서 Cgs1은 게이트 하이전압인 25V와 데이터전압인 3V의 차전압인 22V 값을 갖는다. 또한, Cgs2는 n 프레임에서 게이트 하이전압인 25V와 데이터전압인 3V의 차전압인 22V 값을 갖는데 반해, n+1 프레임에서 Cgs2는 게이트 하이전압인 25V와 데이터전압인 15V의 차전압인 10V 값을 갖는다. 따라서, 프레임 간 Cgs1의 차이값(-12V)과 프레임 간 Cgs2의 차이값(+12V)은 서로 상쇄되므로, 액정셀에서 느끼는 프레임 간 전체 Cgs의 차이값은 없어지게 된다. 액정셀(Clc)이 느끼는 프레임 간 전체 Cgs 차이값이 없어지므로, 프레임 간 피드 쓰로우 전압(ΔVp)차가 그만큼 줄어들게 되고, 이로 인해 액정셀에서의 프레 임 간 충전량 불균일은 크게 해소된다. 또한, Cgs의 차이로 인한 프레임 간 충전량 불균일을 해소하기 위해 큰 용량의 스토리지 커패시터를 필요로 했던 종래와는 달리, 액정셀(Clc)이 느끼는 프레임 간 Cgs의 차이값이 없어지므로 스토리지 커패시터의 생략이 가능하다.

상술한 바와 같이 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 공통전극을 제거하고 두 개의 TFT를 이용하여 화소전극들 간 전위차로 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)의 차이를 없앨 수 있다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 크게 개선할 수 있으며, 상기 공통전극의 제거에 덧붙여 별도의 스토리지 커패시터까지 생략할 수 있어 개구율을 크게 증가시킬 수 있다. 나아가, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 두 개의 게이트라인을 이용하여 분할 구동시킴으로써, 게이트라인의 부하량을 줄일 수 있으며, 데이터 구동회로에 입력되는 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어, 액정 구동전압보다 2배 이상 높은 고전위 구동전압을 필요로 했던 종래에 비해 데이터 구동회로내에서 소비되는 전력을 크게 줄일 수 있다.

[제2 실시예]

도 13 내지 도 20b는 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치를 보여준다.

도 13을 참조하면, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(21), 데이터 구동회로(22), 게이트 구동회로(23) 및 타이밍 콘트롤러(24)를 구비한다.

데이터 구동회로(22), 게이트 구동회로(23) 및 타이밍 콘트롤러(24)는 각각 도 3의 데이터 구동회로(12), 게이트 구동회로(13) 및 타이밍 콘트롤러(14)와 실질적으로 동일한 기능을 수행함으로 이들에 대한 상세한 설명은 생략한다.

액정표시패널(21)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(21)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)의 교차 영역마다 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. 하나의 액정셀(Clc)에는 한 개의 데이터라인과 한 개의 게이트라인이 할당된다.

액정표시패널(21)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(21)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(21)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

도 14는 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(21)의 일 실시예로서, 액정셀의 개구 블럭(B)이 짝수개인 경우를 보여준다.

도 14를 참조하면, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전 극(EP1_O)과 제2 화소전극(EP2_O) 사이의 수평 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 제1 TFT(TFT_O)에 접속된다. 제1 TFT(TFT_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 제1 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제2 접속부를 포함한다. 여기서, 제2 접속부는 제1 게이트라인(Gk)으로부터 일정 간격 이격되어 형성된다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 제2 콘택홀(CT2_O)을 통해 제2 TFT(TFT2_O)에 접속된다. 제2 TFT(TFT2_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_O)에 공급한다.

또한, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 수평 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 제1 TFT(TFT_E)에 접속된다. 제1 TFT(TFT_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dj+1)으로부터의 제3 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 제2 콘택홀(CT2_E)을 통해 제2 TFT(TFT2_E)에 접속된다. 제2 TFT(TFT2_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_E)에 공급한다.

도 15는 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치에서 게이트 쉴드 패턴을 포함한 액정표시패널(21)의 다른 실시예로서, 액정셀의 개구 블럭(B)이 짝수개인 경우를 보여준다.

도 15에 도시된 액정표시패널(21)은 도 14에 비해 게이트 쉴드 패턴을 더 구비한다는 점을 제외하면 동일하므로, 중복된 부분에 대한 설명은 생략하기로 한다.

액정표시패널(21)의 기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk)으로부터 돌출된 후 제2 화소전극(EP2_O)의 핑그부 최외곽 부분들과 이격되어 연장되는 두 개의 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O) 은 데이터라인들(Dj-1,Dj)과 제2 화소전극(EP2_O) 사이에 각각 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj-1,Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다.

액정표시패널(21)의 우수 번째 액정셀(Clc_Even)에는 제1 게이트라인(Gk)으로부터 돌출된 후 제2 화소전극(EP2_E)의 핑그부 최외곽 부분들과 이격되어 연장되는 두 개의 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_E)은 데이터라인들(Dj,Dj+1)과 제2 화소전극(EP2_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj,Dj+1)의 전압 변동으로 인한 제2 화소전극(EP2_E)의 전위 변동을 방지한다.

도 16 및 도 17은 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(21)의 또 다른 실시예로서, 각각 도 14 및 도 15에 대응하여 액정셀의 개구 블럭(B)이 홀수개인 경우를 보여준다.

도 16을 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)은 도 14와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극(EP1_O,EP2_O)의 구조가 다르다. 즉, 도 14와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부들의 수가 제1 화소전극의 핑거부들의 수보다 많은 데 비해, 도 16과 같이 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)에서는 제1 화소전극(EP1_O)의 핑거부들의 수와 제2 화소전극(EP2_O)의 핑거부들의 수가 동일하다. 이에 따라, 홀수개의 개구 블럭(B)을 갖는 액정셀(Clc_Odd)에서는 도 8의 (b)와 같이 데이터라인과 화소전극 간 기생 용량(Cdp)의 영향이 제1 및 제2 화소전극(EP1_O,EP2_O)으로 대칭적으로 분산된다. 이는 짝수개의 개구 블럭(B)을 가짐으로써, 데이터라인과 화소전극 간 기생 용량(Cdp)의 영향이 제2 화소전극(EP2_O)으로 집중되는 도 8의 (a)에 비해 구동의 안정성 면에서 유리하다.

도 17을 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)은 도 15와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극(EP1_O,EP2_O)의 구조가 다르다. 즉, 도 15와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부들의 수가 제1 화소전극의 핑거부들의 수보다 많은 데 비해, 도 17과 같이 개구 블럭(B)이 홀수개인 기수 번째 액정셀(Clc_Odd)에서는 제1 화소전극(EP1_O)의 핑거부들의 수와 제2 화소전극(EP2_O)의 핑거부들의 수가 동일하다. 제1 게이트 쉴드 패턴(GS1_O)은 제1 게이트라인(Gk)으로부터 돌출된 후 제1 화소전극(EP1_O)의 핑그부 최외곽 일부분과 이격되어 연장된다. 이 제1 게이트 쉴드 패턴(GS1_O)은 제1 데이터라인(Dj-1)과 제1 화소전극(EP1_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 제1 화소전극(EP1_O)의 전위 변동을 방지한다. 반면, 제2 게이트 쉴드 패턴(GS2_O)은 제1 게이트라인(Gk)으로부터 돌출된 후 제2 화소전극(EP2_O)의 핑그부 최외곽 일부분과 이격되어 연장된다. 이 제2 게이트 쉴드 패턴(GS2_O)은 제2 데이터라인(Dj)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제2 데이터라인(Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 이에 따라, 홀수개의 개구 블럭(B)을 갖는 액 정셀(Clc_Odd)에서는 도 8의 (b)와 같이 대칭적으로 기생 용량(Cdp)를 차폐할 수 있다. 이는 짝수개의 개구 블럭(B)을 가짐으로써, 비 대칭적으로 기생 용량(Cdp)을 차폐할 수 있는 도 8의 (a)에 비해 구동의 안정성 면에서 유리하다.

다만, 개구 블럭(B)의 수를 짝수개로 할 것인가 또는 홀수개로 할 것인가는 개구율 및 픽셀 디자인에 대한 변화, 또는 데이터라인과 화소 전극간 기생 용량에 의한 전압 변동 정도에 따른 선택 사항에 속한다. 도 16 및 도 17에서는 설명의 편의상 기수 번째 액정셀(Clc_Odd)을 예로 하여 설명하였지만, 우수 번째 액정셀(Clc_Even)에도 동일하게 적용될 수 있음은 물론이다.

도 18 및 도 19는 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(21)의 또 다른 실시예로서, 각각 도 14 및 도 15와는 다른 구조로 형성되는 화소전극들을 보여준다. 도 14 및 도 15가 S_IPS(Super In Plane Switching)모드로 동작되는 데 반해, 도 18 및 도 19는 H_IPS(Horizontal In Plane Switching)모드로 동작된다.

도 18 및 도 19의 H_IPS 모드로 동작되는 액정표시패널(21)도 같은 평면상에서 서로 대향되게 형성된 제1 화소전극과 제2 화소전극 사이의 전위차에 의해 구동되므로, 도 14 및 도 15에 비해 화소전극을 구성하는 핑거부들과 접속부의 형성위치 및 형성각도만 다를 뿐, 나머지는 도 14 및 도 15와 동일하다. 따라서, 중복된 부분에 대한 설명은 생략한다.

도 18 및 도 19를 참조하면, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 게이트라인들(Gk,Gk+1) 과 경사지게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제1 접속부를 포함한다. 또한, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 게이트라인들(Gk,Gk+1)과 경사지게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제2 접속부를 포함한다.

또한, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 게이트라인들(Gk,Gk+1)과 경사지게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제1 접속부를 포함한다. 또한, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 게이트라인들(Gk,Gk+1)과 경사지게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 데이터라인들(Dj-1 내지 Dj+1)과 나란하게 형성되는 제2 접속부를 포함한다.

이러한 기수 번째 액정셀(Clc_Odd) 및 우수 번째 액정셀(Clc_Even)의 화소전극들은 게이트라인 및/또는 게이트 쉴드 패턴으로부터 이격되어 형성되므로, 그들과의 중첩 구조를 취하지 않는다.

이러한 제2 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 20a 및 도 20b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 표시한다고 가정한다.

도 20a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 충전된다.

도 20b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.

또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.

이러한, 제2 실시예에 따른 수평 전계형 액정표시장치에서도 도 12a 및 도 12b를 통해 설명한 것과 같이 액정셀(Clc)이 느끼는 프레임 간 전체 Cgs' 차이값이 없어지므로, 프레임 간 피드 쓰로우 전압(ΔVp) 차이가 없어지게 되고, 이로 인해 액정셀에서의 프레임 간 충전량 불균일은 해소된다. 또한, Cgs'의 차이로 인한 프레임 간 충전량 불균일을 해소하기 위해 큰 용량의 스토리지 커패시터를 필요로 했던 종래와는 달리, 액정셀(Clc)이 느끼는 프레임 간 Cgs'의 차이값이 없어지므로 스토리지 커패시터의 생략이 가능하다.

상술한 바와 같이 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 공통전극을 제거하고 두 개의 TFT를 이용하여 화소전극들 간 전위차로 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)의 차이를 없앨 수 있다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 크게 개선할 수 있으며, 상기 공통전극의 제거에 덧붙여 별도의 스토리지 커패시터까지 생략할 수 있어 개구율을 크게 증가시킬 수 있다. 나아가, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써, 제1 실시예에 비해 충전 시간을 상대적으로 충분히 확보할 수 있다. 다만, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 인접하는 액정셀들 간에 데이터전압을 공유(한 스캔타임 동안 동일한 데이터전압이 서로 인접한 액정들로 동시에 인가됨)하는 구조를 취하므로, 액정 구동전압보다 2배 이상 높은 고전위 구동전압이 데이터 구동회로에 인가되어야 한다. 따라서, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 상대적으로 제1 실시예에 비해 소비전력 면에서는 불리하다.

[제3 실시예]

도 21 내지 도 23은 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치를 보여준다.

도 21을 참조하면, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(31), 데이터 구동회로(32), 게이트 구동회로(33) 및 타이밍 콘트롤러(34)를 구비한다.

데이터 구동회로(32), 게이트 구동회로(33) 및 타이밍 콘트롤러(34)는 각각 도 13의 데이터 구동회로(22), 게이트 구동회로(23) 및 타이밍 콘트롤러(24)와 실질적으로 동일한 기능을 수행함으로 이들에 대한 상세한 설명은 생략한다.

액정표시패널(31)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(31)은 m 개의 데이터라인쌍들(D11 내지 Dm2)과 n 개의 게이트라인들(G1 내지 Gn)의 교차 영역마다 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. 하나의 액정셀(Clc)에는 한 개의 데이터라인쌍과 한 개의 게이트라인이 할당된다.

액정표시패널(31)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(31)의 하부 유리기판에는 데이터라인쌍들(D11 내지 Dm1), 게이트라인들(G1 내지 Gn), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(31)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

도 22는 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(31)의 일 실시예로서, 액정셀의 개구 블럭(B)이 짝수개인 경우를 보여준다.

도 22를 참조하면, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 사이의 수평 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 제1 TFT(TFT_O)에 접속된다. 제1 TFT(TFT_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj1)으로부터의 제1 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제2 접속부를 포함한다. 여기서, 제2 접속부는 제1 게이트라인(Gk)으로부터 일정 간격 이격되어 형성된다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 제2 콘택홀(CT2_O)을 통해 제2 TFT(TFT2_O)에 접속된다. 제2 TFT(TFT2_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj2)으로부터의 제2 아날로그 데이터전압을 제2 화소전극(EP2_O)에 공급한다.

또한, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 수평 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 제1 TFT(TFT_E)에 접속된다. 제1 TFT(TFT_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제4 데이터라인(D(j+1)2)으로부터의 제4 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 게이트라인들(Gk,Gk+1)과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 제2 콘택홀(CT2_E)을 통해 제2 TFT(TFT2_E)에 접속된다. 제2 TFT(TFT2_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제3 데이터라인(D(j+1)1)으로부터의 제3 아날로그 데이터전압을 제2 화소전극(EP2_E)에 공급한다.

도면으로 도시하지는 않았지만, 이 일 실시예에 따른 액정표시패널(31)은 도 16과 같이 액정셀의 개구 블럭(B)이 홀수개인 구조를 취할 수 있으며, 또한 도 15 및 도 17과 같은 게이트 쉴드 패턴을 더 구비할 수 있다.

도 23은 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치에서 액정표시패널(31)의 다른 실시예로서, 도 22와는 다른 구조로 형성되는 화소전극들을 보여준다. 도 22가 S_IPS(Super In Plane Switching)모드로 동작되는 데 반해, 도 23은 H_IPS(Horizontal In Plane Switching)모드로 동작된다.

도 23의 H_IPS 모드로 동작되는 액정표시패널(31)도 같은 평면상에서 서로 대향되게 형성된 제1 화소전극과 제2 화소전극 사이의 전위차에 의해 구동되므로, 도 22에 비해 화소전극을 구성하는 핑거부들과 접속부의 형성위치 및 형성각도만 다를 뿐, 나머지는 도 22와 동일하다. 따라서, 중복된 부분에 대한 설명은 생략한다.

도 23을 참조하면, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 게이트라인들(Gk,Gk+1)과 경사지게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성되는 제1 접속부를 포함한다. 또한, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 게이트라인들(Gk,Gk+1)과 경사지게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성되는 제2 접속부를 포함한다.

또한, 제2 게이트라인(Gk+1)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 게이트라인들(Gk,Gk+1)과 경사지게 형성된 제1 핑거부들과, 이 제1 핑거부들을 연결하기 위해 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성되는 제1 접속부를 포함한다. 또한, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 게이트라인들(Gk,Gk+1)과 경사지게 형성되어 제1 핑거부들과 각각 대향 구조를 이루는 다수의 제2 핑거부들과, 이 제2 핑거부들을 연결하기 위해 데이터라인들(Dj1 내지 D(j+1)2)과 나란하게 형성되는 제2 접속부를 포함한다.

도면으로 도시하지는 않았지만, 이 다른 실시에에 따른 액정표시패널(31)은 도 19와 같은 게이트 쉴드 패턴을 더 구비할 수 있다.

상술한 바와 같이 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 공통전극을 제거하고 두 개의 TFT를 이용하여 화소전극들 간 전위차로 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)의 차이를 없앨 수 있다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 크게 개선할 수 있으며, 상기 공통전극의 제거에 덧붙여 별도의 스토리지 커패시터까지 생략할 수 있어 개구율을 크게 증가시킬 수 있다. 나아가, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써, 제1 실시예에 비해 충전 시간을 상대적으로 충분히 확보할 수 있다. 또한, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 단위 액 정셀 당 두개의 데이터라인을 할당하여 인접하는 액정셀들 간에 데이터전압이 공유되지 않도록 함으로써 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어, 제2 실시예에 비해 소비전력 면에서는 유리하다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아 니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 액정표시장치의 화소의 등가회로도.

도 2는 플리커 및 잔상이 나타나는 원인을 설명하기 위한 파형도.

도 3은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.

도 4는 일 실시예에 따라 도 3에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 5는 다른 실시예에 따라 도 3에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 6 및 도 7은 또 다른 실시예에 따라 도 3에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 8은 액정셀에서 개구 블럭이 짝수개인 경우의 등가회로와 홀수개인 경우의 등가회로를 대비하여 보여주는 도면.

도 9 및 도 10은 또 다른 실시예에 따라 도 3에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 11a 및 도 11b는 도 3에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.

도 12a 및 도 12b는 액정셀에서 느끼는 프레임 간 Cgs'(TFT의 게이트전극과 소스전극 간 기생용량) 차이값이 없어지는 원리를 설명하기 위한 도면.

도 13은 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.

도 14는 일 실시예에 따라 도 13에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 15는 다른 실시예에 따라 도 13에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 16 및 도 17은 또 다른 실시예에 따라 도 13에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 18 및 도 19는 또 다른 실시예에 따라 도 13에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 20a 및 도 20b는 도 13에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.

도 21은 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.

도 22는 일 실시예에 따라 도 21에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

도 23은 다른 실시예에 따라 도 21에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

11,21,31,41 : 액정표시패널 12,22,32,42 : 데이터 구동회로

13,23,33,43 : 게이트 구동회로 14,24,34,44 : 타이밍 콘트롤러

Claims

제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;

제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;

상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;

상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급됨과 아울러 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제2 데이터라인;

상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;

상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인;

상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인;

상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;

상기 제1 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;

상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및

상기 제2 스캔펄스에 응답하여 상기 제4 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고;

상기 제2 화소전극은 상기 제2 게이트라인과 이격되어 형성되고, 상기 제4 화소전극은 상기 제1 게이트라인과 이격되어 형성되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 1 항에 있어서,

상기 제1 스캔펄스와 제2 스캔펄스는 각각 1/2 수평기간의 폭을 가지며, 상기 제2 스캔펄스에 이어 상기 제1 스캔펄스가 순차적으로 공급되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 1 항에 있어서,

상기 제1 및 제3 화소전극은 각각 상기 데이터라인들과 나란하게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들에 나란하게 형성되는 제1 접속부를 가지고;

상기 제2 및 제4 화소전극은 각각 상기 데이터라인들과 나란하게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들과 나란하게 형성되는 제2 접속부를 가지는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 3 항에 있어서,

상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고;

상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 4 항에 있어서,

상기 제2 화소전극의 최외곽 핑거부들은 상기 제1 및 제2 게이트 쉴드 패턴과 이격되어 형성되고;

상기 제4 화소전극의 최외곽 핑거부들은 상기 제3 및 제4 게이트 쉴드 패턴과 이격되어 형성되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 3 항에 있어서,

상기 제1 핑거부들의 갯수는 상기 제2 핑거부들의 갯수와 동일하거나 또는 상기 제2 핑거부들의 갯수에 비해 하나 작은 것을 특징으로 하는 수평 전계형 액정표시장치.
제 1 항에 있어서,

상기 제1 및 제3 화소전극은 각각 상기 게이트라인들과 경사지게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들에 나란하게 형성되는 제1 접속부를 가지고;

상기 제2 및 제4 화소전극은 각각 상기 게이트라인들과 경사지게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들과 나란하게 형성되는 제2 접속부를 가지는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 7 항에 있어서,

상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고;

상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표 시장치.
제 8 항에 있어서,

상기 제1 내지 제4 화소전극의 접속부들은 각각 상기 제1 내지 제4 게이트 쉴드 패턴과 이격되어 형성되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;

제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;

상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;

상기 제2 화소전극 및 제4 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인;

상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;

상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인;

상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;

상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;

상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및

상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고;

상기 제2 및 제4 화소전극은 각각, 상기 게이트라인에 앞서 상기 스캔펄스가 공급되는 전단 게이트라인과 이격되어 형성되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 10 항에 있어서,

상기 제1 및 제3 화소전극은 각각 상기 데이터라인들과 나란하게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들에 나란하게 형성되는 제1 접속부를 가지고;

상기 제2 및 제4 화소전극은 각각 상기 데이터라인들과 나란하게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들과 나란하게 형성되는 제2 접속부를 가지는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 11 항에 있어서,

상기 제1 액정셀은, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 전단 게 이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고;

상기 제2 액정셀은, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 12 항에 있어서,

상기 제2 화소전극의 최외곽 핑거부들은 상기 제1 및 제2 게이트 쉴드 패턴과 이격되어 형성되고;

상기 제4 화소전극의 최외곽 핑거부들은 상기 제3 및 제4 게이트 쉴드 패턴과 이격되어 형성되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 11 항에 있어서,

상기 제1 핑거부들의 갯수는 상기 제2 핑거부들의 갯수와 동일하거나 또는 상기 제2 핑거부들의 갯수에 비해 하나 작은 것을 특징으로 하는 수평 전계형 액정표시장치.
제 10 항에 있어서,

상기 제1 및 제3 화소전극은 각각 상기 게이트라인들과 경사지게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들에 나란하게 형성되는 제1 접속부를 가지고;

상기 제2 및 제4 화소전극은 각각 상기 게이트라인들과 경사지게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들과 나란하게 형성되는 제2 접속부를 가지는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 15 항에 있어서,

상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고;

상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
제 16 항에 있어서,

상기 제1 내지 제4 화소전극의 접속부들은 각각 상기 제1 내지 제4 게이트 쉴드 패턴과 이격되어 형성되는 것을 특징으로 하는 수평 전계형 액정표시장치.
제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;

제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;

상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;

상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인;

상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;

상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제4 데이터라인;

상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인;

상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;

상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;

상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및

상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고,

상기 제1 및 제3 화소전극은 각각 상기 데이터라인들과 나란하게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들에 나란하게 형성되는 제1 접속부를 가지며,

상기 제2 및 제4 화소전극은 각각 상기 데이터라인들과 나란하게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 게이트라인들과 나란하게 형성되는 제2 접속부를 가지고,

상기 제1 화소전극의 제1 접속부는 상기 제1 TFT의 드레인 전극에 접속되며,

상기 제2 화소전극의 제2 핑거부는 상기 제2 TFT의 드레인 전극에 접속되고,

상기 제3 화소전극의 제1 접속부는 상기 제3 TFT의 드레인 전극에 접속되며,

상기 제4 화소전극의 제2 핑거부는 상기 제4 TFT의 드레인 전극에 접속되는 것을 특징으로 하는 수평 전계형 액정표시장치.
삭제
제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;

제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;

상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;

상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인;

상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;

상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제4 데이터라인;

상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인;

상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;

상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;

상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및

상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT를 구비하고,

상기 제1 및 제3 화소전극은 각각 상기 게이트라인들과 경사지게 형성되는 다수의 제1 핑거부들과, 상기 제1 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들에 나란하게 형성되는 제1 접속부를 가지고,

상기 제2 및 제4 화소전극은 각각 상기 게이트라인들과 경사지게 형성되어 상기 제1 핑거부들과 일대일로 대향 구조를 이루는 다수의 제2 핑거부들과, 상기 제2 핑거부들을 공통으로 연결하기 위해 상기 데이터라인들과 나란하게 형성되는 제2 접속부를 가지며,

상기 제1 화소전극의 제1 접속부는 상기 제1 TFT의 드레인 전극에 접속되고,

상기 제2 화소전극의 제2 접속부는 상기 제2 TFT의 드레인 전극에 접속되며,

상기 제3 화소전극의 제1 접속부는 상기 제3 TFT의 드레인 전극에 접속되고,

상기 제4 화소전극의 제2 접속부는 상기 제4 TFT의 드레인 전극에 접속되는 것을 특징으로 하는 수평 전계형 액정표시장치.