KR101493526B1 - 액정표시장치 - Google Patents

액정표시장치 Download PDF

Info

Publication number
KR101493526B1
KR101493526B1 KR20080088979A KR20080088979A KR101493526B1 KR 101493526 B1 KR101493526 B1 KR 101493526B1 KR 20080088979 A KR20080088979 A KR 20080088979A KR 20080088979 A KR20080088979 A KR 20080088979A KR 101493526 B1 KR101493526 B1 KR 101493526B1
Authority
KR
South Korea
Prior art keywords
pixel electrode
liquid crystal
crystal cell
gate
line
Prior art date
Application number
KR20080088979A
Other languages
English (en)
Other versions
KR20100030173A (ko
Inventor
정영민
이수웅
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR20080088979A priority Critical patent/KR101493526B1/ko
Publication of KR20100030173A publication Critical patent/KR20100030173A/ko
Application granted granted Critical
Publication of KR101493526B1 publication Critical patent/KR101493526B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/15—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on an electrochromic effect
    • G02F1/163—Operation of electrochromic cells, e.g. electrodeposition cells; Circuit arrangements therefor
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/15—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on an electrochromic effect
    • G02F1/163—Operation of electrochromic cells, e.g. electrodeposition cells; Circuit arrangements therefor
    • G02F2001/1635—Operation of electrochromic cells, e.g. electrodeposition cells; Circuit arrangements therefor the pixel comprises active switching elements, e.g. TFT

Abstract

본 발명은 인버젼 구동시 위치별 피드 쓰로우 전압의 차이로 인한 화질 불량을 개선하도록 한 수평 전계형 액정표시장치에 관한 것이다.
본 발명에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압을 공급되는 제1 데이터라인; 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급됨과 아울러 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인; 상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인; 상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 제1 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및 상기 제2 스캔펄스에 응답하여 상기 제4 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT; 상기 제2 화소전극과 상기 제2 게이트라인의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및 상기 제4 화소전극과 상기 제1 게이트라인의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비한다.
피드 쓰로우 전압, 불균일, 충전량, 화질, 불량

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시장치에 관한 것으로, 특히 인버젼 구동으로 인한 화질 불량을 개선하기 위한 수평 전계형 액정표시장치에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하며, 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다. 수직 전계형 액정표시장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 좁은 단점을 가진다. 수평 전계형 액정표시장치는 하부 기판에 나란하게 배치된 화소전극과 공통전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; IPS) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정표시장치는 시야각이 넓은 장점을 가진다.
수평 전계형 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로를 구비한다. 구동회로에는 데이터전압을 발생하는 데이터 구동회로와 스캔펄스를 발생하는 게이트 구동회로가 포함된다.
액정표시패널에는 도 1에서 보는 바와 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor, 이하 "TFT")가 형성된다. TFT는 게이트라인(GL)을 통해 공급되는 스캔펄스에 응답하여 데이터라인을 통해 공급되는 데이터전압(Vdata)을 액정셀(Clc)의 화소전극(Ep)에 공급한다. 이를 위하여 TFT의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 액정셀(Clc)의 화소전극에 접속된다. 액정셀(Clc)은 화소전극(Ep)에 공급되는 데이터전압(Vd)과 공통전극(Ec)에 공급되는 공통전압(Vcom)의 전위차로 충전되며, 이 전위차로 형성되는 전계에 의해 액정분자들의 배열이 바뀌면서 투과되는 빛의 광량을 조절하거나 빛을 차단하게 된다. 공통전극(Ec)은 액정셀(Clc)에 전계를 인가하는 방식에 따라 액정표시패널의 상부기판 또는 하부기판에 형성되며, 공통전극(Ec)과 액정셀(Clc) 화소전극(Ep) 사이에는 액정셀(Clc)의 충전 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor, Cst)가 형성된다.
수평 전계형 액정표시장치는 액정셀(Clc)의 열화와 잔상을 방지하기 위하여 도 2와 같이 데이터전압(Vd)의 극성을 일정주기마다 반전시키는 인버젼 방식으로 구동된다. n 번째 프레임기간(Fn) 동안, 액정셀(Clc)은 데이터 구동회로로부터 출 력되는 정극성 데이터전압(Vdata(+))만큼 충전된 후, TFT의 기생용량 (도 1의 Cgs)등의 영향으로 충전전압보다 피드 쓰로우 전압(Feed Through Voltage, ΔVp)만큼 절대치 전압이 낮은 정극성 화소전압(Vp(+))을 유지한다. 반면에, n+1 번째 프레임기간(Fn+1) 동안, 액정셀(Clc)은 데이터 구동회로로부터 출력되는 부극성 데이터전압(Vdata(-))만큼 충전된 후, TFT의 기생용량(Cgs) 등의 영향으로 충전전압보다 피드 쓰로우 전압(ΔVp) 만큼 절대치 전압이 높은 부극성 화소전압(Vp(-))을 유지한다.
그런데, 이러한 종래 수평 전계형 액정표시장치에서는 상술한 인버젼 구동으로 인해 동일한 계조의 데이터전압이 액정셀에 공급된다 하더라도, 액정셀에 충전되는 화소전압 및 휘도는 정극성 데이터전압에 비하여 부극성 데이터전압에서 더 커진다. 이렇게 동일 계조의 데이터에서도 데이터전압의 극성에 따라 액정셀에 충전되는 화소전압이 프레임마다 달라지게 되면 데이터의 비대칭성으로 인하여 플리커 및 잔상 등의 화질 불량이 발생한다. 이에, 종래 수평 전계형 액정표시장치에서 피드 쓰로우 전압으로 인한 전압 옵셋만큼 공통전압을 조정함으로써 액정셀에서의 충전량 불균일 문제를 해결하려는 방식이 제안된 바 있으나, 액정표시패널에서 피드 쓰로우 전압으로 인한 전압 옵셋의 크기가 위치별로 다르기 때문에 정전압인 공통전압의 레벨을 변경시키는 것만으로는 위치별 최적 공통전압을 조정하기가 불가능하여 프레임 간 충전량 불균일로 인한 화질 불량을 개선하는데 한계가 있다.
따라서, 본 발명의 목적은 인버젼 구동시 프레임 간 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선할 수 있도록 한 수평 전계형 액정표시장치를 제공하는 데 있다.
상기 목적을 해결하기 위하여, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압을 공급되는 제1 데이터라인; 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급됨과 아울러 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인; 상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인; 상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 제1 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극 에 공급하는 제3 TFT; 및 상기 제2 스캔펄스에 응답하여 상기 제4 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT; 상기 제2 화소전극과 상기 제2 게이트라인의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및 상기 제4 화소전극과 상기 제1 게이트라인의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비한다.
상기 제1 스캔펄스와 제2 스캔펄스는 각각 1/2 수평기간의 폭을 가지며, 상기 상기 제2 스캔펄스에 뒤이어 상기 제1 스캔펄스가 순차적으로 공급된다.
상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고; 상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비한다.
상기 제1 게이트 쉴드 패턴 및 제2 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 중첩되고; 상기 제3 게이트 쉴드 패턴 및 제4 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 중첩된다.
상기 제1 게이트 쉴드 패턴은 상기 제1 화소전극의 일부와 중첩되고; 상기 제2 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 중첩되며; 상기 제3 게이트 쉴드 패턴은 상기 제3 화소전극의 일부와 중첩되고; 상기 제4 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 중첩된다.
본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 전제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극에 접속되어 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압을 공급함과 아울러, 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제4 화소전극에 접속되어 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압을 공급하는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인; 상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인; 상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 및 상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제2 TFT; 상기 제2 데이터라인로부터 수직하게 분기되어 상기 제1 화소전극의 일부와 중첩되는 제1 데이터패턴; 상기 제3 데이터라인로부터 수직하게 분기되어 상기 제3 화소전극의 일부와 중첩되는 제2 데이터패턴; 상기 제1 화소전극과 상기 제1 데이터패턴의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및 상기 제3 화소전극과 상기 제2 데이터패턴의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비한다.
본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극 의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극 및 제3 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제4 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인; 상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT; 상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT; 및 상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT; 상기 게이트라인에 앞서 구동되는 전단 게이트라인과 상기 제2 화소전극의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및 상기 전단 게이트라인과 상기 제4 화소전극의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비한다.
본 발명의 제4-1 실시예에 따른 수평 전계형 액정표시장치는 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 상기 제2 화소전극과 제3 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극에 접속되어 상기 제2 화소전극에 제2 아날로그 데이터전압을 공급하는 제2 데이터라인; 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이 트라인; 상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 및 상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제2 TFT; 상기 제2 데이터라인로부터 수직하게 분기되어 상기 제1 화소전극의 일부와 중첩되는 제1 데이터패턴; 상기 제2 데이터라인로부터 수직하게 분기되어 상기 제3 화소전극의 일부와 중첩되는 제2 데이터패턴; 상기 제1 화소전극과 상기 제1 데이터패턴의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및 상기 제3 화소전극과 상기 제2 데이터패턴의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비한다.
본 발명의 제4-2 실시예에 따른 수평 전계형 액정표시장치는제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀; 제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀; 상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인; 상기 제2 화소전극에 접속되어 상기 제2 화소전극에 제2 아날로그 데이터전압을 공급함과 아울러 상기 제3 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인; 상기 제4 화소전극에 접속되어 상기 제4 화소전극에 제3 아날로그 데이터전압을 공급하는 제3 데이터라인; 상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스를 공급하는 게이트라인; 상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT; 및 상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제2 TFT; 상기 제2 데이터라인로부터 수직하게 분기되어 상기 제1 화소전극의 일부와 중첩되는 제1 데이터패턴; 상기 제3 데이터라인로부터 수직하게 분기되어 상기 제3 화소전극의 일부와 중첩되는 제2 데이터패턴; 상기 제1 화소전극과 상기 제1 데이터패턴의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및 상기 제3 화소전극과 상기 제3 데이터패턴의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비한다.
본 발명에 따른 수평 전계형 액정표시장치는 두 개의 TFT를 이용하여 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)이 서로 보상되도록 한다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일이 해소되어 화질불량은 크게 개선된다.(제1 및 제3 실시예)
나아가, 본 발명에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 두 개의 게이트라인을 이용하여 분할 구동시킴으로써, 게이트라인의 부하량을 줄일 수 있으며, 데이터 구동회로에 입력되는 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어 종래(1/2 Vdd≒액정 구동전압)에 비해 데이터 구동회로내에서 소비되는 전력을 크게 줄일 수 있다.(제1 및 제2 실시예)
더 나아가, 본 발명에 따른 수평 전계형 액정표시장치는 한 개의 TFT를 이용하여 단위 액정셀을 구동시키되, 단위 액정셀에 인가되는 데이터전압들의 적절한 선택을 통해 인버젼 구동시 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선할 수 있다.(제2 및 제4 실시예)
더 나아가, 본 발명에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써 충전 시간을 상대적으로 충분히 확보할 수 있다.(제3 및 제4 실시예)
더 나아가, 본 발명에 따른 수평 전계형 액정표시장치는 종래 대비 가로 방향의 공통전압 공급라인이 불필요하여 그 만큼 개구율의 증가를 기대할 수 있다.(제3 및 제4 실시예)
이하, 도 3 내지 도 21을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
제1 실시예
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치를 보여준다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 타이밍 콘트롤러(14)를 구비한다.
타이밍 콘트롤러(14)는 시스템보드(미도시)로부터 수평 및 수직 동기신호(Hsync,Vsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들(GDC,DDC)을 발생한다. 데이터 구동회로(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)는 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(12) 내에서 디지털 데이터의 래치동작을 지시하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 구동회로(12)의 출력을 지시하는 소스 출력 인에이블신호(SOE), 및 액정표시패널(11)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지시하는 극성제어신호(POL) 등을 포함한다. 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 구동회로(13) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생되는 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 구동회로(13)의 출력을 지시하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 또한, 타이밍 콘트롤러(14)는 시스템보드로부터 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(11)의 해상도에 맞게 재정렬하여 데이터 구동회로(12)에 공급한다.
게이트 구동회로(13)는 타이밍 콘트롤러(14)로부터의 게이트 제어신호(GDC)에 응답하여 아날로그 데이터전압이 공급될 액정표시패널(11)의 수평라인을 선택하는 스캔펄스를 발생하여 게이트라인쌍들(G11 내지 Gn2)에 공급한다. 게이트라인쌍 을 이루는 두개의 게이트라인에는 대략 1/2 수평기간의 폭을 갖는 스캔펄스가 순차적으로 공급된다.
데이터 구동회로(12)는 타이밍 콘트롤러(14)로부터의 데이터 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 감마기준전압 발생부(미도시)로부터의 감마기준전압들(GMA)을 참조하여 아날로그 데이터전압으로 변환하고, 그 아날로그 데이터전압을 스캔펄스에 동기시켜 액정표시패널(11)의 데이터라인들(D1 내지 Dm)에 공급한다.
액정표시패널(11)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(11)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인쌍들(G11 내지 Gn2)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(11)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(11)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인쌍들(G11 내지 Gn2), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(11)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 동일 수평 라인에 배치된 액정셀들(Clc)에는 제1 게이트라인과 제2 게이트라인으로 이루어진 한 개의 게이트라인쌍이 할당된다.
도 4와 같은 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_O) 과 제2 화소전극(EP2_O) 사이의 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 제1 TFT(TFT_O)에 접속된다. 제1 TFT(TFT_O)는 제2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 제1 게이트라인(Gk1)과 중첩되어 나란히 형성되는 제2 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 제2 콘택홀(CT2_O)을 통해 제2 TFT(TFT2_O)에 접속된다. 제2 TFT(TFT2_O)는 제2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 아날로그 데이터전압을 제2 화소전극(EP2_O)에 공급한다.
기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk1)으로부터 돌출되어 제2 화소전극(EP2_O)의 일부와 중첩되는 두 개의 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O)은 데이터라인들(Dj-1,Dj)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj-1,Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 기수 번째 액정셀(Clc_Odd)에서, 스토리지 커패시터(Cst_O)는 이 게이트 쉴드 패턴(GS_O)과 제2 화소전극(EP2_O)이 중첩되는 영역, 및 제1 게이트라인(Gk1)과 제2 화소전극(EP2_O) 이 중첩되는 영역에 형성된다.
도 4와 같은 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 제1 TFT(TFT_E)에 접속된다. 제1 TFT(TFT_E)는 제1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dj+1)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 제2 콘택홀(CT2_E)을 통해 제2 TFT(TFT2_E)에 접속된다. 제2 TFT(TFT2_E)는 제1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 아날로그 데이터전압을 제2 화소전극(EP2_E)에 공급한다.
우수 번째 액정셀(Clc_Even)에는 제2 게이트라인(Gk2)으로부터 돌출되어 제2 화소전극(EP2_E)의 일부와 중첩되는 두 개의 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_E)은 데이터라인들(Dj,Dj+1)과 제2 화소전극(EP2_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj,Dj+1)의 전압 변동으로 인한 제2 화소전극(EP2_E)의 전위 변동을 방지한다. 우수 번째 액정셀(Clc_Even)에서, 스토리지 커패시터(Cst_E)는 이 게이트 쉴드 패턴(GS_E)과 제2 화소전극(EP2_E)이 중첩되는 영역, 및 제2 게이트라인(Gk2)과 제2 화소전극(EP2_E)이 중첩되는 영역에 형성된다.
이러한 제1 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 5a 및 도 5b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 구현한다고 가정한다.
도 5a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1-1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 선 충전되고, k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1-2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 후 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2-1 게이트라인(G(k+1)1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 선 충전되고, k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2-2 게이트라인(G(k+1)2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 후 충전된다.
도 5b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1-1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 선 충전되고, k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1-2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 후 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2-1 게이트라인(G(k+1)1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 선 충전되고, k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2-2 게이트라인(G(k+1)2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 후 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전 극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
도 6은 액정셀에서 개구 블럭이 홀수개인 경우를 보여준다. 여기서, 개구 블럭(B)은 제1 화소전극과 제2 화소전극의 사이 영역으로 정의된다. 도 7은 액정셀에서 개구 블럭이 짝수개인 경우의 등가회로와 홀수개인 경우의 등가회로를 대비하여 보여준다.
도 6을 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀은 도 4와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극의 형성 구조 및 게이트 쉴드 패턴과의 중첩 구조가 다르다. 즉, 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부의 수가 제1 화소전극의 핑거부의 수보다 많은 데 비해, 개구 블럭(B)이 홀수개인 기수 번째 액정셀에서는 제1 화소전극의 핑거부의 수와 제2 화소전극의 핑거부의 수가 동일하다. 또한, 제1 게이트라인(Gk1)으로부터 돌출되어 추가로 형성되는 두 개의 게이트 쉴드 패턴들(GS1_O,GS2_O) 중 제1 게이트 쉴드 패턴(GS1_O)은 제1 화소전극(EP1_O)의 일부와 중첩되며, 제2 게이트 쉴드 패턴(GS2_O)은 제2 화소전극(EP1_O)의 일부와 중첩된 다. 제1 게이트 쉴드 패턴(GS1_O)은 제1 데이터라인(Dj-1)과 제1 화소전극(EP1_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 제1 화소전극(EP1_O)의 전위 변동을 방지하며, 제2 게이트 쉴드 패턴(GS2_O)은 제2 데이터라인(Dj)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제2 데이터라인(Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 이에 따라, 홀수개의 개구 블럭(B)이 형성되는 기수 번째 액정셀(Clc_Odd)에서는 도 7의 (b)와 같이 대칭적으로 기생 용량(Cdp)를 차폐할 수 있다. 도 7의 (a)는 짝수개의 개구 블럭(B)이 형성되는 기수 번째 액정셀(Clc_Odd)에 관한 것으로, 비 대칭적으로 기생 용량(Cdp)를 차폐하고 있다. 개구 블럭(B)의 수를 짝수개로 할 것인가 또는 홀수개로 할 것인가는 개구율 및 픽셀 디자인에 대한 변화, 또는 데이터라인과 화소 전극간 기생 용량에 의한 전압 변동 정도에 따른 선택 사항에 속한다. 도 6 및 도 7에서는 설명의 편의상 기수 번째 액정셀(Clc_Odd)을 예로 하여 설명하였지만, 우수 번째 액정셀(Clc_Even)에도 동일하게 적용될 수 있음은 물론이다.
상술한 바와 같이 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 두 개의 TFT를 이용하여 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)이 서로 보상되도록 한다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일이 해소되어 화질불량은 크게 개선된다. 나아가, 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 두 개의 게이트라인을 이용하여 분할 구동시킴으로써, 게이트라인의 부하량을 줄일 수 있으며, 데이터 구동회로에 입력되는 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어 종래(1/2 Vdd≒액정 구동전압)에 비해 데이터 구동회로내에서 소비되는 전력을 크게 줄일 수 있다.
제2 실시예
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치를 보여준다.
도 8 및 도 9를 참조하면, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(21), 데이터 구동회로(22), 게이트 구동회로(23) 및 타이밍 콘트롤러(24)를 구비한다.
데이터 구동회로(22), 게이트 구동회로(23) 및 타이밍 콘트롤러(24)는 각각 도 3의 데이터 구동회로(12), 게이트 구동회로(13) 및 타이밍 콘트롤러(14)와 실질적으로 동일한 기능을 수행함으로 이들에 대한 상세한 설명은 생략한다.
액정표시패널(21)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(21)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인쌍들(G11 내지 Gn2)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(21)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(21)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라 인쌍들(G11 내지 Gn2), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(21)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 동일 수평 라인에 배치된 액정셀들(Clc)에는 제1 게이트라인과 제2 게이트라인으로 이루어진 한 개의 게이트라인쌍이 할당된다.
도 9와 같은 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 사이의 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 TFT(TFT_O)에 접속된다. TFT(TFT_O)는 제2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 제1 게이트라인(Gk1)과 중첩되어 나란히 형성되는 제2 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O) 일부는 제2 데이터라인(Dj)과 중첩되며, 제2 콘택홀(CT2_O)을 통해 제2 데이터라인(Dj)에 접속된다.
기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk1)으로부터 돌출되어 제2 화소전극(EP2_O)의 일부와 제1 데이터라인(Dj-1) 사이에 위치하는 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O)은 제1 데이터라인(Dj-1)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 그리고, 기수 번째 액정셀(Clc_Odd)에는 제2 데이터라인(Dj)로부터 수직하게 분기되어 제1 화소전극(EP1_O)의 일부와 중첩되는 데이터패턴(DS_O)이 추가로 형성된다. 기수 번째 액정셀(Clc_Odd)에서, 스토리지 커패시터(Cst_O)는 데이터패턴(DS_O)과 제1 화소전극(EP1_O)이 중첩되는 영역에 형성된다.
도 9와 같은 게이트라인쌍(Gk1,Gk2)이 할당된 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 TFT(TFT_E)에 접속된다. TFT(TFT_E)는 제1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E) 일부 는 제3 데이터라인(Dj+1)에 중첩되며, 제2 콘택홀(CT2_E)을 통해 제3 데이터라인(Dj+1)에 접속된다. 우수 번째 액정셀(Clc_Even)에는 제2 게이트라인(Gk2)으로부터 돌출되어 제2 화소전극(EP2_E)의 일부와 제2 데이터라인(Dj) 사이에 위치하는 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_E)은 제2 데이터라인(Dj)과 제2 화소전극(EP2_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제2 데이터라인(Dj)의 전압 변동으로 인한 제2 화소전극(EP2_E)의 전위 변동을 방지한다. 그리고, 우수 번째 액정셀(Clc_Even)에는 제3 데이터라인(Dj+1)로부터 수직하게 분기되어 제1 화소전극(EP1_E)의 일부와 중첩되는 데이터패턴(DS_E)이 추가로 형성된다. 우수 번째 액정셀(Clc_Even)에서, 스토리지 커패시터(Cst_E)는 데이터패턴(DS_E)과 제1 화소전극(EP1_E)이 중첩되는 영역에 형성된다.
이러한 제2 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 10a 및 도 10b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 구현한다고 가정한다.
도 10a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1-1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 선 충전되고, k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1-2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 후 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀 들(Clc_Even)은 제2-1 게이트라인(G(k+1)1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 선 충전되고, k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2-2 게이트라인(G(k+1)2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 후 충전된다.
도 10b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1-1 게이트라인(Gk1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 선 충전되고, k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1-2 게이트라인(Gk2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 후 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 데이터라인들(Dj,Dj+1)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 데이터라인들(Dj-1,Dj)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수 번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2-1 게이트라인(G(k+1)1)으로부터의 스캔펄스에 응답하여 전반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 선 충전되고, k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2-2 게이트라인(G(k+1)2)으로부터의 스캔펄스에 응답하여 후반부 1/2 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 후 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 데이터라인들(Dj,Dj+1)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 데이터라인들(Dj-1,Dj)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
한편, 도 10a 및 도 10b를 통해 알 수 있듯이, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 수직으로 인접하는 액정셀들 간에 TFT의 배치 구조가 서로 다르다. 예컨대, k 수평라인(Hk)에 배치된 기수 번째 액정셀(Clc_Odd)에서 제1 화소전극(EP1_O)이 제1 데이터라인(Dj-1)에 접속되고 제2 화소전극(EP2_O)이 제2 데이터라인(Dj)에 접속되는데 반해, k+1 수평라인(Hk+1)에 배치된 기수 번째 액정셀(Clc_Odd)에서 제1 화소전극(EP1_O)은 제2 데이터라인(Dj)에 접속되고 제2 화소전극(EP2_O)은 제1 데이터라인(Dj-1)에 접속된다. 이렇게, 수직으로 인접하는 액정셀들 간에 TFT의 배치 구조를 다르게 하는 이유는 인버젼 구동에 의한 라인 딤(Dim) 현상을 방지하기 위함이다.
도 11은 액정셀에서 개구 블럭이 홀수개인 경우를 보여준다. 여기서, 개구 블럭(B)은 제1 화소전극과 제2 화소전극의 사이 영역으로 정의된다.
도 11을 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀은 도 9와 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극의 형성 구조 및 게이트 쉴드 패턴과의 중첩 구조가 다르다. 즉, 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부의 수가 제1 화소전극의 핑거부의 수보다 많은 데 비해, 개구 블럭(B)이 홀수개인 기수 번째 액정셀에서는 제1 화소전극의 핑거부의 수와 제2 화소전극의 핑거부의 수가 동일하다. 또한, 제1 게이트라인(Gk1)으로부터 돌출되어 추가로 형성되는 게이트 쉴드 패턴(GS_O)은 제1 화소전극(EP1_O)의 일부와 제1 데이터라인(Dj-1) 사이에 위치한다. 개구 블럭(B)의 수를 짝수개로 할 것인가 또는 홀수개로 할 것인가는 개구율 및 픽셀 디자인에 대한 변화, 또는 데이터라인과 화소 전극간 기생 용량에 의한 전압 변동 정도에 따른 선택 사항에 속한다. 도 11에서는 설명의 편의상 기수 번째 액정셀(Clc_Odd)을 예로 하여 설명하였지만, 우수 번째 액정셀(Clc_Even)에도 동일하게 적용될 수 있음은 물론이다.
상술한 바와 같이 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 한 개의 TFT를 이용하여 단위 액정셀을 구동시키되, 단위 액정셀에 인가되는 데이터전압들의 적절한 선택을 통해 인버젼 구동시 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선할 수 있다. 나아가, 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 두 개의 게이트라인을 이용하여 분할 구동시킴으로써, 게이트라인의 부하량을 줄일 수 있으며, 데이터 구동회로에 입력되는 고전위 전원전압을 그대로 액정 구동전압으로 이용(Vdd≒액정 구동전압)할 수 있어 종래(1/2 Vdd≒액정 구동전압)에 비해 데이터 구동회로내에서 소비되는 전력을 크게 줄일 수 있다.
제3 실시예
도 12 내지 도 15는 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치를 보여준다.
도 12 및 도 13을 참조하면, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(31), 데이터 구동회로(32), 게이트 구동회로(33) 및 타이밍 콘트롤러(34)를 구비한다.
타이밍 콘트롤러(34)는 도 3에 도시된 타이밍 콘트롤러(14)와 실질적으로 동 일한 기능을 수행한다.
게이트 구동회로(13)는 타이밍 콘트롤러(14)로부터의 게이트 제어신호(GDC)에 응답하여 아날로그 데이터전압이 공급될 액정표시패널(11)의 수평라인을 선택하는 스캔펄스를 발생하여 게이트라인들(G1 내지 Gn)에 공급한다. 게이트라인들(G1 내지 Gn)에는 대략 1 수평기간의 폭을 갖는 스캔펄스가 순차적으로 공급된다.
데이터 구동회로(12)는 타이밍 콘트롤러(14)로부터의 데이터 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 감마기준전압 발생부(미도시)로부터의 감마기준전압들(GMA)을 참조하여 아날로그 데이터전압으로 변환하고, 그 아날로그 데이터전압을 스캔펄스에 동기시켜 액정표시패널(11)의 데이터라인들(D1 내지 Dm)에 공급한다.
액정표시패널(31)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(31)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(31)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(31)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(31)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
도 13과 같은 동일 수평 라인에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면 상에서 서로 대향되게 형성된 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 사이의 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 제1 TFT(TFT_O)에 접속된다. 제1 TFT(TFT_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 제1 게이트라인(Gk)과 중첩되어 나란히 형성되는 제2 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 제2 콘택홀(CT2_O)을 통해 제2 TFT(TFT2_O)에 접속된다. 제2 TFT(TFT2_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 아날로그 데이터전압을 제2 화소전극(EP2_O)에 공급한다.
기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk)으로부터 돌출되어 제2 화소전극(EP2_O)의 일부와 중첩되는 두 개의 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O)은 데이터라인들(Dj-1,Dj)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj-1,Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 기수 번째 액정셀(Clc_Odd)에서, 스토리지 커패시터(Cst_O)는 이 게이트 쉴드 패턴(GS_O)과 제2 화소전극(EP2_O)이 중첩되는 영역, 및 제1 게이트라인(Gk)과 제2 화소전극(EP2_O)이 중첩되는 영역에 형성된다.
도 13과 같은 동일 수평 라인에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 제1 TFT(TFT_E)에 접속된다. 제1 TFT(TFT_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dj+1)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 제2 콘택홀(CT2_E)을 통해 제2 TFT(TFT2_E)에 접속된다. 제2 TFT(TFT2_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 아날로그 데이터전압을 제2 화소전극(EP2_E)에 공급한다.
우수 번째 액정셀(Clc_Even)에는 제1 게이트라인(Gk)으로부터 돌출되어 제2 화소전극(EP2_E)의 일부와 중첩되는 두 개의 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_E)은 데이터라인들(Dj,Dj+1)과 제2 화소전 극(EP2_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 데이터라인들(Dj,Dj+1)의 전압 변동으로 인한 제2 화소전극(EP2_E)의 전위 변동을 방지한다. 우수 번째 액정셀(Clc_Even)에서, 스토리지 커패시터(Cst_E)는 이 게이트 쉴드 패턴(GS_E)과 제2 화소전극(EP2_E)이 중첩되는 영역, 및 제1 게이트라인(Gk)과 제2 화소전극(EP2_E)이 중첩되는 영역에 형성된다.
이러한 제1 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 14a 및 도 14b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 구현한다고 가정한다.
도 14a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 충전된다.
도 14b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제1 극성(+)으로 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 의한 제2 극성(-)으로 충전된다. 여기서, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차는 n 프레임 동안의 제 1 및 제2 화소전극(EP1_E,EP2_E) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 그리고, n+1 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차는 n 프레임 동안의 제1 및 제2 화소전극(EP1_O,EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
도 15는 액정셀에서 개구 블럭이 홀수개인 경우를 보여준다. 여기서, 개구 블럭(B)은 제1 화소전극과 제2 화소전극의 사이 영역으로 정의된다.
도 15를 참조하면, 개구 블럭(B)이 홀수개인 기수 번째 액정셀은 도 13과 같이 개구 블럭(B)이 짝수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극의 형성 구조 및 게이트 쉴드 패턴과의 중첩 구조가 다르다. 즉, 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부의 수가 제1 화소전극의 핑거부의 수보다 많은 데 비해, 개구 블럭(B)이 홀수개인 기수 번째 액정셀에서는 제1 화소전극의 핑거부의 수와 제2 화소전극의 핑거부의 수가 동일하다. 또한, 제1 게이트라인(Gk)으로부터 돌출되어 추가로 형성되는 두 개의 게이트 쉴드 패턴들(GS1_O,GS2_O) 중 제1 게이트 쉴드 패턴(GS1_O)은 제1 화소전극(EP1_O)의 일부와 중첩되며, 제2 게이트 쉴드 패턴(GS2_O)은 제2 화소전극(EP1_O)의 일부와 중첩된다. 제1 게이트 쉴드 패턴(GS1_O)은 제1 데이터라인(Dj-1)과 제1 화소전극(EP1_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 제1 화소전극(EP1_O)의 전위 변동을 방지하며, 제2 게이트 쉴드 패 턴(GS2_O)은 제2 데이터라인(Dj)과 제2 화소전극(EP2_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제2 데이터라인(Dj)의 전압 변동으로 인한 제2 화소전극(EP2_O)의 전위 변동을 방지한다. 개구 블럭(B)의 수를 짝수개로 할 것인가 또는 홀수개로 할 것인가는 개구율 및 픽셀 디자인에 대한 변화, 또는 데이터라인과 화소 전극간 기생 용량에 의한 전압 변동 정도에 따른 선택 사항에 속한다. 도 15에서는 설명의 편의상 기수 번째 액정셀(Clc_Odd)을 예로 하여 설명하였지만, 우수 번째 액정셀(Clc_Even)에도 동일하게 적용될 수 있음은 물론이다.
상술한 바와 같이 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 두 개의 TFT를 이용하여 단위 액정셀을 구동시킴으로써, 인버젼 구동시 정/부극성의 피드 쓰로우 전압(ΔVp)이 서로 보상되도록 한다. 이를 통해, 프레임 간 동일 액정셀에서의 충전량 불균일이 해소되어 화질불량은 크게 개선된다. 나아가, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써 충전 시간을 상대적으로 충분히 확보할 수 있다. 다만, 데이터 구동회로에 입력되는 고전위 전원전압의 반 이하만을 액정 구동전압으로 이용할 수 있다.(1/2 Vdd≥액정 구동전압) 더 나아가, 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치는 종래 대비 가로 방향의 공통전압 공급라인이 불필요하여 그 만큼 개구율의 증가를 기대할 수 있다.
제4 실시예
도 16 내지 도 21은 본 발명의 제4 실시예에 따른 수평 전계형 액정표시장치를 보여준다.
도 16, 도 17 및 도 19를 참조하면, 본 발명의 제4 실시예에 따른 수평 전계형 액정표시장치는 액정표시패널(41), 데이터 구동회로(42), 게이트 구동회로(43) 및 타이밍 콘트롤러(44)를 구비한다.
데이터 구동회로(42), 게이트 구동회로(43) 및 타이밍 콘트롤러(44)는 각각 도 12에 도시된 데이터 구동회로(32), 게이트 구동회로(33) 및 타이밍 콘트롤러(34)와 실질적으로 동일한 기능을 수행하므로 이들에 대한 상세한 설명은 생략한다.
액정표시패널(41)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널(41)은 m 개의 데이터라인들(D1 내지 Dm)과 n 개의 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.
액정표시패널(41)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터가 형성된다. 액정표시패널(41)의 하부 유리기판에는 데이터라인들(D1 내지 Dm), 게이트라인들(G1 내지 Gn), TFT들, 및 스토리지 커패시터가 형성된다. 액정표시패널(41)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
제4-1 실시예에 따른 도 17의 동일 수평 라인 상에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 화소전극(EP_O)과 공유 화소 전극(EPS) 사이의 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 화소전극(EP_O)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 화소전극(EP_O)은 콘택홀(CT_O)을 통해 TFT(TFT_O)에 접속된다. TFT(TFT_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 아날로그 데이터전압을 화소전극(EP_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 공유 화소전극(EPS)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 제1 게이트라인(Gk)과 중첩되어 나란히 형성되는 제2 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 공유 화소전극(EPS)은 공유 콘택홀(CTS)을 통해 제2 데이터라인(Dj)에 접속된다.
기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk)으로부터 돌출되어 화소전극(EP_O)의 일부와 제1 데이터라인(Dj-1) 사이에 위치하는 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O)은 제1 데이터라인(Dj-1)과 화소전극(EP_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 화소전극(EP_O)의 전위 변동을 방지한다. 그리고, 기수 번째 액정셀(Clc_Odd)에는 제2 데이터라인(Dj)로부터 수직하게 분기되어 화소전극(EP_O)의 일부와 중첩되는 데이터패턴(DS_O)이 추가로 형성된다. 기수 번째 액정셀(Clc_Odd)에서, 스토리지 커패시터(Cst_O)는 데이터패턴(DS_O)과 화소전극(EP_O)이 중첩되는 영역에 형성된다.
제4-1 실시예에 따른 도 17의 동일 수평 라인 상에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 화소전극(EP_E)과 공유 화소전극(EPS) 사이의 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 화소전극(EP_E)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 화소전극(EP_E)은 콘택홀(CT_E)을 통해 TFT(TFT_E)에 접속된다. TFT(TFT_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제3 데이터라인(Dj+1)으로부터의 아날로그 데이터전압을 화소전극(EP_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 공유 화소전극(EPS)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 공유 화소전극(EPS)은 공유 콘택홀(CTS)을 통해 제2 데이터라인(Dj)에 접속된다. 우수 번째 액정셀(Clc_Even)에는 제1 게이트라인(Gk)으로부터 돌출되어 화소전극(EP_E)의 일부와 제3 데이터라인(Dj+1) 사이에 위치하는 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_E)은 제3 데이터라인(Dj+1)과 화소전극(EP_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제3 데이터라인(Dj+1)의 전압 변동으로 인한 화소전극(EP_E)의 전위 변동을 방지한다. 그리고, 우수 번째 액정셀(Clc_Even)에는 제2 데이터라인(Dj)로부터 수직하게 분기되어 화소전극(EP_E)의 일부와 중첩되는 데이터패턴(DS_E)이 추가로 형성된다. 우수 번째 액정셀(Clc_Even)에서, 스토리지 커패시 터(Cst_E)는 데이터패턴(DS_E)과 화소전극(EP_E)이 중첩되는 영역에 형성된다.
이러한 제4-1 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 18a 및 도 18b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 구현한다고 가정한다.
도 18a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차에 의한 제2 극성(-)으로 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차에 의한 제1 극성(+)으로 충전된다.
도 18b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차에 의한 제2 극성(-)으 로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차에 의한 제1 극성(+)으로 충전된다. 여기서, n+1 프레임 동안의 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차는 데이터라인들(Dj,Dj+1)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 그리고, n+1 프레임 동안의 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차는 데이터라인들(Dj-1,Dj)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차에 의한 제2 극성(-)으로 충전된다. 여기서, n+1 프레임 동안의 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차는 데이 터라인들(Dj,Dj+1)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 화소전극(EP_E)과 공유 화소전극(EPS) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 그리고, n+1 프레임 동안의 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차는 데이터라인들(Dj-1,Dj)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 화소전극(EP_O)과 공유 화소전극(EPS) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
한편, 도 18a 및 도 18b를 통해 알 수 있듯이, 본 발명의 제4-1 실시예에 따른 수평 전계형 액정표시장치는 수직으로 인접하는 액정셀들 간에 TFT의 배치 구조가 서로 다르다. 예컨대, k 수평라인(Hk)에 배치된 기수 번째 액정셀(Clc_Odd)에서 화소전극(EP_O)이 제1 데이터라인(Dj-1)에 접속되고 공유 화소전극(EPS)이 제2 데이터라인(Dj)에 접속되는데 반해, k+1 수평라인(Hk+1)에 배치된 기수 번째 액정셀(Clc_Odd)에서 화소전극(EP_O)은 제2 데이터라인(Dj)에 접속되고 공유 화소전극(EPS)은 제1 데이터라인(Dj-1)에 접속된다. 그리고, k 수평라인(Hk)에 배치된 우수 번째 액정셀(Clc_Even)에서 화소전극(EP_E)이 제3 데이터라인(Dj+1)에 접속되고 공유 화소전극(EPS)이 제2 데이터라인(Dj)에 접속되는데 반해, k+1 수평라인(Hk+1)에 배치된 우수 번째 액정셀(Clc_Even)에서 화소전극(EP_E)은 제2 데이터라인(Dj)에 접속되고 공유 화소전극(EPS)은 제3 데이터라인(Dj+1)에 접속된다. 이 렇게, 수직으로 인접하는 액정셀들 간에 TFT의 배치 구조를 다르게 하는 이유는 인버젼 구동에 의한 라인 딤(Dim) 현상을 방지하기 위함이다.
제4-2 실시예에 따른 도 19의 동일 수평 라인 상에서, 기수 번째 액정셀(Clc_Odd)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 사이의 전계에 의해 구동된다. 이를 위해, 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제1 화소전극(EP1_O)은 제1 콘택홀(CT1_O)을 통해 TFT(TFT_O)에 접속된다. TFT(TFT_O)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제1 데이터라인(Dj-1)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_O)에 공급한다. 한편, 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 제1 게이트라인(Gk)과 중첩되어 나란히 형성되는 제2 접속부를 포함한다. 기수 번째 액정셀(Clc_Odd)의 제2 화소전극(EP2_O)은 제2 콘택홀(CT2_O)을 통해 제2 데이터라인(Dj)에 접속된다.
기수 번째 액정셀(Clc_Odd)에는 제1 게이트라인(Gk)으로부터 돌출되어 제1 화소전극(EP1_O)의 일부와 제1 데이터라인(Dj-1) 사이에 위치하는 게이트 쉴드 패턴(GS_O)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_O)은 제1 데이터라인(Dj-1)과 제1 화소전극(EP1_O) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj-1)의 전압 변동으로 인한 제1 화소전극(EP1_O)의 전위 변동을 방지한다. 그 리고, 기수 번째 액정셀(Clc_Odd)에는 제2 데이터라인(Dj)로부터 수직하게 분기되어 제1 화소전극(EP1_O)의 일부와 중첩되는 데이터패턴(DS_O)이 추가로 형성된다. 기수 번째 액정셀(Clc_Odd)에서, 스토리지 커패시터(Cst_O)는 데이터패턴(DS_O)과 제1 화소전극(EP1_O)이 중첩되는 영역에 형성된다.
제4-2 실시예에 따른 도 19의 동일 수평 라인 상에서, 우수 번째 액정셀(Clc_Even)은 같은 평면상에서 서로 대향되게 형성된 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 사이의 전계에 의해 구동된다. 이를 위해, 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 데이터라인과 나란하게 형성된 제1 핑크부와, 이 제1 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제1 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제1 화소전극(EP1_E)은 제1 콘택홀(CT1_E)을 통해 TFT(TFT_E)에 접속된다. TFT(TFT_E)는 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 제2 데이터라인(Dj)으로부터의 아날로그 데이터전압을 제1 화소전극(EP1_E)에 공급한다. 한편, 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 데이터라인과 나란하게 형성되어 제1 핑크부와 대향 구조를 이루는 제2 핑크부와, 이 제2 핑크부를 연결하기 위해 게이트라인과 나란하게 형성되는 제2 접속부를 포함한다. 우수 번째 액정셀(Clc_Even)의 제2 화소전극(EP2_E)은 제2 콘택홀(CT2_E)을 통해 제3 데이터라인(Dj+1)에 접속된다. 우수 번째 액정셀(Clc_Even)에는 제1 게이트라인(Gk)으로부터 돌출되어 제1 화소전극(EP1_E)의 일부와 제1 데이터라인(Dj) 사이에 위치하는 게이트 쉴드 패턴(GS_E)이 추가로 형성된다. 이 게이트 쉴드 패턴(GS_E)은 제1 데이터라인(Dj)과 제1 화소전극(EP1_E) 사이에 형성되는 기생 용량(Cdp)을 차폐하여 제1 데이터라인(Dj)의 전압 변동으로 인한 제1 화소전극(EP1_E)의 전위 변동을 방지한다. 그리고, 우수 번째 액정셀(Clc_Even)에는 제2 데이터라인(Dj)로부터 수직하게 분기되어 제1 화소전극(EP1_E)의 일부와 중첩되는 데이터패턴(DS_E)이 추가로 형성된다. 우수 번째 액정셀(Clc_Even)에서, 스토리지 커패시터(Cst_E)는 데이터패턴(DS_E)과 제1 화소전극(EP1_E)이 중첩되는 영역에 형성된다.
이러한 제4-2 실시예에 따른 수평 전계형 액정표시장치의 구동을 도 20a 및 도 20b를 참조하여 설명하면 다음과 같다. 여기서, n 프레임 및 n+1 프레임 동안 각 액정셀은 동일 계조를 구현한다고 가정한다.
도 20a를 참조하면, n 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차에 의한 제2 극성(-)으로 충전된다. 또한, n 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀들(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기 간 동안 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차에 의한 제1 극성(+)으로 충전된다.
도 20b를 참조하면, n+1 프레임 동안, k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 간 전압차에 의한 제2 극성(-)으로 충전되고, 이와 동시에 k 번째 수평라인(Hk)에 배치된 기수번째 액정셀(Clc_Odd)은 제1 게이트라인(Gk)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차에 의한 제1 극성(+)으로 충전된다. 여기서, n+1 프레임 동안의 제1 화소전극(EP1_E)과 제2 화소전극(EP2_O) 간 전압차는 데이터라인들(Dj,Dj+1)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 화소전극(EP1_E)과 제2 화소전극(EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 그리고, n+1 프레임 동안의 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차는 데이터라인들(Dj-1,Dj)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 따라서, 인버젼 구동시 k 번째 수평라인(Hk)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
또한, n+1 프레임 동안, k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀들(Clc_Even)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 간 전압차에 의한 제1 극성(+)으로 충전되고, 이와 동시에 k+1 번째 수평라인(Hk+1)에 배치된 기수번째 액정셀(Clc_Odd)은 제2 게이트라인(Gk+1)으로부터의 스캔펄스에 응답하여 1 수평기간 동안 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차에 의한 제2 극성(-)으로 충전된다. 여기서, n+1 프레임 동안의 제1 화소전극(EP1_E)과 제2 화소전극(EP2_E) 간 전압차는 데이터라인들(Dj,Dj+1)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 화소전극(EP1_E)과 제2 화소전극(EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 그리고, n+1 프레임 동안의 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차는 데이터라인들(Dj-1,Dj)을 통해 공급되는 데이터전압들의 적절한 선택을 통해 n 프레임 동안의 제1 화소전극(EP1_O)과 제2 화소전극(EP2_O) 간 전압차에 비해 그 극성만 반대될 뿐 절대치는 동일하게 되도록 설정될 수 있다. 따라서, 인버젼 구동시 k+1 번째 수평라인(Hk+1)에 배치된 우수번째 액정셀(Clc_Even) 및 기수번째 액정셀(Clc_Odd) 각각에서의 프레임 간 충전량 불균일은 해소된다.
한편, 도 20a 및 도 20b를 통해 알 수 있듯이, 본 발명의 제4-2 실시예에 따른 수평 전계형 액정표시장치는 수직으로 인접하는 액정셀들 간에 TFT의 배치 구조가 서로 다르다. 예컨대, k 수평라인(Hk)에 배치된 기수 번째 액정셀(Clc_Odd)에서 제1 화소전극(EP1_O)이 제1 데이터라인(Dj-1)에 접속되고 제2 화소전극(EP2_O)이 제2 데이터라인(Dj)에 접속되는데 반해, k+1 수평라인(Hk+1)에 배치된 기수 번째 액정셀(Clc_Odd)에서 제1 화소전극(EP1_O)은 제2 데이터라인(Dj)에 접속되고 제 2 화소전극(EP2_O)은 제1 데이터라인(Dj-1)에 접속된다. 그리고, k 수평라인(Hk)에 배치된 우수 번째 액정셀(Clc_Even)에서 제1 화소전극(EP1_E)이 제2 데이터라인(Dj)에 접속되고 제2 화소전극(EP2_E)이 제3 데이터라인(Dj+1)에 접속되는데 반해, k+1 수평라인(Hk+1)에 배치된 우수 번째 액정셀(Clc_Even)에서 제1 화소전극(EP1_E)은 제3 데이터라인(Dj+1)에 접속되고 제2 화소전극(EP2_E)은 제2 데이터라인(Dj)에 접속된다. 이렇게, 수직으로 인접하는 액정셀들 간에 TFT의 배치 구조를 다르게 하는 이유는 인버젼 구동에 의한 라인 딤(Dim) 현상을 방지하기 위함이다.
도 21은 액정셀에서 개구 블럭이 짝수개인 경우를 보여준다. 여기서, 개구 블럭(B)은 제1 화소전극과 제2 화소전극의 사이 영역으로 정의된다.
도 21을 참조하면, 개구 블럭(B)이 짝수개인 기수 번째 액정셀은 도 19와 같이 개구 블럭(B)이 홀수개인 기수 번째 액정셀에 비해 제1 및 제2 화소전극의 형성 구조 및 게이트 쉴드 패턴과의 중첩 구조가 다르다. 즉, 개구 블럭(B)이 홀수개인 기수 번째 액정셀에서는 제2 화소전극의 핑거부의 수가 제1 화소전극의 핑거부의 수와 동일한 데 비해, 개구 블럭(B)이 짝수개인 기수 번째 액정셀에서는 제1 화소전극의 핑거부의 수가 제2 화소전극의 핑거부의 수보다 적다. 또한, 제1 게이트라인(Gk)으로부터 돌출되어 추가로 형성되는 게이트 쉴드 패턴(GS_O)은 제2 화소전극(EP2_O)과 제1 데이터라인(Dj-1) 사이에 위치한다. 개구 블럭(B)의 수를 짝수개로 할 것인가 또는 홀수개로 할 것인가는 개구율 및 픽셀 디자인에 대한 변화, 또는 데이터라인과 화소 전극간 기생 용량에 의한 전압 변동 정도에 따른 선택 사항 에 속한다. 도 21에서는 설명의 편의상 기수 번째 액정셀(Clc_Odd)을 예로 하여 설명하였지만, 우수 번째 액정셀(Clc_Even)에도 동일하게 적용될 수 있음은 물론이다.
상술한 바와 같이 본 발명의 제4 실시예에 따른 수평 전계형 액정표시장치는 한 개의 TFT를 이용하여 단위 액정셀을 구동시키되, 단위 액정셀에 인가되는 데이터전압들의 적절한 선택을 통해 인버젼 구동시 프레임 간 동일 액정셀에서의 충전량 불균일을 해소하여 화질불량을 개선할 수 있다. 나아가, 본 발명의 제4 실시예에 따른 수평 전계형 액정표시장치는 동일 수평라인 상에서 기수 번째 액정셀들과 우수 번째 액정셀들을 한 개의 게이트라인을 이용하여 동시에 구동시킴으로써 충전 시간을 상대적으로 충분히 확보할 수 있다. 다만, 데이터 구동회로에 입력되는 고전위 전원전압의 반 이하만을 액정 구동전압으로 이용할 수 있다.(1/2 Vdd≥액정 구동전압) 더 나아가, 본 발명의 제4 실시예에 따른 수평 전계형 액정표시장치는 종래 대비 가로 방향의 공통전압 공급라인이 불필요하여 그 만큼 개구율의 증가를 기대할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아 니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 액정표시장치의 화소의 등가회로도.
도 2는 플리커 및 잔상이 나타나는 원인을 설명하기 위한 파형도.
도 3은 본 발명의 제1 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.
도 4는 도 3에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.
도 5a 및 도 5b는 도 3에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.
도 6은 개구 블럭이 홀수개인 액정셀을 보여주는 도면.
도 7은 액정셀에서 개구 블럭이 짝수개인 경우의 등가회로와 홀수개인 경우의 등가회로를 대비하여 보여주는 도면.
도 8은 본 발명의 제2 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.
도 9는 도 8에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.
도 10a 및 도 10b는 도 8에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.
도 11은 개구 블럭이 홀수개인 액정셀을 보여주는 도면.
도 12는 본 발명의 제3 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.
도 13은 도 12에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.
도 14a 및 도 14b는 도 12에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.
도 15는 개구 블럭이 홀수개인 액정셀을 보여주는 도면.
도 16은 본 발명의 제4 실시예에 따른 수평 전계형 액정표시장치를 나타내는 블럭도.
도 17은 본 발명의 제4-1 실시예에 따라 도 16에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.
도 18a 및 도 18b는 본 발명의 제4-1 실시예에 따라 도 16에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.
도 19는 본 발명의 제4-2 실시예에 따라 도 16에 도시된 액정표시패널의 일부를 상세히 보여주는 도면.
도 20a 및 도 20b는 본 발명의 제4-2 실시예에 따라 도 16에 도시된 수평 전계형 액정표시장치의 프레임 간 구동을 설명하기 위한 등가회로도.
도 21은 개구 블럭이 홀수개인 액정셀을 보여주는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11,21,31,41 : 액정표시패널 12,22,32,42 : 데이터 구동회로
13,23,33,43 : 게이트 구동회로 14,24,34,44 : 타이밍 콘트롤러

Claims (24)

  1. 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;
    제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;
    상기 제1 화소전극에 인가될 제1 아날로그 데이터전압을 공급되는 제1 데이터라인;
    상기 제2 화소전극에 인가될 제2 아날로그 데이터전압이 공급됨과 아울러 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압이 공급되는 제2 데이터라인;
    상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;
    상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인;
    상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인;
    상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;
    상기 제1 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;
    상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT;
    상기 제2 스캔펄스에 응답하여 상기 제4 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT;
    상기 제2 화소전극과 상기 제2 게이트라인의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및
    상기 제4 화소전극과 상기 제1 게이트라인의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비하고;
    상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고;
    상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  2. 제 1 항에 있어서,
    상기 제1 스캔펄스와 제2 스캔펄스는 각각 1/2 수평기간의 폭을 가지며, 상기 제2 스캔펄스에 뒤이어 상기 제1 스캔펄스가 순차적으로 공급되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 게이트 쉴드 패턴 및 제2 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 중첩되고;
    상기 제3 게이트 쉴드 패턴 및 제4 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 중첩되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  5. 제 1 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제1 화소전극의 일부와 중첩되고;
    상기 제2 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 중첩되며;
    상기 제3 게이트 쉴드 패턴은 상기 제3 화소전극의 일부와 중첩되고;
    상기 제4 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 중첩되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  6. 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;
    제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;
    상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;
    상기 제2 화소전극에 접속되어 상기 제2 화소전극에 인가될 제2 아날로그 데이터전압을 공급함과 아울러, 상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제2 데이터라인;
    상기 제4 화소전극에 접속되어 상기 제4 화소전극에 인가될 제4 아날로그 데이터전압을 공급하는 제3 데이터라인;
    상기 데이터라인들과 교차되며, 상기 제1 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인;
    상기 데이터라인들과 교차되며, 상기 제2 액정셀을 선택하기 위한 제2 스캔펄스가 공급되는 제2 게이트라인;
    상기 제1 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;
    상기 제2 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제2 TFT;
    상기 제2 데이터라인로부터 수직하게 분기되어 상기 제1 화소전극의 일부와 중첩되는 제1 데이터패턴;
    상기 제3 데이터라인로부터 수직하게 분기되어 상기 제3 화소전극의 일부와 중첩되는 제2 데이터패턴;
    상기 제1 화소전극과 상기 제1 데이터패턴의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및
    상기 제3 화소전극과 상기 제2 데이터패턴의 중첩 영역에 형성되는 제2 스토 리지 커패시터를 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  7. 제 6 항에 있어서,
    상기 제1 스캔펄스와 제2 스캔펄스는 각각 1/2 수평기간의 폭을 가지며, 상기 제2 스캔펄스에 뒤이어 상기 제1 스캔펄스가 순차적으로 공급되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  8. 제 6 항에 있어서,
    상기 제1 액정셀은, 상기 제2 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴을 더 구비하고;
    상기 제2 액정셀은, 상기 제1 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  9. 제 8 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 상기 제1 데이터라인 사이에 위치하고;
    상기 제2 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 상기 제2 데이터라인 사이에 위치하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  10. 제 8 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제1 화소전극의 일부와 상기 제1 데이터라인 사이에 위치하고;
    상기 제2 게이트 쉴드 패턴은 상기 제3 화소전극의 일부와 상기 제2 데이터라인 사이에 위치하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  11. 제 6 항에 있어서,
    상기 제1 액정셀에 수직으로 인접하며, 제5 화소전극과 제6 화소전극의 전압차에 따라 구동되는 제3 액정셀;
    상기 제2 액정셀에 수직으로 인접하며, 제7 화소전극과 제8 화소전극의 전압차에 따라 구동되는 제4 액정셀;
    상기 데이터라인들과 교차되며, 상기 제3 액정셀을 선택하기 위한 제3 스캔펄스가 공급되는 제3 게이트라인;
    상기 데이터라인들과 교차되며, 상기 제4 액정셀을 선택하기 위한 제4 스캔펄스가 공급되는 제4 게이트라인;
    상기 제3 스캔펄스에 응답하여 제5 아날로그 데이터전압을 상기 제5 화소전극에 공급하는 제3 TFT; 및
    상기 제4 스캔펄스에 응답하여 제7 아날로그 데이터전압을 상기 제7 화소전극에 공급하는 제4 TFT를 더 구비하고;
    상기 제1 데이터라인은 상기 제6 화소전극에 접속되어 상기 제6 화소전극에 인가될 제6 아날로그 데이터전압을 공급하고,
    상기 제2 데이터라인은 상기 제5 화소전극으로 상기 제5 아날로그 데이터전압을 공급함과 아울러, 상기 제8 화소전극에 접속되어 상기 제8 화소전극에 인가될 제8 아날로그 데이터전압을 공급하며,
    상기 제3 데이터라인은 상기 제7 화소전극으로 상기 제7 아날로그 데이터전압을 공급하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  12. 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;
    제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;
    상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;
    상기 제2 화소전극 및 제3 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인;
    상기 제4 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;
    상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인;
    상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;
    상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제2 화소전극에 공급하는 제2 TFT;
    상기 스캔펄스에 응답하여 상기 제2 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제3 TFT;
    상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제4 TFT;
    상기 게이트라인에 앞서 구동되는 전단 게이트라인과 상기 제2 화소전극의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및
    상기 전단 게이트라인과 상기 제4 화소전극의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비하고;
    상기 제1 액정셀은, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴과, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하고;
    상기 제2 액정셀은, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제3 게이트 쉴드 패턴과, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제4 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 제1 게이트 쉴드 패턴 및 제2 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 중첩되고;
    상기 제3 게이트 쉴드 패턴 및 제4 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 중첩되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  15. 제 12 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제1 화소전극의 일부와 중첩되고;
    상기 제2 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 중첩되며;
    상기 제3 게이트 쉴드 패턴은 상기 제3 화소전극의 일부와 중첩되고;
    상기 제4 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 중첩되는 것을 특징으로 하는 수평 전계형 액정표시장치.
  16. 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;
    상기 제2 화소전극과 제3 화소전극의 전압차에 따라 구동되는 제2 액정셀;
    상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;
    상기 제2 화소전극에 접속되어 상기 제2 화소전극에 제2 아날로그 데이터전압을 공급하는 제2 데이터라인;
    상기 제3 화소전극에 인가될 제3 아날로그 데이터전압이 공급되는 제3 데이터라인;
    상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스가 공급되는 게이트라인;
    상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;
    상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제3 화소전극에 공급하는 제2 TFT;
    상기 제2 데이터라인로부터 수직하게 분기되어 상기 제1 화소전극의 일부와 중첩되는 제1 데이터패턴;
    상기 제2 데이터라인로부터 수직하게 분기되어 상기 제3 화소전극의 일부와 중첩되는 제2 데이터패턴;
    상기 제1 화소전극과 상기 제1 데이터패턴의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및
    상기 제3 화소전극과 상기 제2 데이터패턴의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  17. 제 16 항에 있어서,
    상기 제1 액정셀은, 상기 게이트라인에 앞서 구동되는 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이 트 쉴드 패턴을 더 구비하고;
    상기 제2 액정셀은, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제3 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  18. 제 17 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제1 화소전극의 일부와 상기 제1 데이터라인 사이에 위치하고;
    상기 제2 게이트 쉴드 패턴은 상기 제3 화소전극의 일부와 상기 제3 데이터라인 사이에 위치하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  19. 제 16 항에 있어서,
    상기 제1 액정셀에 수직으로 인접하며, 제4 화소전극과 제5 화소전극의 전압차에 따라 구동되는 제3 액정셀;
    상기 제2 액정셀에 수직으로 인접하며, 제6 화소전극과 제7 화소전극의 전압차에 따라 구동되는 제4 액정셀;
    상기 데이터라인들과 교차되며, 상기 제3 액정셀 및 제4 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인;
    상기 제1 스캔펄스에 응답하여 제4 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제3 TFT; 및
    상기 제1 스캔펄스에 응답하여 제4 아날로그 데이터전압을 상기 제6 화소전극에 공급하는 제4 TFT를 더 구비하고;
    상기 제1 데이터라인은 상기 제5 화소전극에 접속되어 상기 제5 화소전극에 인가될 제5 아날로그 데이터전압을 공급하고,
    상기 제2 데이터라인은 상기 제4 화소전극 및 제5 화소전극으로 상기 제4 아날로그 데이터전압을 공급하며,
    상기 제3 데이터라인은 상기 제7 화소전극에 접속되어 상기 제7 화소전극에 인가될 상기 제7 아날로그 데이터전압을 공급하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  20. 제1 화소전극과 제2 화소전극의 전압차에 따라 구동되는 제1 액정셀;
    제3 화소전극과 제4 화소전극의 전압차에 따라 구동되는 제2 액정셀;
    상기 제1 화소전극에 인가될 제1 아날로그 데이터전압이 공급되는 제1 데이터라인;
    상기 제2 화소전극에 접속되어 상기 제2 화소전극에 제2 아날로그 데이터전압을 공급함과 아울러 상기 제3 화소전극에 인가될 제2 아날로그 데이터전압이 공급되는 제2 데이터라인;
    상기 제4 화소전극에 접속되어 상기 제4 화소전극에 제3 아날로그 데이터전압을 공급하는 제3 데이터라인;
    상기 데이터라인들과 교차되며, 상기 액정셀들을 선택하기 위한 스캔펄스를 공급하는 게이트라인;
    상기 스캔펄스에 응답하여 상기 제1 아날로그 데이터전압을 상기 제1 화소전극에 공급하는 제1 TFT;
    상기 스캔펄스에 응답하여 상기 제3 아날로그 데이터전압을 상기 제4 화소전극에 공급하는 제2 TFT;
    상기 제2 데이터라인로부터 수직하게 분기되어 상기 제1 화소전극의 일부와 중첩되는 제1 데이터패턴;
    상기 제3 데이터라인로부터 수직하게 분기되어 상기 제3 화소전극의 일부와 중첩되는 제2 데이터패턴;
    상기 제1 화소전극과 상기 제1 데이터패턴의 중첩 영역에 형성되는 제1 스토리지 커패시터; 및
    상기 제3 화소전극과 상기 제3 데이터패턴의 중첩 영역에 형성되는 제2 스토리지 커패시터를 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  21. 제 20 항에 있어서,
    상기 제1 액정셀은, 상기 게이트라인에 앞서 구동되는 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제1 데이터라인과 나란히 형성되는 제1 게이트 쉴드 패턴을 더 구비하고;
    상기 제2 액정셀은, 상기 전단 게이트라인으로부터 돌출되어 일정 간격을 갖고 상기 제2 데이터라인과 나란히 형성되는 제2 게이트 쉴드 패턴을 더 구비하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  22. 제 21 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제1 화소전극의 일부와 상기 제1 데이터라인 사이에 위치하고;
    상기 제2 게이트 쉴드 패턴은 상기 제3 화소전극의 일부와 상기 제2 데이터라인 사이에 위치하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  23. 제 21 항에 있어서,
    상기 제1 게이트 쉴드 패턴은 상기 제2 화소전극의 일부와 상기 제1 데이터라인 사이에 위치하고;
    상기 제2 게이트 쉴드 패턴은 상기 제4 화소전극의 일부와 상기 제2 데이터라인 사이에 위치하는 것을 특징으로 하는 수평 전계형 액정표시장치.
  24. 제 20 항에 있어서,
    상기 제1 액정셀에 수직으로 인접하며, 제5 화소전극과 제6 화소전극의 전압차에 따라 구동되는 제3 액정셀;
    상기 제2 액정셀에 수직으로 인접하며, 제7 화소전극과 제8 화소전극의 전압차에 따라 구동되는 제4 액정셀;
    상기 데이터라인들과 교차되며, 상기 제3 액정셀 및 제4 액정셀을 선택하기 위한 제1 스캔펄스가 공급되는 제1 게이트라인;
    상기 제1 스캔펄스에 응답하여 제5 아날로그 데이터전압을 상기 제5 화소전극에 공급하는 제3 TFT; 및
    상기 제1 스캔펄스에 응답하여 제7 아날로그 데이터전압을 상기 제7 화소전극에 공급하는 제4 TFT를 더 구비하고;
    상기 제1 데이터라인은 상기 제6 화소전극에 접속되어 상기 제6 화소전극에 인가될 제6 아날로그 데이터전압을 공급하고,
    상기 제2 데이터라인은 상기 제5 화소전극에 인가될 상기 제5 아날로그 데이터전압을 공급함과 아울러 상기 제8 화소전극에 접속되어 상기 제8 화소전극에 인가될 상기 제5 아날로그 데이터전압을 공급하며,
    상기 제3 데이터라인은 상기 제7 화소전극에 인가될 상기 제7 아날로그 데이터전압을 공급하는 것을 특징으로 하는 수평 전계형 액정표시장치.
KR20080088979A 2008-09-09 2008-09-09 액정표시장치 KR101493526B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20080088979A KR101493526B1 (ko) 2008-09-09 2008-09-09 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20080088979A KR101493526B1 (ko) 2008-09-09 2008-09-09 액정표시장치

Publications (2)

Publication Number Publication Date
KR20100030173A KR20100030173A (ko) 2010-03-18
KR101493526B1 true KR101493526B1 (ko) 2015-02-16

Family

ID=42180169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20080088979A KR101493526B1 (ko) 2008-09-09 2008-09-09 액정표시장치

Country Status (1)

Country Link
KR (1) KR101493526B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101891590B1 (ko) * 2011-09-01 2018-08-27 삼성디스플레이 주식회사 게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법
KR102116898B1 (ko) 2013-10-28 2020-06-01 삼성디스플레이 주식회사 표시 장치
KR102219771B1 (ko) * 2014-10-14 2021-02-25 엘지디스플레이 주식회사 수평 전계형 액정 표시장치
KR102342287B1 (ko) * 2015-09-30 2021-12-22 엘지디스플레이 주식회사 액정표시장치용 어레이 기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000015313A (ko) * 1998-08-28 2000-03-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20070068037A (ko) * 2005-12-26 2007-06-29 엘지.필립스 엘시디 주식회사 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법
KR20080000844A (ko) * 2006-06-28 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동 방법
KR20090091963A (ko) * 2008-02-26 2009-08-31 엘지디스플레이 주식회사 인플레인 스위칭 모드의 액정표시장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000015313A (ko) * 1998-08-28 2000-03-15 윤종용 액정 표시 장치 및 그 제조 방법
KR20070068037A (ko) * 2005-12-26 2007-06-29 엘지.필립스 엘시디 주식회사 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법
KR20080000844A (ko) * 2006-06-28 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동 방법
KR20090091963A (ko) * 2008-02-26 2009-08-31 엘지디스플레이 주식회사 인플레인 스위칭 모드의 액정표시장치

Also Published As

Publication number Publication date
KR20100030173A (ko) 2010-03-18

Similar Documents

Publication Publication Date Title
KR101252091B1 (ko) 수평 전계형 액정표시장치
JP4778473B2 (ja) 液晶表示装置及びその駆動方法
US8416231B2 (en) Liquid crystal display
KR101310379B1 (ko) 액정표시장치와 그 구동방법
KR101281979B1 (ko) 액정표시장치
KR101354386B1 (ko) 액정표시장치
JP4330059B2 (ja) 液晶表示装置及びその駆動制御方法
KR20120111684A (ko) 액정표시장치
KR101992855B1 (ko) 액정표시장치와 그 구동방법
KR100389027B1 (ko) 액정표시장치 및 그 구동방법
KR101537415B1 (ko) 액정표시장치
KR101493526B1 (ko) 액정표시장치
KR101926521B1 (ko) 액정 표시 장치
KR100481217B1 (ko) 액정표시소자의 구동방법 및 장치
KR20120133881A (ko) 액정표시장치와 그 구동방법
KR101589751B1 (ko) 액정표시장치
KR101752003B1 (ko) 액정표시장치
KR20150076442A (ko) 액정표시장치
KR101123075B1 (ko) 킥백전압 보상방법과 이를 이용한 액정표시장치
KR102007818B1 (ko) 액정표시장치
KR20180014337A (ko) 액정표시장치
KR101507162B1 (ko) 수평 전계형 액정표시장치
KR20080076578A (ko) 스토리지 온 커먼 구조 액정표시장치 및 이의 구동방법
KR20070121284A (ko) 액정표시장치 및 그의 구동 방법
KR20080057922A (ko) 액정표시장치와 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190114

Year of fee payment: 5