KR101376973B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 3 번의 마스크 공정에 의하여 우수한 특성의 박막 트랜지스터 기판을 제조할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 투명 도전막 및 불투명 도전막을 연속하여 형성하는 단계, 제1 마스크를 사용하여 상기 투명 도전막 및 불투명 도전막을 패터닝하여 게이트 라인, 게이트 전극 및 화소 전극을 포함하는 게이트 패턴을 형성하는 단계, 상기 기판 상에 게이트 절연막 및 반도체층을 형성하는 단계, 제2 마스크를 사용하여 상기 화소 전극의 일부를 노출시키는 컨택홀 및 반도체 패턴을 형성하는 단계, 상기 기판 상에 도전막을 형성하는 단계, 제3 마스크를 사용하여 상기 도전막을 패터닝하여 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하고, 상기 화소 전극 상의 상기 게이트 절연막 및 불투명 도전막을 제거하는 단계를 포함한다.
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조를 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조를 도시하는 단면도이다.
도 3a, 3b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법의 제1 마스크 공정을 설명하는 평면도 및 단면도이다.
도 4a, 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법의 제2 마스크 공정을 설명하는 평면도와 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 제2 마스크 공정의 세부 공정을 도시하는 단면도들이다.
도 6a, 도 6b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 제3 마스크 공정을 도시하는 평면도와 단면도이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 제3 마스크 공정의 세부 공정을 도시하는 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에서 보호막을 형성하는 과정을 도시하는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1 : 기판 10 : 화소 전극
20 : 게이트 라인 30 : 게이트 전극
40 : 게이트 절연막 50 : 반도체층
60 : 데이터 라인 70 : 소스 전극
80 : 드레인 전극 90 : 스토리지 라인
본 발명은 3 번의 마스크 공정에 의하여 우수한 특성의 박막 트랜지스터 기판을 제조할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Displal : LCD)나 유기 발광 표시 장치(Organic Light Emitting Display) 등 능동형(active matrix) 표시 장치는 대략 행렬 형태로 배열되어 있는 다수개의 화소를 포함한다. 이 화소는 전계 생성 전극(field generating electrode) 및 스위칭 소자(switching element)를 포함한다.
상기 스위칭 소자로는 게이트(gate), 소스(source) 및 드레인(drain) 전극의 삼단자 소자를 가지는 박막 트랜지스터(Thin Film Transistor : TFT)가 주로 사용된다. 이 박막 트랜지스터는 게이트 전극에 인가되는 게이트 신호에 응답하여 소스에 인가되는 데이터 신호를 전계 생성 전극에 전달한다.
그리고 이러한 표시 장치는 박막 트랜지스터에 신호를 전달하는 게이트 라인 및 데이터 라인을 포함한다. 따라서 표시 장치는 전계 생성 전극과 박막 트랜지스터 및 게이트 라인과 데이터 라인이 형성되어 있는 박막 트랜지스터 기판을 구비한다.
이러한 박막 트랜지스터 기판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 이와 같은 층상 구조를 가지는 박막 트랜지스터 기판은 여러 번의 포토리소그래피 공정과 이에 수반되는 식각 공정을 통하여 제조된다.
그런데 포토리소그래피 공정은 비용이 많이 들뿐만 아니라, 시간이 많이 소요되므로 박막 트랜지스터 기판의 제조 단가를 높이는 주요 원인이 된다. 그리고 이 포토리소그래피 공정은 박막 증착, 세정, 포토레지스트 코팅, 노광, 현상, 식각, 포토레지스트 스트립 등의 복잡한 세부 공정을 포함하므로 그 과정에서 기판에 불량이 발생할 가능성이 있다. 따라서 상기 포토리소그래피 공정 회수를 줄일 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 3 번의 마스크 공정에 의하여 박막 트랜지스터 기판을 제조하면서도 각 마스크 공정에서 사용되는 포토레지스트의 두 께를 얇게 하여 양산성을 향상시킨 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 투명 도전막 및 불투명 도전막을 연속하여 형성하는 단계, 제1 마스크를 사용하여 상기 투명 도전막 및 불투명 도전막을 패터닝하여 게이트 라인, 게이트 전극 및 화소 전극을 포함하는 게이트 패턴을 형성하는 단계, 상기 기판 상에 게이트 절연막 및 반도체층을 형성하는 단계, 제2 마스크를 사용하여 상기 화소 전극의 일부를 노출시키는 컨택홀 및 반도체 패턴을 형성하는 단계, 상기 기판 상에 도전막을 형성하는 단계, 제3 마스크를 사용하여 상기 도전막을 패터닝하여 데이터 라인, 소스 전극 및 상기 화소 전극 일부에 중첩되는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하고, 상기 드레인 전극과 중첩된 부분을 제외한 상기 화소 전극 상의 상기 게이트 절연막 및 불투명 도전막을 제거하는 단계를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세하게 설명한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 도 1, 2를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조를 도시하는 평면도이고, 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 구조를 도시하는 단면도이다.
본 실시예에 따른 박막 트랜지스터 기판은 도 1, 2에 도시된 바와 같이, 화소 전극(10), 게이트 라인(20), 게이트 전극(30), 게이트 절연막(40), 반도체 패턴(50), 데이터 라인(60), 소스 전극(70), 드레인 전극(80) 및 스토리지 라인(90)으로 이루어진다.
먼저 화소 전극(10)은 기판(1) 상에 투명 도전막으로 형성된다. 여기에서 상기 기판(1)은 투명한 유리 또는 플라스틱 등으로 형성되어 있다. 그리고 이 화소 전극(10)은 도 1에 도시된 바와 같이, 게이트 라인(20)과 데이터 라인(60)의 교차에 의하여 생기는 직사각형 형상의 화소 영역의 전반에 걸쳐서 형성되어 전체적으로 직사각형 형상을 가진다.
상기 화소 전극(10)을 이루는 투명 도전막은 식각 공정시 프로파일(profile)이 양호한 투명 도전 물질인 비정질 인듐 주석 산화물(Indium Tin Oxide)인 것이 바람직하지만, 인듐 주석 산화물(Indium Tin Oxide : 이하 ITO), 인듐 아연 산화물(Indium Zinc Oxide : 이하 IZO), 주석 산화물(Tin Oxide : TO), 인듐 아연 주석 산화물(Indium Tin Zinc Oxide : ITZO) 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속일 수도 있다. 또한, 화소 전극(10)은 투명 도전막(11) 바로 위에 불투명 도전막(12)이 형성될 수 있다. 불투명 도전막(12)은 게이트 라인(20)의 불투명 도전막(22)과 동일한 것이다.
다음으로 게이트 라인(20)은 스캔 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 그리고 본 실시예에서는 이 게이트 라인(20)이 상기 기판(1) 상에 투명 도전막(21) 및 상기 투명 도전막(21) 바로 위에 형성되어 있는 불투명 도전막(22)으로 이루어진다. 여기에서 상기 투명 도전막(21)은 상기 화소 전극(10)을 이루는 투명 도전막(11)과 동일한 것이다. 따라서 상기 화소 전극(10)을 이루는 투명 도전막(11)과 게이트 라인(20)의 투명 도전막(21)은 동일한 투명 도전층을 패터닝하여 형성된 것이다.
한편 게이트 라인(20)을 이루는 불투명 도전막(22)은 도 2에 도시된 바와 같이, 투명 도전막(21) 바로 위에 형성된다. 불투명 도전막(22)은 하부막, 중간막 및 상부막을 포함하는 삼중막 구조를 가진다. 하부막은 비정질 ITO 등과의 접촉 특성이 우수한 내화성 금속 또는 이들의 합금으로 만들어진다. 중간막은 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 상부막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어진다. 이러한 삼중막 구조의 예로는 몰리브덴(합금) 하부막과 알루미늄(합금) 중간막과 몰리브덴(합금) 상부막을 들 수 있다.
또한 이 게이트 라인(20)은 내화성 금속 하부막과 저저항 상부막을 포함하는 이중막 구조나 전술한 바와 같은 여러 물질들의 만들어진 단일막 구조를 가질 수도 있다. 이중막의 구조의 예로는 크롬 또는 몰리브덴(합금) 하부막과 알루미늄(합금) 상부막을 들 수 있다.
다음으로 게이트 전극(30)은 상기 게이트 라인(20)과 접속되어 스캔 신호를 박막 트랜지스터에 공급한다. 본 실시예에서 이 게이트 전극(30)은 도 1에 도시된 바와 같이, 게이트 라인(20)의 일부가 폭이 확장된 평면 구조를 가진다. 실제로 이 게이트 전극(30)은 게이트 라인(20)과 함께 형성되며, 게이트 라인(20)의 단면 구조와 동일한 단면 구조를 가진다. 따라서 게이트 전극(30)의 단면 구조에 대한 설명은 생략한다.
다음으로 게이트 절연막(40)은 상기 게이트 라인(20) 및 게이트 전극(30)을 덮어서 다른 층과 절연시킨다. 이 게이트 절연막(40)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 이루어진다. 본 실시예에서는 이 게이트 절연막(40)이 화소의 개구율을 높이기 위하여 화소 전극(10)과는 중첩되지 않고, 게이트 라인(20) 및 게이트 전극(30)만을 덮도록 형성된다.
다만, 스토리지 라인(90)을 형성하는 경우에는 도 1에 도시된 바와 같이, 이 스토리지 라인(90)이 화소 전극(10)과 중첩되는 부분에 한하여 게이트 절연막(40) 이 화소 전극(10)과 중첩되도록 형성된다. 특히, 본 실시예에서는 드레인 전극(80)과 화소 전극(10)이 접촉되는 부분에 컨택홀(C)이 형성되므로, 게이트 절연막(40)이 존재하지 않는다. 따라서 후술하겠지만, 드레인 전극(80)과 화소 전극(10)의 접촉 특성이 아주 우수하다. 게이트 절연막(40) 중 이렇게 화소 전극(10)과 중첩되는 부분은 스토리지 라인(90)과 화소 전극(10) 사이에 배치되어 스토리지 캐패시터를 이룬다.
다음으로 반도체 패턴(50)은 게이트 절연막(40) 상에 상기 게이트 전극(30)과 중첩되도록 형성되어 있다. 이 반도체 패턴(50)은 소스 전극(70)과 드레인 전극(80) 사이에서 채널을 형성한다. 본 실시예에서는 이 반도체 패턴(50)을 상기 게이트 전극(30) 내측에만 형성한다. 즉, 상기 반도체 패턴(50)이 상기 게이트 전극(30)보다 좁은 면적을 가지도록 하는 것이다.
반도체 패턴(50)이 상기 게이트 전극(30) 밖으로 노출되면, 박막 트랜지스터 기판을 액정 표시 장치에 사용하는 경우 누설 전류가 발생하는 문제점이 있다. 즉, 액정 표시 장치의 백라이트에서 조사되는 빛에 의하여 노출된 반도체 패턴(50)에 광전류가 발생하여 박막 트랜지스터의 특성을 나쁘게 하고, 이것은 액정 표시 장치에서 표시 불량으로 나타난다. 그런데 본 실시예에서는 전술한 바와 같이, 상기 반도체 패턴(50)이 상기 게이트 전극(30) 내측에 배치되므로, 불투명 도전막(32)을 가진 게이트 전극(30)에 의하여 백라이트에서 조사되는 빛이 모두 차단된다. 따라서 반도체 패턴(50)에는 빛이 조사되지 않고, 누설전류가 발생하지 않는 것이다. 따라서 본 실시예에 따른 박막 트랜지스터는 그 특성이 매우 우수하다.
그리고 본 실시예에서는 상기 반도체 패턴(50)은 반도체(52)와 그 바로 위에 형성되는 오믹 컨택층(ohmic contact layer, 54)을 포함한다. 먼저 반도체(52)는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소(polysilicon) 등으로 이루어진다. 그리고 상기 오믹 컨택층(54)은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 이루어지거나 실리사이드(silicide)로 만들어질 수 있다. 이 오믹 컨택층(54)은 쌍을 이루어 반도체(52) 상에 배치되어, 상기 반도체(52)와 소스 전극(70) 또는 반도체(52)와 드레인 전극(80) 사이의 일함수(work function) 차이를 감소시킨다.
한편 본 실시예에서는 도 1, 2에 도시된 바와 같이, 반도체 패턴(50)이 게이트 라인(20)과 스토리지 라인(90)이 중첩되는 부분에도 섬형상으로 형성된다. 이 반도체 패턴(50)은 게이트 라인(20)과 스토리지 라인(90) 사이에 배치되어, 상기 스토리지 라인(90)을 통하여 지나가는 공통 전압과 상기 게이트 라인(20)을 통하여 지나가는 스캔 신호가 간섭되지 않도록 게이트 라인(20)을 절연하는 역할을 한다. 따라서 본 실시예에서는 도 2에 도시된 바와 같이, 이 반도체 패턴(50)이 게이트 라인(20)의 폭보다 넓게 형성되어 게이트 라인(20)을 완벽하게 절연하도록 한다.
다음으로 데이터 라인(60)은 화소 신호를 전달하며 도 1에 도시된 바와 같이, 주로 세로 방향으로 뻗어 있어서 상기 게이트 라인(20)과 교차한다. 이렇게 게이트 라인(20)들과 데이터 라인(60)들이 교차하여 형성되는 직사각형 형상이 화소 영역을 이룬다.
그리고 드레인 전극(80)은 상기 데이터 라인(60)과 분리되어 있으며, 게이트 전극(30)을 중심으로 소스 전극(70)과 마주한다. 본 실시예에서는 이 드레인 전극(80)을 도 1에 도시된 바와 같이, 막대 형상으로 구성한다. 한편 소스 전극(70)은 도 1에 도시된 바와 같이, 상기 데이터 라인(60)과 연결되어 있으며, 전체적으로 C자형으로 구부러진 형상이다. 이 C자형 형상에 의하여 상기 드레인 전극(80)의 일단이 둘러싸여 있으며, 상기 드레인 전극(80)의 타단은 상기 화소 전극(10)과 중첩되어 있다. 여기에서 드레인 전극(80)과 화소 전극(10)이 중첩되는 부분에는 화소 전극(10)의 일부를 노출시키는 컨택홀(C)이 형성되어 있다. 드레인 전극(80)은 컨택홀(C)을 통하여 화소 전극(10)과 전기적으로 접속된다.
따라서, 상기 소스 전극(70)은 상기 게이트 전극(30)에 스캔 신호가 인가되는 동안 상기 반도체(52)에 의해 형성된 채널을 통해 화소 신호를 드레인 전극(80)에 전달한다. 상기 드레인 전극(80)은 화소 신호를 화소 전극(10)에 전달한다.
한편 전술한 바와 같이, 상기 드레인 전극(80)의 일부는 화소 전극(10)과 접촉하는데, 본 실시예에서는 드레인 전극(80)이 게이트 절연막(40)의 개입 없이 직접 화소 전극(10)과 접촉한다. 구체적으로 드레인 전극(80)과 화소 전극(10)은 불투명 도전막(12)을 사이에 두고 접촉한다.
그리고 본 실시예에 따른 박막 트랜지스터 기판에는 스토리지 라인(90)이 더 형성될 수 있다. 이 스토리지 라인(90)은 도 1에 도시된 바와 같이, 상기 게이트 절연막(40)에 의하여 절연된 상태로 상기 화소 전극(10)의 일부와 중첩되어 상기 데이터 라인(60)과 나란하게 형성되어 있다.
이 스토리지 라인(90)은 상기 화소 전극(10) 및 게이트 절연막(40)과 함께 스토리지 캐패시터를 구성하여 상기 화소 전극(10)에 인가된 화소 전압을 안정적으로 유지하는 역할을 한다. 이 스토리지 라인(90)과 화소 전극(10)이 중첩되는 부분이 넓어지면 개구율이 낮아지고, 중첩되는 부분이 좁아지면 스토리지 캐패시터의 용량이 작아지는 문제점이 있다. 따라서 이 스토리지 라인(90)의 폭은 적절하게 결정되어야 하며, 가능한 한 작게 형성되는 것이 높은 개구율을 얻을 수 있어서 바람직하다.
한편 본 실시예에서 상기 데이터 라인(60), 소스 전극(70), 드레인 전극(80) 및 스토리지 라인(90)은 동일한 물질로 이루어진다. 예를 들어 상기 데이터 라인(60), 소스 전극(70), 드레인 전극(80) 및 스토리지 라인(90)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 만들어지는 것이 바람직하다. 또한, 상기 데이터 라인(60), 소스 전극(70), 드레인 전극(80) 및 스토리지 라인(90)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수도 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(합금) 하부막과 알루미늄(합금) 상부막의 이중막, 몰리브덴(합금) 하부막과 알루미늄(합금) 중간막과 몰리브덴(합금) 상부막의 삼중막을 들 수 있다.
그리고 데이터 라인(60), 드레인 전극(80), 및 노출된 반도체(52)와 게이트 절연막(40) 상에는 보호막(92)이 형성되어 있다. 이 보호막(92)은 무기 절연물 또는 유기 절연물 등으로 만들진다. 무기 절연물의 예로는 질화규소(SiNx)와 산화규소(SiOx)를 들 수 있다. 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며, 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다. 한편 이 보호막(92)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
또한, 보호막(92) 상에 유기 절연막(94)이 형성되어 있다. 유기 절연막(94)은 보호막(92)이 무기 절연물일 경우 평탄화시킬 수 있다.
이하에서는 도 3a 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명한다.
도 3a, 3b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법의 제1 마스크 공정을 설명하는 평면도 및 단면도이다.
먼저 도 3a, 3b에 도시된 바와 같이, 투명한 유리 등으로 만들어진 절연 기판(1) 상에 비정질 ITO막을 스퍼터링 등의 방법으로 적층하여 투명 도전막을 형성한다. 이어서 하부 몰리브덴층, 중간 알루미늄층 및 상부 몰리브덴층을 포함하는 불투명 도전막을 스퍼터링 등의 방법으로 적층한다. 이렇게 투명 도전막과 불투명 도전막이 순차적으로 적층된 상태에서 상기 불투명 도전막 상에 포토레지스트막을 1 ㎛ 이하의 두께로 도포한다.
그리고 기판(1) 위에 제1 마스크를 정렬한 다음 제1 마스크를 통하여 포토레지스트막을 노광한다. 이때 이 제1 마스크는 화소 전극(10)이 형성될 부분 및 게이트 라인(20)과 게이트 전극(30)이 형성될 부분은 차광 영역으로 이루어지고, 나머지 영역은 투과 영역으로 이루어진다. 이와 같이 이 제1 마스크는 슬릿 마스크가 아니고 일반적인 마스크이므로 공정이 단순하다.
다음으로 노광된 포토레지스트막을 현상하여 포토레지스트 패턴을 얻는다. 그리고 이 포토레지스트 패턴을 식각 마스크로 하여 식각 공정을 진행하면 이 포토레지스트 패턴에 의하여 덮힌 부분을 제외한 나머지 부분의 투명 도전막 및 불투명 도전막이 제거된다.
이때 상기 투명 도전막과 불투명 도전막은 통합 식각액에 의하여 한 번에 제거될 수도 있고, 2 번의 식각 공정에 의하여 순차적으로 제거될 수도 있다. 그리고 나서 포토레지스트 패턴을 스트립 공정으로 제거하면 도 3b에 도시된 바와 같이, 게이트 라인(20), 게이트 전극(30) 및 화소 전극(10)을 포함하는 형상의 게이트 패턴을 얻을 수 있다. 여기에서 화소 전극(10)이 형성될 부분에도 투명 도전막(11)과 불투명 도전막(12)이 적층된 상태를 유지한다.
도 4a, 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법의 제2 마스크 공정을 설명하는 평면도와 단면도이다.
도 4a 및 4b에 도시된 바와 같이, 게이트 절연층, 불순물이 도핑되지 않은 진성 비정질 실리콘, 불순물이 도핑된 비정질 실리콘층을 플라즈마 화학 기상 증착법(PECVD) 등의 방법으로 연속하여 증착한 다음 차례로 식각하여 반도체 패턴(50)과 게이트 절연막(40)을 형성한다.
이하에서 도 5a 내지 도 5f를 참조하여 이 제2 마스크 공정을 보다 상세하게 설명한다. 도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 제2 마스크 공정의 세부 공정을 도시하는 단면도들이다.
먼저 도 5a에 도시된 바와 같이, 게이트 절연층(40a), 불순물이 도핑되지 않은 진성 비정질 실리콘(52a), 불순물이 도핑된 비정질 실리콘층(54a)을 플라즈마 화학 기상 증착법(PECVD) 등의 방법으로 연속하여 증착한다. 여기에서 게이트 절연층(40a)의 재료로는 질화규소(SiNx)가 좋으며, 적층 온도는 아래에 적층된 게이트 패턴의 표면 손상을 방지하기 위하여 약 240 ~ 280℃와 같은 저온인 것이 바람직하다.
또한 이 게이트 절연층(40a)의 두께는 적절한 절연 성능을 얻을 수 있는 2000 ~ 5000 Å인 것이 바람직하다. 게이트 절연층(40a)을 형성할 때, 저온 증착 방식 대신 하부의 게이트 패턴이 환원되지 않는 증착 방식을 사용할 수도 있다. 한편 이 게이트 절연층(40a)을 형성할 때 발생하는 열에 의하여 투명 도전막의 재료로 사용되는 비정질 ITO가 폴리 ITO로 변하게 되어 화소의 투과율이 향상될 수도 있다.
다음으로 도 5b에 도시된 바와 같이, 불순물이 도핑된 비정질 실리콘층(54a) 상에 포토 레지스트막(56)을 1 ㎛ 이하의 두께로 도포한다. 그리고 기판(1) 상측에 제2 마스크(57)를 정렬하여 배치한다. 이 제2 마스크(57)는 제1 마스크와 달리 슬릿 마스크이다. 따라서 이 제2 마스크(57)는 도 5b에 도시된 바와 같이, 차광 영역(S1), 슬릿 영역(S2) 및 투과 영역(S3)의 3 부분으로 이루어진다.
먼저 차광 영역(S1)은 빛을 완전히 차단하도록 차단층(57a)이 석영 기판(57b)에 형성되어 있으며, 반도체층과 게이트 절연층(40a)이 모두 남게 될 게이트 전극(30) 상측과, 게이트 라인(20)과 스토리지 라인의 교차 영역 상측이 이 영 역에 해당된다.
다음으로 슬릿 영역(S2)은 빛을 일부만 통과시키고, 일부는 차단하도록 일정한 간격을 가지는 슬릿(57c)이 석영 기판(57b)에 형성되어 있으며, 반도체층(50)은 제거되고, 게이트 절연층(40a)만이 남게 될 영역인 게이트 라인(20) 상부, 화소 전극(10) 상부 및 스토리지 라인이 형성될 영역이 이에 해당된다.
다음으로 투과 영역(S3)은 빛을 완전히 통과시키도록 투명한 석영 기판(57b)만이 존재하는 영역이며, 컨택홀이 형성될 영역이 이에 해당된다. 즉, 도 5b에 도시된 바와 같이, 컨택홀이 형성될 매우 좁은 영역만이 투과 영역(S3)에 해당된다는 것이다. 즉 드레인 전극과 화소 전극(10)이 중첩될 부분이 이 투과 영역(S3)에 해당되어, 이 부분에서는 게이트 절연층(40)이 화소 전극(10)과 중첩된 부분을 제외한다.
이러한 제2 마스크(57)를 사용하여 포토레지스트막(56)을 노광한 후 현상하면 도 5c에 도시된 바와 같이, 두께가 위치에 따라 다른 제1 포토레지스트 패턴(58)을 얻는다. 이 제1 포토레지스트 패턴(58)은 도 5c에 도시된 바와 같이, 개방부(58c), 후막부(58a) 및 박막부(58b)를 가진다.
개방부(58c)는 포토 레지스트 물질이 완전히 제거되어 그 하부막이 노출된 부분이다. 제1 포토레지스트 패턴(58)에서는 컨택홀(C)이 형성될 영역이 이에 해당된다. 그리고 후막부(58a)는 처음에 도포된 포토 레지스트 물질이 그대로 남아 있는 부분이다. 따라서 이 후막부(58a)는 제1 포토레지스트 패턴(58)의 다른 부분보다 두꺼운 두께를 가진다. 이 후막부(58a)는 도 5c에 도시된 바와 같이, 반도체 패 턴이 형성될 영역이 이에 해당된다.
한편 박막부(58b)는 후막부(58a)보다 작은 두께를 가지는 부분이다. 이 박막부(58b)는 제2 마스크의 슬릿 영역에 대응되는 부분으로서, 개방부(58c)와 후막부(58a)를 제외한 나머지 영역이 이에 해당된다. 이 박막부(58b)는 개방부(58c)에 의하여 개방된 부분에 대한 식각 공정 진행 중에 식각용액의 작용을 견딜 수 있어야 한다.
그런데 포토 레지스트 물질이 식각 용액에 의하여 영향을 받으므로 식각 공정이 길게 진행되는 경우에는 박막부(58b)의 두께를 두껍게 해야 한다. 그러나 본 실시예에서는 개방부(58c)의 면적이 컨택홀 형성 영역으로 매우 좁은 부분이므로 식각 공정이 아주 짧은 시간동안 진행된다. 따라서 박막부(58b)의 두께를 종래보다 얇게 할 수 있다. 본 실시예에서는 이 박막부(58b)의 두께를 3000 ~ 4000 Å로 한다. 이렇게 박막부(58b)의 두께가 작은 것이, 포토 공정 관리가 용이하고 양산화가 용이하므로 바람직하다.
한편 후막부(58a)의 두께는 1.5㎛ ~ 2.5㎛ 정도로 하되, 박막부(58b)보다는 두껍게 형성된다.
이 제1 포토레지스트 패턴(58)을 사용하여 1차적으로 불순물이 도핑된 비정질 실리콘층(54a), 순수한 비정질 실리콘층(52a) 및 게이트 절연층(40a)을 모두 식각한다. 그러면 도 5d에 도시된 바와 같은, 형상의 컨택홀(C)을 얻을 수 있다.
다음으로 애싱 공정 등을 실시하여 제1 포토레지스트 패턴(58) 중에서 박막부(58b)를 제거하는 한편 후막부(58a)는 그 두께를 줄여 도 5e에 도시된 바와 같 이, 제2 포토레지스트 패턴(59)을 형성한다. 이 제2 포토레지스트 패턴(59)은 도 5e에 도시된 바와 같이, 반도체 패턴이 형성될 영역에만 남아 있다.
이어서 이 제2 포토레지스트 패턴(59)을 식각 마스크로 하여 노출된 도핑된 비정질 실리콘층(54b)과 순수한 비정질 실리콘층(52b)을 순차적으로 식각하여 도 5f에 도시된 바와 같은 형상의 반도체 패턴(50)을 얻는다. 그리고 나서 애싱 공정 등을 이용하여 제2 포토레지스트 패턴(59)을 제거한다. 본 실시예에 따르면 제2 마스크 공정에서의 식각 공정이 단순해진다. 따라서 제1, 2 포토레지스트 패턴의 두께를 얇게 하여 양산성을 향상시킬 수 있다.
도 6a, 도 6b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 제3 마스크 공정을 도시하는 평면도와 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이, 금속 등의 도전층을 스퍼터링 등의 방법으로 증착한 후, 제3 마스크를 사용한 포토리소그래피 공정 및 식각 공정을 통하여 패터닝하여 소스 전극(70), 드레인 전극(80), 데이터 라인(60) 및 스토리지 라인(90)을 포함하는 소스/드레인 패턴을 형성한다. 또한 본 실시예에서는 제3 마스크 공정에서 화소 전극(10) 상부에 증착되며 드레인 전극(80)과 중첩된 부분을 제외한 불투명 도전막(12)도 제거한다.
이하에서 도 7a 내지 도 7f를 참조하여 이 제3 마스크 공정을 상세하게 설명한다. 도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법의 제3 마스크 공정의 세부 공정을 도시하는 단면도들이다.
먼저 도 7a에 도시된 바와 같이, 컨택홀(C) 및 반도체 패턴(50)이 형성되어 있는 기판(1) 상에 스퍼터링 등의 방법으로 도전막(60a)을 형성한다. 그리고 나서 도 7b에 도시된 바와 같이, 그 상부에 포토레지스트 막(62)을 도포한다. 이때 포토레지스트 막(62)의 두께는 1 ~ 2 ㎛ 정도로 한다.
다음으로 도전막(60a) 및 포토레지스트막(62)이 형성된 기판(1) 상에 도 7b에 도시된 바와 같은 제3 마스크(64)를 위치시키고, 노광 공정을 진행한다. 본 실시예에서는 이 제3 마스크(64)도 슬릿 마스크로 구성된다. 따라서 이 제3 마스크(64)도 제2 마스크(57)와 마찬가지로, 투과 영역(S3), 슬릿 영역(S2) 및 차광 영역(S1)을 가진다. 투과 영역(S3), 슬릿 영역(S2) 및 차광 영역(S1)의 구조 및 기능은 전술한 제2 마스크(57)의 그것과 실질적으로 동일하므로 반복하여 설명하지 않는다.
한편 제3 마스크(64)의 차광 영역(S1)은 소스 전극(70)이 형성될 영역과 드레인 전극(80)이 형성될 영역, 데이터 라인(60)과 스토리지 라인(90)이 형성될 영역과 대응된다. 그리고 슬릿 영역(S2)은 소스 전극(70)과 드레인 전극(80) 사이의 채널 형성 영역, 게이트 절연막(40)만 남아 있는 영역과 대응된다. 그리고 슬릿 영역(70)과 차광 영역(S1)을 제외한 나머지 영역이 투과 영역(S3)이 된다.
이러한 구조의 제3 마스크(64)를 사용하여 포토레지스트막(62)을 노광하고 현상하여 도 7c에 도시된 바와 같이, 제3 포토레지스트 패턴(66)을 형성한다. 그리고 나서 이 제3 포토레지스트 패턴(66)을 식각 마스크로 하여 상기 도전막(60a)을 제거한다. 그러면 도 7d에 도시된 바와 같이, 도전막(60a) 중 노출된 부분이 제거 된다.
그리고 나서 제3 포토 레지스트 패턴(66)을 변형하여 도 7e에 도시된 바와 같이, 제4 포토 레지스트 패턴(68)을 형성한다. 즉, 제3 포토 레지스트 패턴(66) 중 일부를 애싱 공정등으로 제거하여 얇은 두께의 제4 포토레지스트 패턴(68)을 형성하는 것이다. 이 제4 포토 레지스트 패턴(68)에 의하여 채널이 형성될 영역이 노출된다.
다음으로 제4 포토레지스트 패턴(68)을 식각 마스크로 하여 채널이 형성될 영역 상의 도전막(60b)을 제거하여 소스 전극(70)과 드레인 전극(80)을 형성한다. 그리고 이어서 건식 식각 공정으로 소스 전극(70)과 드레인 전극(80) 사이의 불순물이 도핑된 비정질 실리콘층(54)을 제거한다. 그러면 도 7f에 도시된 바와 같이, 채널이 형성된다.
그런데 일반적으로 도전막(60a)은 등방성 식각 공정인 습식식각 공정에 의하여 제거되므로, 제4 포토레지스트 패턴(68) 안쪽으로 도전층이 더 식각된다. 그러면 이 상태의 제4 포토레지스트 패턴(68)을 그대로 사용하여 불순물이 도핑된 비정질 실리콘층(54)을 제거하면, 등방성 식각 공정인 건식식각 공정에 의하여 소스 전극(70) 및 드레인 전극(80) 밖으로 노출된 도핑된 비정질 실리콘층이 남게 된다. 이렇게 소스 전극(70) 및 드레인 전극(80) 밖으로 노출된 n+ 비정질 실리콘 부분을 n+ 돌출부라고 칭하는데, 이 부분에 의하여 박막 트랜지스터의 특성이 나빠진다. 따라서 이 n+ 돌출부가 없거나 작은 것이 유리하다.
따라서 도 7e에 도시된 바와 같이, 채널이 형성될 영역의 도전막(60b)을 습 식 식각 공정으로 제거한 후, 도 7f에 도시된 바와 같이, 제4 포토레지스트 패턴(68)을 에치 백(etch back)하여 소스 전극(70) 및 드레인 전극(80) 패턴과 제4 포토레지스트 패턴(68)이 일치하도록 할 수 있다. 이어서 이 변형된 제4 포토레지스트 패턴(68)을 사용하여 불순물이 도핑된 비정질 실리콘층을 제거하여 n+ 돌출부가 없는 오믹 컨택층을 얻을 수 있다.
한편 이 과정에서 화소 전극(10) 상의 게이트 절연막(40)이 함께 제거된다. 따라서 화소 전극(10) 상에는 불투명 도전막(12)이 노출된다. 이어서 이 불투명 도전막(12)도 식각되어 제거된다. 그러면 화소 전극(10)의 대부분의 영역은 투명 도전막만이 남고, 드레인 전극(80)과 접속되는 부분에만 불투명 도전막(12)과 게이트 절연막(40)이 남는다.
도 8은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법에서 보호막을 형성하는 과정을 도시하는 단면도이다.
도 8에 도시된 바와 같이, 보호막(92)을 기판(1) 전면에 걸쳐서 적층한다. 이 보호막(92)은 무기 절연막 또는 유기 절연막 또는 무기 절연막과 그 상부에 유기 절연막(94)이 형성된 이중막일 수 있다.
본 발명에 따르면 3번의 마스크 공정으로 박막 트랜지스터 기판을 제조하면서도, 제2 마스크 공정에 집중되던 식각 공정을 제3 마스크 공정으로 분산시켜 제2 마스크 공정의 포토레지스트 두께를 얇게 할 수 있는 장점이 있다. 포토레지스트의 두께를 얇게 하면, 공정 마진 확보가 용이하여 양산성이 향상되는 장점이 있다.
Claims (13)
- 기판 상에 투명 도전막을 형성하는 단계;상기 투명 도전막 상에 연속하여 불투명 도전막을 형성하는 단계;제1 마스크를 사용하여 상기 투명 도전막 및 불투명 도전막을 패터닝하여 게이트 전극 및 화소 전극을 포함하는 게이트 패턴을 형성하는 단계;상기 기판 상에 게이트 절연막 및 반도체층을 형성하는 단계;제2 마스크를 사용하여 상기 화소 전극의 일부를 노출시키는 컨택홀 및 반도체 패턴을 형성하는 단계;상기 기판 상에 도전막을 형성하는 단계; 및제3 마스크를 사용하여 상기 도전막을 패터닝하여 상기 화소 전극 일부에 중첩되는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하고, 상기 드레인 전극과 중첩된 부분을 제외한 상기 화소 전극 상의 상기 게이트 절연막 및 불투명 도전막을 제거하는 단계;를 포함하고,상기 불투명 도전막을 형성하는 단계는,상기 투명 도전막 상에 몰리브덴, 크롬, 탄탈륨, 티타늄 중 적어도 어느 하나를 포함하는 내화성 금속 또는 이들의 합금으로 이루어진 하부막을 형성하는 단계;상기 하부막 상에 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 중 적어도 어느 하나로 이루어지는 중간막을 형성하는 단계; 및상기 중간막 상에 몰리브덴, 크롬, 탄탈륨, 티타늄 중 적어도 어느 하나를 포함하는 내화성 금속 또는 이들의 합금 중 어느 하나로 이루어지는 상부막을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에 있어서,상기 투명 도전막을 형성하는 단계는,상기 기판 상에 인듐 주석 산화물(Indium Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 주석 산화물(Tin Oxide), 인듐 아연 주석 산화물(Indium Tin Zinc Oxide) 중 적어도 어느 하나로 이루어진 투명 도전막을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 삭제
- 제1항에 있어서,상기 제2 마스크는 슬릿 마스크인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제4항에 있어서,상기 제2 마스크를 사용하여 컨택홀 및 반도체 패턴을 형성하는 단계는,상기 반도체층 상에 상기 컨택홀 형성 영역을 노출시키는 제1 포토 레지스트패턴을 형성하는 단계;상기 제1 포토 레지스트 패턴을 이용하여 상기 컨택홀을 형성하는 단계;상기 제1 포토 레지스트 패턴을 변형하여 상기 반도체 패턴 형성 영역을 제외한 영역을 노출시키는 제2 포토 레지스트 패턴을 형성하는 단계;상기 제2 포토 레지스트 패턴을 이용하여 상기 반도체층을 식각하여 반도체 패턴을 형성하는 단계; 및상기 제2 포토 레지스트 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제5항에 있어서,상기 제1 포토 레지스트 패턴은,상기 컨택홀 형성 영역을 노출시키는 개방부;상기 반도체 패턴 형성 영역에 제1 두께로 형성되는 후막부; 및상기 개방부와 후막부를 제외한 나머지 영역에 상지 제1 두께보다 작은 제2 두께로 형성되는 박막부;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제4항에 있어서,상기 제1 두께는 1.5㎛ ~ 2.5㎛인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제7항에 있어서,상기 제2 두께는 3000Å ~ 40000Å인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제5항에 있어서,상기 제2 포토 레지스트 패턴을 이용하여 상기 반도체 패턴을 형성하는 단계는,상기 반도체 패턴을 상기 게이트 전극 내측에 한정하여 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에 있어서,상기 기판 상에 도전막을 형성하는 단계는,상기 컨택홀 및 반도체 패턴이 형성된 기판 상에 몰리브덴, 크롬, 탄탈륨, 티타늄 중 적어도 어느 하나를 포함하는 내화성 금속 또는 이들의 합금 중 적어도 어느 하나로 이루어지는 도전막을 형성하는 단계;인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제1항에 있어서,상기 제3 마스크는 슬릿 마스크인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제11항에 있어서,상기 제3 마스크를 사용하여 소스/드레인 패턴을 형성하고, 상기 화소 전극 상의 상기 게이트 절연막 및 불투명 도전막을 제거하는 단계는,상기 도전막 상에 상기 화소 전극 상측 중 상기 컨택홀 상측을 제외한 나머지 영역을 노출시키는 제3 포토 레지스트 패턴을 형성하는 단계;상기 제3 포토 레지스트 패턴을 이용하여 상기 화소 전극 중 상기 컨택홀 영역을 제외한 나머지 영역 상의 도전막, 게이트 절연막을 제거하는 단계;상기 제3 포토 레지스트 패턴을 변형하여 상기 소스 전극과 드레인 전극 사이의 채널 형성 영역을 노출시키는 제4 포토 레지스트 패턴을 형성하는 단계;상기 제4 포토 레지스트 패턴을 이용하여 상기 채널 형성 영역의 도전막을 제거하고, 상기 화소 전극 상의 도전막과 중첩된 부분을 제외한 불투명 도전막을 제거하는 단계; 및상기 제4 포토 레지스트 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제11항에 있어서,상기 제3 마스크를 사용하여 소스/드레인 패턴을 형성하고, 상기 화소 전극 상의 상기 게이트 절연막 및 불투명 도전막을 제거하는 단계는,상기 도전막 상에 상기 화소 전극 상측 중 상기 컨택홀 상측을 제외한 나머지 영역을 노출시키는 제3 포토 레지스트 패턴을 형성하는 단계;상기 제3 포토 레지스트 패턴을 이용하여 상기 화소 전극 중 상기 컨택홀 영역을 제외한 나머지 영역 상의 도전막, 게이트 절연막 및 불투명 도전막을 제거하는 단계;상기 제3 포토 레지스트 패턴을 변형하여 상기 소스 전극과 드레인 전극 사이의 채널 형성 영역을 노출시키는 제4 포토 레지스트 패턴을 형성하는 단계;상기 제4 포토 레지스트 패턴을 이용하여 상기 채널 형성 영역의 도전막을 제거하는 단계; 및상기 제4 포토 레지스트 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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