WO2012070530A1 - 表示装置およびその製造方法 - Google Patents

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山内　哲也
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    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • An example of a display device is a liquid crystal display device.
  • a liquid crystal display device in which a plurality of pixel electrodes are driven by thin film transistors. Such a method is called an active matrix method.
  • Such a liquid crystal display device includes a gate wiring disposed on a substrate for supplying a signal to the thin film transistor, and a plurality of source wirings disposed above the gate wiring so as to intersect the gate wiring. .
  • Patent Document 1 An example of an invention for preventing breakage of electrode materials when forming a thin film transistor in an active matrix display device is described in Japanese Patent Application Laid-Open No. 2008-277371 (Patent Document 1).
  • Conductor patterns such as gate wirings and gate electrodes are formed by first forming a metal layer called a gate metal layer and then patterning it into a desired shape.
  • the side surfaces of these conductor patterns are usually slopes.
  • the source wiring is formed by first forming a metal layer called a source metal layer and then patterning it into a desired shape.
  • a leakage current may occur between source lines.
  • an object of the present invention is to provide a display device that can reduce the rate of occurrence of leakage current between source wirings and a method for manufacturing the same.
  • a manufacturing method of a display device is a method in which a plurality of pixel electrodes are each driven by a thin film transistor, and a gate wiring disposed on a substrate for supplying a signal to the thin film transistor;
  • a method of manufacturing a display device comprising a plurality of source lines arranged above the gate lines so as to intersect the gate lines, the method comprising forming a gate metal layer on the surface of the substrate, Forming a first resist pattern so as to cover a part of the upper surface of the gate metal layer; and etching the gate metal layer using the first resist pattern as a mask to form a first conductive layer including the gate wiring.
  • the first conductive pattern is formed on a part of the upper surface edge. And a step of etching away the pattern from the upper surface to the middle in the thickness direction.
  • a groove that has been easy to be formed in the step portion of the interlayer insulating film located on the end portion of the first conductive pattern is less likely to be generated according to the present invention, so that part of the source metal layer can be completely removed. It is possible to prevent the situation of remaining without being lost. Therefore, it is possible to reduce the occurrence rate of leakage current between the source wirings.
  • FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG. 13.
  • FIG. 15 is a cross-sectional view showing a state in which the first conductive pattern shown in FIG. 14 is partially removed.
  • FIG. 14 is a cross-sectional view taken along line XVI-XVI in FIG. 13. It is sectional drawing of the 1st state from which the 1st conductive pattern shown in FIG.
  • FIG. 16 is a cross-sectional view illustrating a state in which an interlayer insulating film is formed so as to cover the portion illustrated in FIG. 15. It is sectional drawing of the state which formed the interlayer insulation film so that the site
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV in FIG.
  • the inventors examined what is the cause of the leakage current between the source wirings. As a result, a recess is formed in the step portion of the interlayer insulating film disposed on the upper side of the layer formed from the gate metal layer such as the gate wiring, and this recess is formed when the source metal layer is formed and removed. It has been found that the main cause of the leakage current is that the source wiring is electrically connected because the source metal cannot be sufficiently removed inside and remains.
  • the inventors examined why the dent in the step portion of the interlayer insulating film occurs. As a result, the inventors have found that the interlayer insulating film abnormally grows locally, and this portion is caused by the high etching rate. Furthermore, it has also been found that the abnormal growth of the interlayer insulating film is caused by the fact that the side surface of the conductive pattern formed from the gate metal layer is sharp.
  • the end of the resist pattern 82a when viewed in a sectional view is a curve with a gentle slope. Is drawn.
  • auxiliary lines are displayed for easy understanding of the inclination at the end of the resist pattern 82a.
  • the conductive pattern obtained by etching using the resist pattern 82a as a mask has a cross-sectional shape as shown in FIG.
  • an interlayer insulating film is formed above the conductive pattern 81a, it is as shown in FIG.
  • the portion 84 corresponding to the side wall of the interlayer insulating film 83 grows differently from the other portions, but has not yet caused a major problem.
  • the end of the resist pattern 82b has a sharp shape.
  • auxiliary lines are displayed for easy understanding of the inclination at the end of the resist pattern 82b. It can be seen that the auxiliary line in FIG. 4 is steeper than the auxiliary line in FIG.
  • the conductive pattern obtained by etching using the resist pattern 82b as a mask has a cross-sectional shape as shown in FIG. That is, the conductive pattern 81b has a shape in which the side surface is cut off.
  • an interlayer insulating film is formed above the conductive pattern 81b, it is as shown in FIG.
  • a portion 85 corresponding to the side wall of the interlayer insulating film 83 is abnormally grown, and the etching rate is high. Therefore, the portion 85 is easily removed by the pre-cleaning performed for forming the source metal layer, and the groove 86 is formed.
  • the groove 86 extends in a direction perpendicular to the paper surface.
  • a conductive film having a three-layer structure of Ti—Al—Ti is formed as a source metal layer and is patterned, but the source metal layer is to be completely removed at the portion where the groove 86 is formed.
  • the inventors have found that a part of the conductive film may remain inside the groove 86 at this time. Furthermore, the inventors have found that such a remaining conductive film inside the groove 86 is a cause of leakage current between the source wirings.
  • the width of the conductive pattern to be formed in the gate metal layer tends to be reduced, and the distance between the source wirings tends to be reduced, and the risk of leakage current is increasing due to the short distance.
  • the display device 100 includes a source driver 101 and a gate driver 102.
  • the source driver 101 and the gate driver 102 are connected to the control unit 105 and receive a signal from the control unit 105.
  • a plurality of source lines 111 extend in parallel from the source driver 101.
  • a plurality of gate wirings 112 extend in parallel from the gate driver 102.
  • a TFT 115 is provided in the vicinity of a portion where the source wiring 111 and the gate wiring 112 intersect, and a pixel electrode 114 and an auxiliary capacitance electrode 116 are connected to the TFT 115.
  • a region surrounded by two source wirings 111 and two gate wirings 112 corresponds to one pixel 110.
  • Each pixel 110 includes a TFT 115, a pixel electrode 114, and an auxiliary capacitance electrode 116. Although a small number of pixels 110 are displayed in FIG. 7, more pixels 110 are actually arranged in the display area of the display device 100.
  • FIG. 8 shows a flowchart of the manufacturing method of the display device in this embodiment.
  • a display device to be manufactured by the method for manufacturing a display device in this embodiment is a method in which a plurality of pixel electrodes are driven by thin film transistors, and gate wirings arranged on a substrate to supply signals to the thin film transistors. And a plurality of source lines arranged above the gate lines so as to intersect the gate lines.
  • the display device manufacturing method according to the present embodiment includes a step S1 of forming a gate metal layer on the surface of the substrate and a step of forming a first resist pattern so as to cover a part of the upper surface of the gate metal layer.
  • step S2 step S3 of forming the first conductive pattern including the gate wiring by etching the gate metal layer using the first resist pattern as a mask, and the source wirings among the first conductive patterns
  • a second resist pattern is formed so that a part of the upper end portion of the first conductive pattern is exposed and the other portion is covered.
  • a gate metal layer 80 is formed on the entire upper surface of the substrate 79 as shown in FIG. Although other layers may be disposed between the substrate 79 and the gate metal layer 80, the layers disposed between the substrate 79 and the gate metal layer 80 are not shown here for convenience of explanation. is doing. The same applies to the following sectional views. This also applies to FIGS. 1 to 6 already described.
  • the first resist pattern 11 is formed so as to cover a part of the upper surface of the gate metal layer 80.
  • the first conductive pattern 31 including the gate wiring 112 is formed by etching the gate metal layer 80 using the first resist pattern 11 as a mask.
  • the first conductive pattern 31 may include a plurality of types of patterns. At least a part of the first conductive pattern 31 becomes the gate wiring 112.
  • the top view of the state which finished process S3 is shown in FIG.
  • a part of the first conductive pattern 31 is a gate wiring 112.
  • FIG. 12 a region where the source wiring 111 is to be arranged later is indicated by a two-dot chain line.
  • step S4 in a portion located between the source wirings 111 in the first conductive pattern 31, a part of the upper end portion of the first conductive pattern 31 is exposed and the other portion is covered.
  • the second resist pattern 12 formed see FIG. 13
  • the first conductive pattern 31 is etched away from the upper surface to the middle in the thickness direction at a part of the upper surface end.
  • FIG. 13 several openings of the second resist pattern 12 are shown, and the first conductive pattern 31 can be seen through the openings. Except for the opening, the first conductive pattern 31 is hidden by the second resist pattern 12.
  • the second resist pattern 12 used in the above step S4 can be used by partially modifying the mask pattern used for PD dope.
  • the partial etching of the first conductive pattern 31 in step S4 can be performed with CF 4 gas before resist ashing performed after PD doping. Note that “resist ashing” refers to ashing for removing the second resist pattern 12.
  • FIG. 14 is a cross-sectional view taken along the line XIV-XIV in FIG. FIG. 14 shows a state before the start of etching in step S4.
  • the first conductive pattern 31 extends as a gate wiring 112 in a direction perpendicular to the paper surface. Accordingly, the length in the left-right direction of the first conductive pattern 31 visible in FIG. 14 corresponds to the width of the gate wiring 112.
  • the upper side of the first conductive pattern 31 is not covered with the second resist pattern 12. That is, at this portion, the entire width of the gate wiring 112 is exposed from the second resist pattern 12.
  • the side surface of the first conductive pattern 31 has an overhang shape. By etching, as shown in FIG. 15, it is removed from the upper surface of the first conductive pattern 31 to the middle in the thickness direction. Thereby, at least in this portion, the overhang shape on the side surface of the first conductive pattern 31 is eliminated.
  • FIG. 16 is a cross-sectional view taken along the line XVI-XVI in FIG. FIG. 16 shows the state before the start of etching.
  • the opening 4 is provided in the second resist pattern 12.
  • An upper end portion of the first conductive pattern 31 is exposed through the opening 4. Therefore, a part of the upper surface of the first conductive pattern 31 is exposed from the second resist pattern 12.
  • the side surface of the first conductive pattern 31 has an overhang shape.
  • the second resist pattern 12 slightly recedes as shown in FIG.
  • the exposed portion of the first conductive pattern 31 is removed from the upper surface to the middle in the thickness direction as shown in FIG. Thereby, the overhang shape of the side surface of the first conductive pattern 31 is eliminated. Thereafter, the second resist pattern 12 is removed.
  • the interlayer insulating film 83 is formed after the second resist pattern 12 is removed. Even in this case, there can be a good interlayer insulating film 8 without a portion where abnormal growth occurs and without a groove.
  • the part shown in FIG. 15 is as shown in FIG. In the part shown in FIG. 18, it becomes as shown in FIG.
  • the groove as shown in FIG. 6 does not occur in the step portion of the interlayer insulating film, a part of the source metal layer remains without being removed. Can be prevented. Therefore, it is possible to reduce the occurrence rate of leakage current between the source wirings.
  • the method for manufacturing a display device according to the present invention preferably includes a step of implanting impurities through an impurity implantation mask after the step of etching and removing the first conductive pattern from the upper surface to the middle in the thickness direction,
  • the impurity implantation mask is used to form the second resist pattern used in the step of etching away the first conductive pattern from the upper surface to the middle in the thickness direction.
  • the manufacturing method of the display device in the present embodiment further includes step S5 of forming interlayer insulating film 83 so as to cover first conductive pattern 31, and source so as to cover interlayer insulating film 83. It is preferable to include a step S6 (see FIG. 22) for forming the metal layer 51 and a step S7 (see FIG. 23) for patterning the source metal layer 86 to form a plurality of source wirings 111. By adopting this configuration, it is possible to reduce the occurrence rate of leakage current between the source wirings while having the source wirings. In FIG. 21, the PD doping process is not shown.
  • FIG. 22 shows a cross-sectional view taken along the line XIV-XIV in FIG.
  • step S1 a step of forming a semiconductor film, a step of patterning the semiconductor film, a step of forming an insulating film, and a step of implanting impurities may be included. It may include a step of forming a semiconductor film after step S4 and before step S6, a step of patterning the semiconductor film, and a step of implanting impurities.
  • the semiconductor film is not shown for convenience of explanation.
  • the source metal layer has a three-layer structure in which, for example, Ti, Al, and Ti are stacked in this order. That is, as shown in FIG. 22, the Ti layer 5a, the Al layer 5b, and the Ti layer 5c are formed in order from the bottom. In this case, it is possible to prevent the Ti layer 5a from remaining undesirably by employing the manufacturing method of the display device in the present embodiment.
  • the source metal layer may have a three-layer structure of Mo, Al, and Mo instead of a three-layer structure of Ti, Al, and Ti. Alternatively, the source metal layer may be made of a material other than these.
  • the source metal layer is not limited to a three-layer structure.
  • the source metal layer may have, for example, a single layer structure, or may have a number of laminated structures other than three.
  • FIG. 24 is a diagram in which some lines are additionally entered in FIG.
  • the outline of the second resist pattern is written as a thin line.
  • several routes are filled with bold lines.
  • a plurality of routes indicated by bold lines in FIG. 24 are routes that have conventionally caused a possibility of leakage current between the source wirings.
  • the present invention in the middle of these routes, there is a portion where the first conductive pattern 31 is etched and removed from the upper surface to the middle in the thickness direction as the opening of the second resist pattern in step S4. In those places, the overhang shape is locally eliminated.
  • step S4 since no groove is formed in the step of the interlayer insulating film at those locations, the source metal layer is prevented from remaining undesirably. Even if the material of the source metal layer remains in the stepped groove of the interlayer insulating film in other places, and such a remaining portion of the source metal is continuous, in step S4, the opening of the second resist pattern Since the remaining portion of the source metal is surely interrupted at the locations, the leakage current generation rate between the source wirings can be reduced.
  • FIG. 25 is a plan view of the display device 100 according to the present embodiment, in which the second resist pattern is displayed so as to overlap with a thin line.
  • the display device 100 in this embodiment mode uses a plurality of pixel electrodes driven by thin film transistors.
  • the display device 100 includes a gate wiring 112 disposed on the substrate for supplying a signal to the thin film transistor, and a plurality of source wirings 111 disposed above the gate wiring 112 so as to intersect the gate wiring 112. .
  • the first conductive pattern 31, which is a set of a plurality of conductors formed as the same layer as the gate wiring 112 and the gate wiring 112, is located at any part of the upper surface end located between the source wirings.
  • the shoulder portions 6a and 6b are removed from the upper surface to the middle in the thickness direction.
  • Both the shoulder portions 6a and 6b are portions where the openings of the second resist pattern are provided during the manufacture. Although the second resist pattern itself does not remain in the final product, the remnant that the opening of the second resist pattern was provided during the manufacturing process remains as the shoulder of the portion.
  • FIG. 26 shows a perspective view of the vicinity of the shoulder 6a in the first conductor pattern 31.
  • the first conductor pattern 31 is the gate wiring 112
  • a partial section of the member extending linearly is taken out and displayed.
  • FIG. 26 in order to make the cross-sectional shape easy to understand, it is a perspective view assuming a shape in which both ends are cut off vertically.
  • the thickness of the first conductor pattern 31 is thin. Even if there is a side overhang shape other than the shoulder 6a, the side overhang shape is not present in the shoulder 6a. The same applies to the shoulder 6b.
  • the display device in this embodiment there is no groove of the interlayer insulating film in the shoulder portion, and at least the shoulder portion can more reliably eliminate the undesired remaining of the source metal. It is possible to reduce the occurrence rate of leakage current between the two.
  • the present invention can be used for a display device and a manufacturing method thereof.

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Abstract

　表示装置の製造方法は、ＴＦＴに信号を供給するために基板上に配置されたゲート配線（１１２）と、その上側に配置された複数のソース配線（１１１）とを備える表示装置の製造方法であって、第１のレジストパターンをマスクとしてゲートメタル層をエッチングすることによって上記ゲート配線（１１２）を含む第１の導電パターン（３１）を形成する工程と、ソース配線（１１１）同士の間に位置する部位において、第１の導電パターン（３１）のうち上面端部の一部を露出させて他の部分は覆い隠すように第２のレジストパターン（１２）を形成した状態で、上記上面端部の一部において上記第１の導電パターン（３１）を上面から厚み方向の途中までエッチング除去する工程とを含む。

Description

表示装置およびその製造方法
　本発明は、表示装置およびその製造方法に関するものである。
　表示装置の一例として液晶表示装置が挙げられる。複数の画素電極を薄膜トランジスタによってそれぞれ駆動する方式の液晶表示装置が知られている。このような方式はアクティブマトリックス方式と呼ばれる。このような液晶表示装置は、薄膜トランジスタに信号を供給するために基板上に配置されたゲート配線と、前記ゲート配線と交差するように前記ゲート配線より上側に配置された複数のソース配線とを備える。
　アクティブマトリックス方式の表示装置における薄膜トランジスタを形成する際に電極材料の段切れを防止するための発明の一例が特開２００８－２７７３７１号公報（特許文献１）に記載されている。
特開２００８－２７７３７１号公報
　ゲート配線、ゲート電極などの導体パターンは、ゲートメタル層と呼ばれる金属層をまず成膜した後に所望の形状にパターニングをすることによって形成される。これらの導体パターンの側面は通常、斜面となっている。
　液晶表示装置の高精細化が進むにつれて、ゲート配線、ゲート電極などの設計上の幅は小さくなる。ゲートメタル層のパターニングによって形成しようとする導体パターンの幅がある程度以上小さい場合、導体パターンの側面は切り立った形状となる。
　一方、ソース配線は、ソースメタル層と呼ばれる金属層をまず成膜した後に所望の形状にパターニングをすることによって形成される。
　高精細化に対応するためにゲート配線、ゲート電極などを狭い幅で形成した表示装置においては、ソース配線同士の間でリーク電流が発生する場合がある。
　そこで、本発明は、ソース配線同士の間でのリーク電流の発生率を低減することができる表示装置およびその製造方法を提供することを目的とする。
　上記目的を達成するため、本発明に基づく表示装置の製造方法は、複数の画素電極を薄膜トランジスタによってそれぞれ駆動する方式であり、上記薄膜トランジスタに信号を供給するために基板上に配置されたゲート配線と、上記ゲート配線と交差するように上記ゲート配線より上側に配置された複数のソース配線とを備える表示装置の製造方法であって、上記基板の表面にゲートメタル層を成膜する工程と、上記ゲートメタル層の上面の一部を覆うように第１のレジストパターンを形成する工程と、上記第１のレジストパターンをマスクとして上記ゲートメタル層をエッチングすることによって上記ゲート配線を含む第１の導電パターンを形成する工程と、上記第１の導電パターンのうち上記ソース配線同士の間に位置する部位において、上記第１の導電パターンのうち上面端部の一部を露出させて他の部分は覆い隠すように第２のレジストパターンを形成した状態で、上記上面端部の一部において上記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程とを含む。
　従来であれば第１の導電パターンの端部の上に位置する層間絶縁膜の段差部に生じやすかった溝が、本発明によれば、生じにくくなるので、ソースメタル層の一部が除去しきれずに残存するという事態を防ぐことができる。したがって、ソース配線同士の間でのリーク電流の発生率を低減することができる。
ゲートメタル層で形成すべき導電パターンの幅が大きい場合の第１の説明図である。 ゲートメタル層で形成すべき導電パターンの幅が大きい場合の第２の説明図である。 ゲートメタル層で形成すべき導電パターンの幅が大きい場合の層間絶縁膜を形成した状態の断面図である。 ゲートメタル層で形成すべき導電パターンの幅が小さい場合の第１の説明図である。 ゲートメタル層で形成すべき導電パターンの幅が小さい場合の第２の説明図である。 ゲートメタル層で形成すべき導電パターンの幅が小さい場合の層間絶縁膜を形成した状態の断面図である。 本発明に基づく実施の形態１における表示装置の製造方法によって得られる表示装置の概略図である。 本発明に基づく実施の形態１における表示装置の製造方法のフローチャートである。 本発明に基づく実施の形態１における表示装置の製造方法の第１の工程の説明図である。 本発明に基づく実施の形態１における表示装置の製造方法の第２の工程の説明図である。 本発明に基づく実施の形態１における表示装置の製造方法の第３の工程の説明図である。 本発明に基づく実施の形態１における表示装置の製造方法の第３の工程を終えた状態の平面図である。 本発明に基づく実施の形態１における表示装置の製造方法の第４の工程を行なうために第２のレジストパターンを形成した状態の平面図である。 図１３におけるＸＩＶ－ＸＩＶ線に関する矢視断面図である。 図１４に示した第１の導電パターンが途中まで除去された状態の断面図である。 図１３におけるＸＶＩ－ＸＶＩ線に関する矢視断面図である。 図１６に示した第１の導電パターンが途中まで除去された第１の状態の断面図である。 図１６に示した第１の導電パターンが途中まで除去された第２の状態の断面図である。 図１５に示した部位を覆うように層間絶縁膜を形成した状態の断面図である。 図１８に示した部位を覆うように層間絶縁膜を形成した状態の断面図である。 本発明に基づく実施の形態１における表示装置の製造方法の好ましい例のフローチャートである。 本発明に基づく実施の形態１における表示装置の製造方法のうちソースメタル層を成膜する工程を終えた状態での、図１３におけるＸＩＶ－ＸＩＶ線に関する矢視断面図である。 本発明に基づく実施の形態１における表示装置の製造方法のうち複数のソース配線を形成する工程を終えた状態での、平面図である。 図２３に示した平面図に、ソース配線同士の間でリーク電流が生じる可能性が従来あったルートを太線で記入し、第２のレジストパターンを細線で記入した平面図である。 本発明に基づく実施の形態２における表示装置の平面図である。 本発明に基づく実施の形態２における表示装置の第１の導体パターンの肩部の近傍の斜視図である。
　発明者らは、ソース配線同士の間でのリーク電流の原因が何であるかを検討した。その結果、ゲート配線などのようなゲートメタル層から形成する層の上側に配置される層間絶縁膜の段差部に凹みが生じており、ソースメタル層を成膜して除去した際にこの凹みの内部においてソースメタルを十分に除去しきれず残存してしまうことによってソース配線同士が電気的に接続された状態となることが、リーク電流の主な原因であることを突き止めた。
　さらに発明者らは、層間絶縁膜の段差部の凹みはなぜ生じるかについて検討した。その結果、層間絶縁膜が局所的に異常成長し、この部分ではエッチングレートが速い状態となっていることに起因していることを見出した。さらに、層間絶縁膜の異常成長は、ゲートメタル層から形成される導電パターンの側面が切り立っていることに起因していることも見出した。
　以下に具体的な構造を図示しながら説明する。たとえば図１に示すように、基板７９上のゲートメタル層８０で形成すべき導電パターンの幅Ｗ１が十分に大きい場合は、断面図で見たときのレジストパターン８２ａの端は緩やかな傾きの曲線を描いている。図１ではレジストパターン８２ａの端における傾きをわかりやすくするために補助線を表示している。このレジストパターン８２ａをマスクとしてエッチングされて得られる導電パターンは図２に示すような断面形状となる。この導電パターン８１ａの上側に層間絶縁膜を形成した場合、図３に示すようになる。層間絶縁膜８３の側壁に相当する部分８４は他の部分とは異なる成長の仕方となるが、大きな問題を生じるには至っていない。
　これに対して、図４に示すように、ゲートメタル層で形成すべき導電パターンの幅Ｗ２が小さい場合、レジストパターン８２ｂの端は切り立った形状となる。図４ではレジストパターン８２ｂの端における傾きをわかりやすくするために補助線を表示している。図４における補助線は、図１における補助線に比べて急峻となっていることがわかる。このレジストパターン８２ｂをマスクとしてエッチングされて得られる導電パターンは図５に示すような断面形状となる。すなわち、導電パターン８１ｂは側面が切り立った形状となる。この導電パターン８１ｂの上側に層間絶縁膜を形成した場合、図６に示すようになる。層間絶縁膜８３の側壁に相当する部分８５は異常成長となり、エッチングレートが速い状態となっている。したがって、部分８５は、ソースメタル層の形成のために行なわれる前洗浄によって除去されやすく、溝８６が生じる。溝８６は紙面に垂直な方向に延在する。層間絶縁膜の後にはソースメタル層としてＴｉ－Ａｌ－Ｔｉの３層構造の導電膜が形成され、パターニングされるが、溝８６が生じている部位においては、ソースメタル層を完全に除去しようとしたときに一部の導電膜が溝８６の内部に残存してしまう場合があることを発明者らは見出した。さらに、このような溝８６の内部への導電膜の残存が、ソース配線同士の間でのリーク電流の原因であることを発明者らは見出した。
　また、ゲートメタル層で形成すべき導電パターンの幅が小さくなると共に、ソース配線間の距離も小さくなる傾向にあり、距離が短いがゆえにリーク電流の発生の危険はますます高まっていた。
　これらの知見に基づき、発明者らは本発明をなすに至った。
　（実施の形態１）
　図７～図１８を参照して、本発明に基づく実施の形態１における表示装置の製造方法について説明する。この製造方法によって得られる表示装置の概略を図７に示す。表示装置１００は、ソースドライバ１０１とゲートドライバ１０２とを備える。ソースドライバ１０１およびゲートドライバ１０２は制御部１０５に接続されており、制御部１０５からの信号を受け取る。ソースドライバ１０１からは複数本のソース配線１１１が平行に延在している。ゲートドライバ１０２からは複数本のゲート配線１１２が平行に延在している。ソース配線１１１とゲート配線１１２とが交差する部分の近傍にはＴＦＴ１１５が設けられており、ＴＦＴ１１５には画素電極１１４および補助容量電極１１６が接続されている。２本のソース配線１１１と２本のゲート配線１１２とに取り囲まれた領域は１つの画素１１０に相当する。各画素１１０は、ＴＦＴ１１５と画素電極１１４と補助容量電極１１６とを含む。図７では少ない数の画素１１０について表示しているが、実際には、表示装置１００の表示領域にはより多くの画素１１０が配列されている。
　本実施の形態における表示装置の製造方法のフローチャートを図８に示す。本実施の形態における表示装置の製造方法が製造しようとする表示装置は、複数の画素電極を薄膜トランジスタによってそれぞれ駆動する方式であり、前記薄膜トランジスタに信号を供給するために基板上に配置されたゲート配線と、前記ゲート配線と交差するように前記ゲート配線より上側に配置された複数のソース配線とを備える表示装置である。本実施の形態における表示装置の製造方法は、前記基板の表面にゲートメタル層を成膜する工程Ｓ１と、前記ゲートメタル層の上面の一部を覆うように第１のレジストパターンを形成する工程Ｓ２と、前記第１のレジストパターンをマスクとして前記ゲートメタル層をエッチングすることによって前記ゲート配線を含む第１の導電パターンを形成する工程Ｓ３と、前記第１の導電パターンのうち前記ソース配線同士の間に位置する部位において、前記第１の導電パターンのうち上面端部の一部を露出させて他の部分は覆い隠すように第２のレジストパターンを形成した状態で、前記上面端部の一部において前記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程Ｓ４とを含む。以下に各工程について詳しく説明する。
　まず、工程Ｓ１として、図９に示すように基板７９の上面の全面にゲートメタル層８０を形成する。基板７９とゲートメタル層８０との間に他の層が配置されていてもよいが、ここでは説明の便宜のために、基板７９とゲートメタル層８０との間に配置された層は図示省略している。以下の各断面図においても同様である。このことは、既に説明した図１～図６においても同様である。
　工程Ｓ２として、図１０に示すように、ゲートメタル層８０の上面の一部を覆うように第１のレジストパターン１１を形成する。
　工程Ｓ３として、図１１に示すように、第１のレジストパターン１１をマスクとしてゲートメタル層８０をエッチングすることによってゲート配線１１２を含む第１の導電パターン３１を形成する。第１の導電パターン３１は複数種類のパターンを含んでいてよい。第１の導電パターン３１のうちの少なくとも一部はゲート配線１１２となるものである。工程Ｓ３を終えた状態の平面図を図１２に示す。第１の導電パターン３１の一部はゲート配線１１２となっている。図１２では、のちにソース配線１１１が配置される予定の領域を二点鎖線で示している。
　工程Ｓ４として、第１の導電パターン３１のうちソース配線１１１同士の間に位置する部位において、第１の導電パターン３１のうち上面端部の一部を露出させて他の部分は覆い隠すように第２のレジストパターン１２を形成した状態で（図１３参照）、前記上面端部の一部において第１の導電パターン３１を上面から厚み方向の途中までエッチング除去する。図１３においては、第２のレジストパターン１２のいくつかの開口部が示されており、開口部を通じて第１の導電パターン３１が見えている。開口部以外では第１の導電パターン３１は第２のレジストパターン１２によって隠されている。
　ゲートメタル層を形成する工程より後かつ層間絶縁膜を形成する工程より前には、従来から「ＰＤドープ」と称する工程、すなわち、一定のパターンをマスクとしてＰ型の不純物としてたとえばボロンを注入する工程があった。上記工程Ｓ４で用いる第２のレジストパターン１２としては、ＰＤドープに用いられていたマスクパターンを一部改変することによって使用することができる。工程Ｓ４における第１の導電パターン３１に対する部分的なエッチングは、ＰＤドープ後で行なわれるレジストアッシングの前に、ＣＦ4ガスによって行なうことができる。なお、「レジストアッシング」とは、第２のレジストパターン１２を除去するためのアッシングをいう。
　図１３におけるＸＩＶ－ＸＩＶ線に関する矢視断面図を図１４に示す。図１４は工程Ｓ４のエッチング開始前の状態を示す。この部位においては第１の導電パターン３１はゲート配線１１２として紙面に垂直な方向に延在している。したがって、図１４に見えている第１の導電パターン３１の左右方向の長さはゲート配線１１２の幅に相当する。第１の導電パターン３１の上側は第２のレジストパターン１２によって覆われていない。すなわち、この部位では、ゲート配線１１２の幅の全体にわたって第２のレジストパターン１２から露出している。第１の導電パターン３１の側面はオーバハング形状となっている。エッチングすることによって、図１５に示すように第１の導電パターン３１の上面から厚み方向の途中まで除去される。これによって、少なくともこの部位においては、第１の導電パターン３１の側面のオーバハング形状は無くなる。
　図１３におけるＸＶＩ－ＸＶＩ線に関する矢視断面図を図１６に示す。図１６はエッチング開始前の状態を示す。この部位においては第２のレジストパターン１２に開口部４が設けられている。第１の導電パターン３１の上面端部が開口部４を通じて露出している。したがって、第１の導電パターン３１の上面の一部が第２のレジストパターン１２から露出している。第１の導電パターン３１の側面はオーバハング形状となっている。エッチングし始めることによって、図１７に示すように第２のレジストパターン１２が若干後退する。さらにエッチングを続けることによって、図１８に示すように、第１の導電パターン３１の露出していた部分は上面から厚み方向の途中まで除去される。これにより、第１の導電パターン３１の側面のオーバハング形状は無くなる。この後、第２のレジストパターン１２は除去される。
　本実施の形態における表示装置の製造方法によれば、工程Ｓ４によって第１の導電パターン３１の側面のオーバハング形状が解消されるので、第２のレジストパターン１２を除去した後に層間絶縁膜８３を形成しても、異常成長となる部分がなく、溝のない良好な層間絶縁膜８とすることができる。たとえば、図１５に示した部位においては、図１９に示すようになる。図１８に示した部位においては、図２０に示すようになる。
　本実施の形態における表示装置の製造方法によれば、層間絶縁膜の段差部において図６に示したような溝が生じないので、ソースメタル層の一部が除去しきれずに残存するという事態を防ぐことができる。したがって、ソース配線同士の間でのリーク電流の発生率を低減することができる。
　ＰＤドープに用いられていたマスクパターンを一部改変して第２のレジストパターン１２の形成に利用することとすれば、フォト工程を従来より増やすことなく本発明を実施できることとなるので、好ましい。このことを整理して言い換えれば、次のようになる。本発明に基づく表示装置の製造方法は、好ましくは、前記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程より後に不純物注入用マスクを介して不純物を注入する工程を含み、前記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程で用いる前記第２のレジストパターンの形成には、前記不純物注入用マスクが用いられる。
　本実施の形態における表示装置の製造方法は、図２１に示すように、さらに第１の導電パターン３１を覆うように層間絶縁膜８３を形成する工程Ｓ５と、層間絶縁膜８３を覆うようにソースメタル層５１を成膜する工程Ｓ６（図２２参照）と、ソースメタル層８６をパターニングして複数のソース配線１１１を形成する工程Ｓ７（図２３参照）とを含むことが好ましい。この構成を採用することにより、ソース配線を備えていながら、ソース配線同士の間でのリーク電流の発生率を低減することができる。図２１ではＰＤドープの工程は図示省略している。工程Ｓ６を終えた後の状態での、図１３におけるＸＩＶ－ＸＩＶ線に関する矢視断面図を図２２に示す。さらに工程Ｓ７を終えた状態は図１９に示したものとなる。この時点での平面図は図２３に示すようになる。工程Ｓ１より前に半導体膜を形成する工程、半導体膜をパターニングする工程、絶縁膜を形成する工程および不純物注入などの工程を含んでもよい。工程Ｓ４の後かつ工程Ｓ６の前のいずれかの時点で半導体膜を形成する工程、半導体膜をパターニングする工程および不純物注入などの工程を含んでよい。図２３では、説明の便宜のため、半導体膜は図示省略している。
　ソースメタル層はたとえばＴｉ，Ａｌ，Ｔｉをこの順に積み重ねた３層構造である。すなわち、図２２に示すように、下から順にＴｉ層５ａ、Ａｌ層５ｂ、Ｔｉ層５ｃとなっている。この場合、本実施の形態における表示装置の製造方法を採用することにより、Ｔｉ層５ａが不所望に残存することを防止することができる。ソースメタル層は、Ｔｉ，Ａｌ，Ｔｉの３層構造とする代わりにＭｏ，Ａｌ，Ｍｏの３層構造としてもよい。あるいは、ソースメタル層はこれら以外の材料からなるものであってもよい。ソースメタル層は３層構造に限らない。ソースメタル層は、たとえば単層構造であってもよく、３以外の数の積層構造であってもよい。
　なお、本実施の形態における効果をより詳しく示すために、図２４を参照して説明する。図２４は、図２３にいくつかの線を追加的に記入した図である。図２４では、第２のレジストパターンの外形線が細線で記入されている。図２４では、いくつかのルートが太線で記入されている。図２４において太線で示される複数のルートは、従来、ソース配線同士の間でリーク電流が生じる可能性があったルートである。しかし、本発明によれば、これらのルートの途中には、工程Ｓ４において、第２のレジストパターンの開口部として第１の導電パターン３１を上面から厚み方向の途中までエッチング除去した箇所がある。それらの箇所ではオーバハング形状が局所的に解消されている。したがって、それらの箇所では、層間絶縁膜の段差に溝が生じないので、ソースメタル層が不所望に残ることは防止される。たとえ他の箇所でソースメタル層の材料が層間絶縁膜の段差の溝に残存し、そのようなソースメタルの残存部が連続していたとしても、工程Ｓ４で第２のレジストパターンの開口部とした箇所においては、ソースメタルの残存部は確実に途切れることとなるので、ソース配線同士の間でのリーク電流の発生率を低減することができる。
　（実施の形態２）
　図２５、図２６を参照して、本発明に基づく実施の形態２における表示装置について説明する。図２５は、本実施の形態における表示装置１００の平面図であるが、第２のレジストパターンが細線で重ねて表示されている。図２５に示すように、本実施の形態における表示装置１００は、複数の画素電極を薄膜トランジスタによってそれぞれ駆動する方式である。表示装置１００は、前記薄膜トランジスタに信号を供給するために基板上に配置されたゲート配線１１２と、ゲート配線１１２と交差するようにゲート配線１１２より上側に配置された複数のソース配線１１１とを備える。ゲート配線１１２およびゲート配線１１２と同層のものとして形成された複数の導電体の集合である第１の導電パターン３１は、前記ソース配線同士の間に位置する上面端部のいずれかの部位において、上面から厚み方向の途中まで除去された肩部６ａ，６ｂを有する。
　肩部６ａ，６ｂはいずれも、製造途中で第２のレジストパターンの開口部が設けられた部位である。最終製品には第２のレジストパターン自体は残っていないが、製造工程の途中で第２のレジストパターンの開口部が設けられていたことの名残は、当該部位の肩部として残っている。
　第１の導体パターン３１のうち肩部６ａの近傍の斜視図を図２６に示す。ここでは第１の導体パターン３１はゲート配線１１２となっているので、線状に延在する部材の一部の区間を取り出して表示している。図２６では、断面形状をわかりやすくするために両端を垂直に切り落とした形状を想定して斜視図としている。肩部６ａにおいては第１の導体パターン３１の厚みが薄くなっており、たとえ肩部６ａ以外においては側面のオーバハング形状があったとしても肩部６ａにおいては、側面のオーバハング形状はなくなっている。肩部６ｂにおいても同様である。
　本実施の形態における表示装置によれば、肩部においては層間絶縁膜の溝がなく、少なくとも肩部においては、ソースメタルの不所望な残存をより確実になくすことができるので、ソース配線同士の間でのリーク電流の発生率を低減することができる。
　なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
　本発明は、表示装置およびその製造方法に利用可能である。
　４　開口部、５ａ，５ｃ　Ｔｉ層、５ｂ　Ａｌ層、６ａ，６ｂ　肩部、１１　第１のレジストパターン、１２　第２のレジストパターン、３１　第１の導電パターン、５１　ソースメタル層、７９　基板、８０　ゲートメタル層、８１ａ，８１ｂ　導電パターン、８２ａ，８２ｂ　レジストパターン、８３　層間絶縁膜、８４，８５　（側壁に相当する）部分、１００　表示装置、１０１　ソースドライバ、１０２　ゲートドライバ、１０５　制御部、１１０　画素、１１１　ソース配線、１１２　ゲート配線、１１５　ＴＦＴ、１１６　補助容量電極。

Claims (4)

  1. 　複数の画素電極を薄膜トランジスタによってそれぞれ駆動する方式であり、前記薄膜トランジスタに信号を供給するために基板（７９）上に配置されたゲート配線（１１２）と、前記ゲート配線と交差するように前記ゲート配線より上側に配置された複数のソース配線（１１１）とを備える表示装置の製造方法であって、
    　前記基板の表面にゲートメタル層（８０）を成膜する工程と、
    　前記ゲートメタル層の上面の一部を覆うように第１のレジストパターン（１１）を形成する工程と、
    　前記第１のレジストパターンをマスクとして前記ゲートメタル層をエッチングすることによって前記ゲート配線を含む第１の導電パターン（３１）を形成する工程と、
    　前記第１の導電パターンのうち前記ソース配線同士の間に位置する部位において、前記第１の導電パターンのうち上面端部の一部を露出させて他の部分は覆い隠すように第２のレジストパターン（１２）を形成した状態で、前記上面端部の一部において前記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程とを含む、表示装置の製造方法。
  2. 　前記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程より後に不純物注入用マスクを介して不純物を注入する工程を含み、
    　前記第１の導電パターンを上面から厚み方向の途中までエッチング除去する工程で用いる前記第２のレジストパターンの形成には、前記不純物注入用マスクが用いられる、請求項１に記載の表示装置の製造方法。
  3. 　前記第１の導電パターンを覆うように層間絶縁膜（８３）を形成する工程と、
    　前記層間絶縁膜を覆うようにソースメタル層（５１）を成膜する工程と、
    　前記ソースメタル層をパターニングして前記複数のソース配線を形成する工程とを含む、請求項１または２に記載の表示装置の製造方法。
  4. 　複数の画素電極を薄膜トランジスタによってそれぞれ駆動する方式であり、前記薄膜トランジスタに信号を供給するために基板上に配置されたゲート配線（１１２）と、前記ゲート配線と交差するように前記ゲート配線より上側に配置された複数のソース配線（１１１）とを備え、
    　前記ゲート配線および前記ゲート配線と同層のものとして形成された複数の導電体の集合である第１の導電パターン（３１）は、前記ソース配線同士の間に位置する上面端部のいずれかの部位において、上面から厚み方向の途中まで除去された肩部（６ａ，６ｂ）を有する、表示装置（１００）。
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