CN1928683A - 薄膜晶体管阵列基板及其制造方法 - Google Patents
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Abstract
本发明公开一种薄膜晶体管阵列基板，其包括一玻璃基底、一形成在该玻璃基底上的半导体层、一形成在该半导体层上的栅极绝缘层和一形成在该栅极绝缘层上的栅极线和公共电极线，其中，该栅极绝缘层包括一低介电常数区域和一高介电常数区域，该高介电常数区域具有可增加介电常数的离子元素，且该公共电极线对应该栅极绝缘层的高介电常数区域设置。该薄膜晶体管阵列基板可增加储存电容值。本发明还提供该薄膜晶体管阵列基板的制造方法。
Description
【技术领域】
本发明涉及一种薄膜晶体管阵列基板及其制造方法。
【背景技术】
在薄膜晶体管液晶显示器(TFT LCD)当中，显示区(Active Area)的透光度取决于液晶层上下电极之间的电压差。当TFT打开将信号线电压写至液晶之后，立即将TFT关闭，以将电荷保持在液晶电容上，此时所储存的电荷若有漏失，即会造成液晶电压的改变，直到新的电压再次写入之前，此电压的改变不能使受影响的亮度变化量超过一个灰阶，否则可能导致图像质量异常。造成电荷漏失的原因，包括液晶本身和TFT的漏电流。在此情况下，为了减小施加在液晶上的电压变化量，以使像素电容变大，所以一般在液晶显示像素中，会加上一个储存电容，以减少漏电流对电压变化的影响。
如上所述，储存电容是用以协助电荷的储存，然而储存电容还有一个很重要的功能，即减少电容耦合效应对施加在液晶上的电压的影响。施加在液晶上的电压即为公共电极(Common Electrode)和像素电极(Pixel Electrode)之间的电压。当TFT关闭时，像素电极并未连接至任何电压源，而处于浮动的状态，此时该像素电极的周围若有任何电压变动，此电压变动会透过寄生的电容而耦合至像素电极，造成其电压的改变因而影响施加在液晶上的电压。以图1所示的像素单元等效电路作说明，其中电容12和22各为像素电极至左右数据线1、2之间的寄生电容Cpd和Cpd’，电容14和24各为像素电极至上下扫描线3、4之间的寄生电容Cpg和Cpg’，电容16为液晶电容CLC，电容15为储存电容Cs，而电容11为TFT本身栅极8和漏极9之间的寄生电容Cdgm。当所设计的像素电极与数据线1部分重叠时，即产生电容12。而数据线电压由于配合所显示的画面，会在0V至10V之间变动，此时像素电极的电压，会产生变动量：
Vpixel＝VData[Cpd/(Cpd+CLC+Cs+Cpd’+Cpg’+Cpg+Cdgm)]
其中数据线上的电压VData的值在0～10V范围内变动，由上式可看出，变动量Vpixel因数据线电压不同而改变。此变动量会影响显示效果，此变动量越小对显示效果的影响越小，甚至当变动量Vpixel达到最大值时，也不足以对所显示的亮度造成太大的影响。为达成此目的，一是使方程式的分子部分变小，即减少Cpd，二是增加其分母部分，使总电容变大。但是在分母的各个电容Cpd’，Cpg’，Cpg，Cdgm中，所连接的是数据线或者扫描线，在储存电荷期间会有所改变，故Cpd’，Cpg’，Cpg，Cdgm电容值不易控制，因此一般不增加Cpd’，Cpg’，Cpg，Cdgm电容值；只有CLC和Cs所连接的电压源，在储存电荷期间不会改变，才能利用增加CLC和Cs电容值的方式，加大分母而减小变动量Vpixel。然而，增加CLC会造成增加像素电压变化量的负面效果，故只有增加Cs一种途径，这便是储存电容的第二个功能：降低电压耦合效应。
为了增加储存电容值，可以通过平行板的电容公式来解决，C＝εA/d，C为电容值，ε为介电质的介电常数，A为平行板的面积，d为平行板之间的距离。储存电容的几何结构与透光率和漏电特性互有取舍，当平行板面积越大时，储存电容越大，然而却会减少透光区域的面积。当平行板电容电极之间的介电质厚度越薄时，电容愈大，然而却会增加漏电的风险。因此，为了增加储存电容值，可以通过增加介电质的介电常数着手。
请参阅图2，是一种现有技术薄膜晶体管阵列基板制造方法的流程图，该薄膜晶体管阵列基板的制造方法包括如下步骤：在玻璃基底上沉积非晶硅层，并使其结晶成多晶硅薄膜(步骤101)；掺杂多晶硅，形成P型半导体(步骤102)；重掺杂形成n+型多晶硅(步骤103)；形成栅极绝缘层(步骤104)；形成栅极金属线和公共电极线(步骤105)；形成钝化层(步骤106)；蚀刻形成接触孔(步骤107)；形成源/漏极金属与栅极金属(步骤108)；沉积平坦化层(步骤109)；形成像素电极(步骤110)。
请一并参阅图3至图12，是该现有技术薄膜晶体管阵列基板制造方法的流程，其包括以下步骤：
步骤101如图3所示，提供一玻璃基底300，在该玻璃基底300上沉积氮化硅301和氧化硅302作为缓冲层，接着该缓冲层上沉积非晶硅层，并用雷射退火结晶法(Excimer Laser Annealing，ELA)使其结晶成多晶硅薄膜303。
步骤102如图4所示，在该多晶硅薄膜303内掺杂三价离子，形成P型半导体304。
步骤103如图5所示，在该P型半导体层304上的一部分涂布光阻剂306，后由光阻剂306做为遮蔽，在该P型半导体层304内进行重掺杂五价离子，形成n+型多晶硅305，该利用光阻遮住的部分P型半导体304为TFT的通道区(Channel)。
步骤104如图6所示，除去光阻剂306，然沉积氧化硅SiOx，形成栅极绝缘层307。
步骤105如图7所示，该栅极绝缘层307上沉积一层金属层，并将其蚀刻图案化形成栅极金属线309和公共电极线308，后以栅极金属线为光罩其周围未能重掺杂的P型半导体层进行轻掺杂(Lightly Doped Drain，LDD)形成n-型多晶硅310，并进行活化修补掺杂区域的缺陷。
步骤106如图8所示，再沉积氢氮化硅(SiNx:H)和氧化硅(SiOx)，形成钝化层312。
步骤107如图9所示，蚀刻形成接触孔313。
步骤108如图10所示，沉积一金属层，再进行蚀刻形成源/漏极金属接触314、316与栅极金属接触315。
步骤109如图11所示，旋涂一平坦化层317，并形成一接触孔318。
步骤110如图12所示，沉积铟锡氧化物(ITO)，再进行蚀刻形成像素电极319。
上述制程包括TFT部分的制程和Cst部分的制程，该Cst部分产生二并联储存电容，其分别为公共电极线308和重掺杂的n+型多晶硅层305之间的储存电容以及公共电极线308和像素电极319之间的储存电容，其中以公共电极线308和重掺杂的n+型多晶硅层305之间的储存电容为主导，该储存电容的介电质是栅极绝缘层307。
但是，现有技术薄膜晶体管阵列基板制造方法中，公共电极线308和重掺杂之n+型多晶硅层305之间的介电质，即栅极绝缘层307是单纯的采用业界常用的氧化硅SiOx材质构成，其介电常数约为3.9，由平板的电容公式C＝εA/d可以看的出，在平行板的面积A和平行板之间的距离d不变的情况下，该Cst部分产生的储存电容值达不到足够大，因此无法使变动量Vpixel更小，进而无法减小对显示效果的影响。
【发明内容】
为克服现有技术薄膜晶体管阵列基板储存电容值较小的缺陷，有必要提供一种可增加储存电容值的薄膜晶体管阵列基板。
同时，还提供一种上述薄膜晶体管阵列基板的制造方法。
一实施方式解决上述技术问题所采用的技术方案是：提供一种薄膜晶体管阵列基板，其包括一玻璃基底、一在该玻璃基底上形成的半导体层、一形成在该半导体层上的栅极绝缘层和一形成在该栅极绝缘层上的栅极线和公共电极线，其中，该栅极绝缘层包括一低介电常数区域和一高介电常数区域，该高介电常数区域具有可增加介电常数的离子元素，且该公共电极线对应该栅极绝缘层的高介电常数区域设置。
另一实施方式提供一种上述薄膜晶体管阵列基板的制造方法，其包括以下步骤：提供一玻璃基底，在该玻璃基底上形成一半导体层；沉积氧化硅形成栅极绝缘层；该栅极绝缘层的一部分植入可增加介电常数的离子元素；形成栅极线和公共电极线，其中该公共电极线形成在该植入离子元素部分的栅极绝缘层上。
与现有技术相比，本发明的薄膜晶体管阵列基板的栅极绝缘层包括一低介电常数区域和一高介电常数区域，该高介电常数区域植入有使介电常数增大的离子元素，且该公共电极线对应该栅极绝缘层的高介电常数区域设置，即公共电极线和半导体层之间的栅极绝缘层介电常数增加，从而增加公共电极线和半导体层之间的储存电容值。
【附图说明】
图1是一种现有技术的具有储存电容的像素单元等效电路示意图。
图2是一种现有技术薄膜晶体管阵列基板制造方法流程图。
图3是图2所示薄膜晶体管阵列基板制造方法的沉积非晶硅示意图。
图4是图2所示薄膜晶体管阵列基板制造方法的掺杂形成P型多晶硅示意图。
图5是图2所示薄膜晶体管阵列基板制造方法的重掺杂形成n+型多晶硅示意图。
图6是图2所示薄膜晶体管阵列基板制造方法的沉积栅极绝缘层示意图。
图7是图2所示薄膜晶体管阵列基板制造方法的形成栅极金属线和公共电极线示意图。
图8是图2所示薄膜晶体管阵列基板制造方法的沉积钝化层示意图。
图9是图2所示薄膜晶体管阵列基板制造方法的形成接触孔示意图。
图10是图2所示薄膜晶体管阵列基板制造方法的形成源/汲极与栅极金属示意图。
图11是图2所示薄膜晶体管阵列基板制造方法的沉积平坦化层示意图。
图12是图2所示薄膜晶体管阵列基板制造方法的形成像素电极示意图。
图13是本发明的薄膜晶体管阵列基板制造方法流程图。
图14是本发明的薄膜晶体管阵列基板制造方法的沉积非晶硅示意图。
图15是本发明的薄膜晶体管阵列基板制造方法的掺杂形成P型多晶硅示意图。
图16是本发明的薄膜晶体管阵列基板制造方法的重掺杂形成n+型多晶硅示意图。
图17是本发明的薄膜晶体管阵列基板制造方法的沉积栅极绝缘层示意图。
图18是本发明的薄膜晶体管阵列基板制造方法的于该栅极绝缘层内布植离子示意图。
图19是本发明的薄膜晶体管阵列基板制造方法的形成栅极金属线和公共电极线示意图。
图20是本发明的薄膜晶体管阵列基板制造方法的沉积钝化层示意图。
图21是本发明的薄膜晶体管阵列基板制造方法的形成接触孔示意图。
图22是本发明的薄膜晶体管阵列基板制造方法的形成源/汲极与栅极金属示意图。
图23是本发明的薄膜晶体管阵列基板制造方法的沉积平坦化层示意图。
图24是本发明的薄膜晶体管阵列基板制造方法的形成像素电极示意图。
【具体实施方式】
请参阅图13，是本发明薄膜晶体管阵列基板制造方法的流程图。该薄膜晶体管阵列基板的制造方法包括如下步骤：在玻璃基底上沉积非晶硅层，并使其结晶成多晶硅薄膜(步骤201)；多晶硅掺杂，形成P型半导体(步骤202)；重掺杂形成n+型多晶硅(步骤203)；沉积氧化硅形成栅极绝缘层(步骤204)；该栅极绝缘层的一部分进行离子元素植入，使该部分的氧化硅层成为介电常数较大的介电层(205)；形成栅极金属线和公共电极线(步骤206)；形成钝化层(步骤207)；蚀刻形成接触孔(步骤208)；形成源/漏极金属与栅极金属(步骤209)；沉积平坦化层(步骤210)；形成像素电极(步骤211)。
请一并参阅图14至图24，是本发明薄膜晶体管阵列基板制造方法的流程，其包括以下步骤：
步骤201如图14所示，提供一玻璃基底430，在该玻璃基底上沉积氮化硅401和氧化硅402作为缓冲层，接着该缓冲层401、402上沉积非晶硅层，并用雷射退火结晶法使其结晶成多晶硅薄膜403。
步骤202如图15所示，在该多晶硅薄膜内掺杂三价离子，形成P型半导体层404。
步骤203如图16所示，在该P型半导体层404上的一部分涂布光阻剂406。然后由光阻剂406做为遮避，在该P型半导体层404内进行重掺杂五价离子，形成n+型多晶硅层405，从而形成半导体层440。该利用光阻遮住的部分为TFT的通道区404。
步骤204如图17所示，除去光阻剂406，然后沉积氧化硅SiOx，形成栅极绝缘层407。
步骤205如图18所示，在该栅极绝缘层407上沉积氮化硅层408，蚀刻该氮化硅层408使部分栅极绝缘层407暴露，植入氮离子元素在该栅极绝缘层407的暴露部分，再将氮化硅层408除去，进行加热制程，进而减少植入离子元素对薄膜所造成的伤害，也可以修补已产生的一些缺陷。植入氮离子元素时所采用的方法是离子布植(Ion Implantation)方法。
其中，该栅极绝缘层407的被氮化硅层408遮蔽的部分介电常数无变化，等于形成该栅极绝缘层407的氧化硅介电常数3.9，该栅极绝缘层407暴露的部分经实施植入氮离子元素成为含氧氮化硅(Silicon Oxynitride)的栅极绝缘层409，该含氧氮化硅的栅极绝缘层409的介电常数可达到大于氧化硅介电常数3.9，小于氮化硅介电常数7.9，该氮离子布植剂量由所需介电常数大小而控制。
步骤206如图19所示，该栅极绝缘层上沉积一金属层，并将其蚀刻图案化形成栅极金属线410和公共电极线411，该公共电极线411形成在该含氧氮化硅的栅极绝缘层409上，并覆盖该栅极绝缘层409；后以栅极金属线为光罩，其周围未能重掺杂的P型半导体层进行轻掺杂五价离子形成n-型多晶硅412，并加热修补掺杂区域的缺陷。
步骤207如图20所示，再沉积氢氮化硅(SiNx:H)和氧化硅(SiOx)，形成钝化层413。
步骤208如图21所示，蚀刻形成接触孔414。
步骤209如图22所示，沉积一金属层，再进行蚀刻形成源/漏极金属接触416、417与栅极金属接触415。
步骤210如图23所示，旋涂一平坦化层418，并形成一接触孔419。
步骤211如图24所示，沉积铟锡氧化物(ITO)，再进行蚀刻形成像素电极420。
请参阅图24，是本发明薄膜晶体管阵列基板400示意图。该薄膜晶体管阵列基板400包括一玻璃基底430、一在该玻璃基底430上形成的半导体层440、一形成在该半导体层440上的栅极绝缘层407和一在该栅极绝缘层407上形成的栅极线410和公共电极线411，其中，该栅极绝缘层407的与该公共电极线411重叠的部分具有可增加栅极绝缘层407介电常数的离子元素。
相较于现有技术，本发明的薄膜晶体管阵列基板400在该栅极绝缘层407的一部分布植有氮离子，从而使该栅极绝缘层407的该部分介电常数增加，可使其大于3.9，并公共电极线411覆盖该栅极绝缘层407的布植有氮离子部分，从而增加公共电极线411和重掺杂的n+型多晶硅层405之间的介电质的介电常数，进而增加公共电极线411和重掺杂之n+型多晶硅层405之间的储存电容值。
但是，本发明薄膜晶体管阵列基板制造方法并不限于第一实施方式所述，其中，步骤205中布植的离子也可以是其它离子元素，如碳、氟、硅、锗、氧等，该步骤205中布植的离子不限于一种离子元素，也可以是碳、氟、硅、锗、氧等离子中的二种或二种以上，该步骤205中氮元素的植入方法不限于离子布植方法，也可以采用等离子掺杂(Plasma Doping)方法，如利用气体等离子NH3、N2O、CH4、GeH4等，将离子植入公共电极线和重掺杂的n+型多晶硅层的间的栅极绝缘层中。
Claims (10)
1.一种薄膜晶体管阵列基板，其包括一玻璃基底、一位于该玻璃基底上的半导体层、一形成在该半导体层上的栅极绝缘层和一形成在该栅极绝缘层上的栅极线和公共电极线，其特征在于：该栅极绝缘层包括一低介电常数区域和一高介电常数区域，该高介电常数区域具有可增加介电常数的离子元素，且该公共电极线对应该栅极绝缘层的高介电常数区域设置。
2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于：该栅极绝缘层材质为氧化硅材质。
3.如权利要求2所述的薄膜晶体管阵列基板，其特征在于：该离子元素是碳、氟、硅、锗、氧或氮元素中的一种或多种。
4.如权利要求1所述的薄膜晶体管阵列基板，其特征在于：该半导体层包括n+型多晶硅与P型半导体，该P型半导体为通道区。
5.一种薄膜晶体管阵列基板的制造方法，其包括以下步骤：提供一玻璃基底，在该玻璃基底上形成一半导体层；沉积氧化硅形成栅极绝缘层；该栅极绝缘层的一部分植入可增加介电常数的离子元素；形成栅极线和公共电极线，其中该公共电极线形成在该植入离子元素部分的栅极绝缘层上。
6.如权利要求5所述的薄膜晶体管阵列基板制造方法，其特征在于：该离子元素植入所采用的方法是离子布植方法。
7.如权利要求5所述的薄膜晶体管阵列基板制造方法，其特征在于：该离子元素植入所采用的方法是等离子掺杂方法。
8.如权利要求5所述的薄膜晶体管阵列基板制造方法，其特征在于：该植入的离子元素是碳、氟、硅、锗、氧或氮元素中的一种或多种。
9.如权利要求5所述的薄膜晶体管阵列基板制造方法，其特征在于：该栅极金属线和公共电极线是同种材质。
10.如权利要求5所述的薄膜晶体管阵列基板制造方法，其特征在于：该形成半导体层的步骤包括：在玻璃基底上沉积一层多晶硅薄膜；进行掺杂形成P型半导体；对该P型半导体一部分重掺杂形成n+型半导体区域而形成。
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Granted publication date: 20081015 Termination date: 20190909 |