JP2809247B2 - 薄膜半導体素子の製造方法 - Google Patents
薄膜半導体素子の製造方法Info
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- semiconductor layer
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Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体素子の製造方
法に関し、特に、アクティブマトリクス型液晶表示装置
を構成する薄膜半導体素子の製造方法に関する。
法に関し、特に、アクティブマトリクス型液晶表示装置
を構成する薄膜半導体素子の製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタ（以下「ＴＦＴ」とい
う）等の薄膜半導体素子は、液晶表示装置の液晶表示部
を構成するスイッチング素子等として利用されている。
ＴＦＴ（スイッチング素子）３と蓄積容量５とを備えた
アクティブマトリクス型液晶表示装置の等価回路が図４
に示されている。図４に示されるように、ＴＦＴ３は、
信号線１と走査線２との各交差点にマトリクス状に形成
されている。ＴＦＴ３のソース／ドレインの一方に、液
晶セル４と蓄積容量５とが並列に接続されている。
う）等の薄膜半導体素子は、液晶表示装置の液晶表示部
を構成するスイッチング素子等として利用されている。
ＴＦＴ（スイッチング素子）３と蓄積容量５とを備えた
アクティブマトリクス型液晶表示装置の等価回路が図４
に示されている。図４に示されるように、ＴＦＴ３は、
信号線１と走査線２との各交差点にマトリクス状に形成
されている。ＴＦＴ３のソース／ドレインの一方に、液
晶セル４と蓄積容量５とが並列に接続されている。
【０００３】各蓄積容量５の一対の電極のうちの一方
（共通電極）は、導線７により相互に接続されている。
また、各液晶セル４の一対の電極のうちの一方は、対向
基板の共通電極６である。
（共通電極）は、導線７により相互に接続されている。
また、各液晶セル４の一対の電極のうちの一方は、対向
基板の共通電極６である。
【０００４】図５は、ＴＦＴ及び蓄積容量の断面を示し
ている。このＴＦＴ及び蓄積容量は、次のように製造さ
れる。まず、石英ガラス等からなる絶縁基板１１上に、
多結晶シリコンからなる半導体層１２が形成された後、
半導体層１２に於いて蓄積容量の一組の電極の内の一方
の電極となる部分１３に対して、不純物がドープされ
る。次に、半導体層１２上に絶縁膜が形成される。この
絶縁膜は、ゲート絶縁膜１４及び蓄積容量絶縁膜１５と
して機能する。絶縁膜が形成された後、ゲート電極１６
と蓄積容量用電極１７が絶縁膜上に形成される。
ている。このＴＦＴ及び蓄積容量は、次のように製造さ
れる。まず、石英ガラス等からなる絶縁基板１１上に、
多結晶シリコンからなる半導体層１２が形成された後、
半導体層１２に於いて蓄積容量の一組の電極の内の一方
の電極となる部分１３に対して、不純物がドープされ
る。次に、半導体層１２上に絶縁膜が形成される。この
絶縁膜は、ゲート絶縁膜１４及び蓄積容量絶縁膜１５と
して機能する。絶縁膜が形成された後、ゲート電極１６
と蓄積容量用電極１７が絶縁膜上に形成される。
【０００５】次に、絶縁基板１１上の半導体層１２へ不
純物イオンとしてＰイオン等の注入が行われる。このイ
オン注入工程中、電極１６及び１７は、半導体層１２の
所定領域（ソース／ドレイン領域１８ａ及び１８ｂ）に
対して選択的にイオンを注入するためのマスクとして使
用される。
純物イオンとしてＰイオン等の注入が行われる。このイ
オン注入工程中、電極１６及び１７は、半導体層１２の
所定領域（ソース／ドレイン領域１８ａ及び１８ｂ）に
対して選択的にイオンを注入するためのマスクとして使
用される。
【０００６】層間絶縁膜１９が堆積された後、層間絶縁
膜１９中にコンタクトホールが開口される。その後、ソ
ース電極１及び画素電極２０が形成され、コンタクトホ
ールを介して、半導体層１２中のソース／ドレイン領域
１８ａ及び１８ｂに接続される。
膜１９中にコンタクトホールが開口される。その後、ソ
ース電極１及び画素電極２０が形成され、コンタクトホ
ールを介して、半導体層１２中のソース／ドレイン領域
１８ａ及び１８ｂに接続される。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、電極１６及び１７（図５）をマス
クとして、半導体層１２のソース／ドレイン領域１８ａ
及び１８ｂに対して選択的にイオンを注入する時に、Ｔ
ＦＴのゲート絶縁膜１４及び蓄積容量絶縁膜１５が絶縁
破壊することがあった。これは、電極１６及び１７が電
気的にフローティング状態にあるため、電極１６及び１
７に注入された電荷が電極１６及び１７に蓄積（チャー
ジアップ）し、それによって、ＴＦＴのゲート絶縁膜１
４及び蓄積容量絶縁膜１５に過大な電圧が印加されるた
めである。
従来技術においては、電極１６及び１７（図５）をマス
クとして、半導体層１２のソース／ドレイン領域１８ａ
及び１８ｂに対して選択的にイオンを注入する時に、Ｔ
ＦＴのゲート絶縁膜１４及び蓄積容量絶縁膜１５が絶縁
破壊することがあった。これは、電極１６及び１７が電
気的にフローティング状態にあるため、電極１６及び１
７に注入された電荷が電極１６及び１７に蓄積（チャー
ジアップ）し、それによって、ＴＦＴのゲート絶縁膜１
４及び蓄積容量絶縁膜１５に過大な電圧が印加されるた
めである。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、イオン注入
時にＴＦＴのゲート絶縁膜及び蓄積容量絶縁膜に過大な
電圧が印加されることがない薄膜半導体素子の製造方法
を提供することにある。
れたものであり、その目的とするところは、イオン注入
時にＴＦＴのゲート絶縁膜及び蓄積容量絶縁膜に過大な
電圧が印加されることがない薄膜半導体素子の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】本発明の薄膜半導体素子
の製造方法は、絶縁基板上に形成された半導体層及び付
加容量下部電極と、該半導体層及び該付加容量下部電極
上に絶縁膜を介して形成されたゲートバスライン及び付
加容量上部電極とを有する薄膜半導体素子の製造方法で
あって、該絶縁膜上に、相互に接続された該ゲートバス
ライン及び該付加容量上部電極を形成する工程と、該ゲ
ートバスラインをマスクとして、該マスクに覆われてい
ない該半導体層の部分に不純物イオンを注入する工程
と、該ゲートバスライン及び該付加容量上部電極の短絡
された部分を切断することにより、導電層を形成する工
程とを包含しており、そのことにより上記目的が達成さ
れる。
の製造方法は、絶縁基板上に形成された半導体層及び付
加容量下部電極と、該半導体層及び該付加容量下部電極
上に絶縁膜を介して形成されたゲートバスライン及び付
加容量上部電極とを有する薄膜半導体素子の製造方法で
あって、該絶縁膜上に、相互に接続された該ゲートバス
ライン及び該付加容量上部電極を形成する工程と、該ゲ
ートバスラインをマスクとして、該マスクに覆われてい
ない該半導体層の部分に不純物イオンを注入する工程
と、該ゲートバスライン及び該付加容量上部電極の短絡
された部分を切断することにより、導電層を形成する工
程とを包含しており、そのことにより上記目的が達成さ
れる。
【００１０】前記不純物イオンを注入する工程は、前記
絶縁基板をイオン注入機内の基板固定導電性治具により
固定し、該基板固定導電性治具を介して前記導電性パタ
ーンを接地する工程を包含することが好ましい。
絶縁基板をイオン注入機内の基板固定導電性治具により
固定し、該基板固定導電性治具を介して前記導電性パタ
ーンを接地する工程を包含することが好ましい。
【００１１】
【実施例】以下に、本発明を実施例について説明する。
図１は、本発明の薄膜半導体素子製造方法に於ける一工
程中の薄膜半導体素子の断面を示している。図示された
薄膜半導体素子は、アクティブマトリクス型液晶表示装
置の液晶表示部を構成する素子である。現実のアクティ
ブマトリクス型液晶表示装置の液晶表示部には、複数の
ＴＦＴ及び蓄積容量が形成されるが、簡単のため、一組
のＴＦＴ及び蓄積容量が図示されている。図１を参照し
ながら、薄膜半導体素子を製造するための主工程を以下
に説明する。
図１は、本発明の薄膜半導体素子製造方法に於ける一工
程中の薄膜半導体素子の断面を示している。図示された
薄膜半導体素子は、アクティブマトリクス型液晶表示装
置の液晶表示部を構成する素子である。現実のアクティ
ブマトリクス型液晶表示装置の液晶表示部には、複数の
ＴＦＴ及び蓄積容量が形成されるが、簡単のため、一組
のＴＦＴ及び蓄積容量が図示されている。図１を参照し
ながら、薄膜半導体素子を製造するための主工程を以下
に説明する。
【００１２】まず、透明ガラスからなる絶縁基板１１上
に、多結晶シリコンからなる半導体層（層厚：１００ｎ
ｍ）１２を形成した後、半導体層１２に於いて蓄積容量
の一組の電極の内の一方の電極となる部分１３に対し
て、不純物がドープされた。次に、半導体層１２上にＳ
ｉＯ2からなる絶縁膜（膜厚：１０ｎｍ）を形成した。
この絶縁膜は、ゲート絶縁膜１４及び容量絶縁膜１５と
して機能する。絶縁膜を形成した後、相互に電気的に接
続された導電性パターン１６及び１７を絶縁膜上に形成
した。ここで、導電性パターン１６及び１７は、Ｐ（リ
ン）がドープされたシリコン膜（膜厚：４５０ｎｍ）か
らフォトリソグラフィ技術及びエッチング技術を用いて
形成された。導電性パターン１６及び１７は、不純物が
ドープされたシリコン膜の代わりに、他の導線性材料
膜、例えば、Ｗ（タングステン）等の高融点金属膜やポ
リサイド膜から形成されていてもよい。
に、多結晶シリコンからなる半導体層（層厚：１００ｎ
ｍ）１２を形成した後、半導体層１２に於いて蓄積容量
の一組の電極の内の一方の電極となる部分１３に対し
て、不純物がドープされた。次に、半導体層１２上にＳ
ｉＯ2からなる絶縁膜（膜厚：１０ｎｍ）を形成した。
この絶縁膜は、ゲート絶縁膜１４及び容量絶縁膜１５と
して機能する。絶縁膜を形成した後、相互に電気的に接
続された導電性パターン１６及び１７を絶縁膜上に形成
した。ここで、導電性パターン１６及び１７は、Ｐ（リ
ン）がドープされたシリコン膜（膜厚：４５０ｎｍ）か
らフォトリソグラフィ技術及びエッチング技術を用いて
形成された。導電性パターン１６及び１７は、不純物が
ドープされたシリコン膜の代わりに、他の導線性材料
膜、例えば、Ｗ（タングステン）等の高融点金属膜やポ
リサイド膜から形成されていてもよい。
【００１３】次に、イオン注入機の注入チャンバ内の基
板固定治具（基板ホルダ）上に絶縁基板１１を搭載し、
図１に示されるように、絶縁基板１１上の半導体層１２
へ不純物イオンとしてＰイオンの注入を行った。注入ド
ーズは、１×１０15ｃｍ-2であった。このイオン注入工
程中、導電性パターン１６及び１７は、半導体層１２の
所定領域（ソース／ドレイン領域１８ａ及び１８ｂ）に
対して選択的にイオンを注入するためのマスクとして使
用された。
板固定治具（基板ホルダ）上に絶縁基板１１を搭載し、
図１に示されるように、絶縁基板１１上の半導体層１２
へ不純物イオンとしてＰイオンの注入を行った。注入ド
ーズは、１×１０15ｃｍ-2であった。このイオン注入工
程中、導電性パターン１６及び１７は、半導体層１２の
所定領域（ソース／ドレイン領域１８ａ及び１８ｂ）に
対して選択的にイオンを注入するためのマスクとして使
用された。
【００１４】導電性パターン１６及び１７は、図１に示
されない他の導電性パターンを含めて、相互に電気的に
接続されている。また、この導電性パターン１６及び１
７は、導電性部材により接地されている。このことを図
２を用いて説明する。図２は、本発明の製造方法の一工
程に於ける製造途中の液晶表示装置の等価回路を示して
いる。図２に於いて、図４に示される回路の構成要素に
対応する構成要素には、図４の回路の構成要素に付され
ている参照番号と同じ参照番号が付されている。図２に
示されるように、この製造途中の液晶表示装置に於いて
は、各走査線２は接続点２１に接続され、接続点２２、
接続点２３、及びイオン注入機を介して、接地されてい
る。また、容量電極共通配線も相互に接続され、接続点
２２、接続点２３及びイオン注入機を介して、接地され
ている。
されない他の導電性パターンを含めて、相互に電気的に
接続されている。また、この導電性パターン１６及び１
７は、導電性部材により接地されている。このことを図
２を用いて説明する。図２は、本発明の製造方法の一工
程に於ける製造途中の液晶表示装置の等価回路を示して
いる。図２に於いて、図４に示される回路の構成要素に
対応する構成要素には、図４の回路の構成要素に付され
ている参照番号と同じ参照番号が付されている。図２に
示されるように、この製造途中の液晶表示装置に於いて
は、各走査線２は接続点２１に接続され、接続点２２、
接続点２３、及びイオン注入機を介して、接地されてい
る。また、容量電極共通配線も相互に接続され、接続点
２２、接続点２３及びイオン注入機を介して、接地され
ている。
【００１５】不純物のイオン注入に伴って、導電性パタ
ーン１６及び１７（図１）に注入された電荷は、相互に
接続された導電性パターン１６及び１７内に均一に分布
し、しかも、速やかにグランドに流出した。このため
に、ゲート絶縁膜１４及び容量絶縁膜１５に対して、局
所的に過大な電圧が印加される可能性が著しく低減され
た。従って、本実施例によれば、ゲート絶縁膜１４及び
容量絶縁膜１５に対して局所的に過大な電圧は印加され
ず、絶縁破壊が防止された。
ーン１６及び１７（図１）に注入された電荷は、相互に
接続された導電性パターン１６及び１７内に均一に分布
し、しかも、速やかにグランドに流出した。このため
に、ゲート絶縁膜１４及び容量絶縁膜１５に対して、局
所的に過大な電圧が印加される可能性が著しく低減され
た。従って、本実施例によれば、ゲート絶縁膜１４及び
容量絶縁膜１５に対して局所的に過大な電圧は印加され
ず、絶縁破壊が防止された。
【００１６】このイオン注入工程の段階では、まだ信号
線１や液晶セル４は形成されていないので、これらは図
２に於いて、点線で示されている。イオン注入後に於い
て、各走査線２及び容量電極共通配線を相互に接続さし
ている導線の所定部分が、例えば、レーザトリマ等によ
り切断される。
線１や液晶セル４は形成されていないので、これらは図
２に於いて、点線で示されている。イオン注入後に於い
て、各走査線２及び容量電極共通配線を相互に接続さし
ている導線の所定部分が、例えば、レーザトリマ等によ
り切断される。
【００１７】図３（ａ）及び（ｂ）を参照しながら、電
荷を導電性パターンからグランドへ流出させる導電性部
材の一例を説明する。図３（ａ）及び（ｂ）には、簡単
化のために、上記ＴＦＴ及び蓄積容量を備えた薄膜半導
体素子の代わりに、４つの薄膜トランジスタを有する薄
膜半導体素子が模式的に示されている。この薄膜半導体
素子は、絶縁基板上に形成された半導体層３３と、半導
体層３３上に形成された絶縁膜３４と、絶縁膜３４上に
形成された導電性パターン３５とを有している。絶縁基
板は、イオン注入機のチャンバ内の基板固定治具３１上
に搭載され、基板固定治具３２により固定される。これ
らの基板固定治具３１及び３２は、共に、導電性材料か
らなる。この導電性材料としては、ＳＵＳ及びカーボン
等が適している。基板固定治具３１は接地されており、
固定治具３２は導電性パターン３５を固定治具３１に電
気的に接続する。
荷を導電性パターンからグランドへ流出させる導電性部
材の一例を説明する。図３（ａ）及び（ｂ）には、簡単
化のために、上記ＴＦＴ及び蓄積容量を備えた薄膜半導
体素子の代わりに、４つの薄膜トランジスタを有する薄
膜半導体素子が模式的に示されている。この薄膜半導体
素子は、絶縁基板上に形成された半導体層３３と、半導
体層３３上に形成された絶縁膜３４と、絶縁膜３４上に
形成された導電性パターン３５とを有している。絶縁基
板は、イオン注入機のチャンバ内の基板固定治具３１上
に搭載され、基板固定治具３２により固定される。これ
らの基板固定治具３１及び３２は、共に、導電性材料か
らなる。この導電性材料としては、ＳＵＳ及びカーボン
等が適している。基板固定治具３１は接地されており、
固定治具３２は導電性パターン３５を固定治具３１に電
気的に接続する。
【００１８】導電性パターン３５の各部は、図３（ｂ）
に示されるように、相互に電気的に接続されている。こ
のため、導電性パターン３５の各部は等電位に維持され
る。また、導電性パターン３５は、基板固定治具３１及
び３２を介して接地されている。このため、ＴＦＴのソ
ース／ドレイン３６を形成するためのイオン注入工程時
において導電性パターン３５に注入された電荷は、速や
かにグランドに流れ出し、絶縁膜３４の破壊が防止され
る。ＴＦＴのソース／ドレイン３６を形成するためのイ
オン注入工程後、導電性パターン３５の一部が切断さ
れ、所望の回路機能を発揮するように、ＴＦＴのゲート
電極（導電層）が形成される。
に示されるように、相互に電気的に接続されている。こ
のため、導電性パターン３５の各部は等電位に維持され
る。また、導電性パターン３５は、基板固定治具３１及
び３２を介して接地されている。このため、ＴＦＴのソ
ース／ドレイン３６を形成するためのイオン注入工程時
において導電性パターン３５に注入された電荷は、速や
かにグランドに流れ出し、絶縁膜３４の破壊が防止され
る。ＴＦＴのソース／ドレイン３６を形成するためのイ
オン注入工程後、導電性パターン３５の一部が切断さ
れ、所望の回路機能を発揮するように、ＴＦＴのゲート
電極（導電層）が形成される。
【００１９】
【発明の効果】本発明によれば、付加容量を有する薄膜
半導体素子にあっても、ゲートバスラインと付加容量上
部電極とを短絡させてイオン注入を行うので、イオン注
入時のチャージアップが防止されるために、絶縁膜の破
壊が生じない。このため、信頼性の高い薄膜半導体素子
が高い歩留りで製造される。
半導体素子にあっても、ゲートバスラインと付加容量上
部電極とを短絡させてイオン注入を行うので、イオン注
入時のチャージアップが防止されるために、絶縁膜の破
壊が生じない。このため、信頼性の高い薄膜半導体素子
が高い歩留りで製造される。
【図１】本発明の薄膜半導体素子の製造方法のイオン注
入工程を説明する断面図である。
入工程を説明する断面図である。
【図２】本発明の薄膜半導体素子の製造方法により液晶
表示装置を形成する場合に於いて、イオン注入工程時に
於ける製造途中の液晶表示装置の等価回路図である。
表示装置を形成する場合に於いて、イオン注入工程時に
於ける製造途中の液晶表示装置の等価回路図である。
【図３】（ａ）は、本発明の薄膜半導体素子の製造方法
に於けるイオン注入工程時に於いて、相互接続されたゲ
ート電極（導電性パターン）と基板固定用治具との接続
を示す断面図であり、（ｂ）は、その接続を示す平面図
である。
に於けるイオン注入工程時に於いて、相互接続されたゲ
ート電極（導電性パターン）と基板固定用治具との接続
を示す断面図であり、（ｂ）は、その接続を示す平面図
である。
【図４】液晶表示装置の等価回路図である。
【図５】液晶表示装置のＴＦＴと蓄積容量とを示す断面
図である。
図である。
１ 信号線 ２ 走査線 ３ ＴＦＴ ４ 液晶セル ５ 蓄積容量
Claims (2)
- 【請求項１】 絶縁基板上に形成された半導体層及び付
加容量下部電極と、該半導体層及び該付加容量下部電極
上に絶縁膜を介して形成されたゲートバスライン及び付
加容量上部電極とを有する薄膜半導体素子の製造方法で
あって、該絶縁膜上に、 相互に接続された該ゲートバスライン及
び該付加容量上部電極を形成する工程と、該ゲートバスライン をマスクとして、該マスクに覆われ
ていない該半導体層の部分に不純物イオンを注入する工
程と、該ゲートバスライン及び該付加容量上部電極の短絡 され
た部分を切断することにより、導電層を形成する工程と
を包含する薄膜半導体素子の製造方法。 - 【請求項２】前記不純物イオンを注入する工程は、前記
絶縁基板をイオン注入機内の基板固定導電性治具により
固定し、該基板固定導電性治具を介して前記導電性パタ
ーンを接地する工程を包含する請求項１に記載の薄膜半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2546792A JP2809247B2 (ja) | 1992-02-12 | 1992-02-12 | 薄膜半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2546792A JP2809247B2 (ja) | 1992-02-12 | 1992-02-12 | 薄膜半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226651A JPH05226651A (ja) | 1993-09-03 |
| JP2809247B2 true JP2809247B2 (ja) | 1998-10-08 |
Family
ID=12166836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2546792A Expired - Lifetime JP2809247B2 (ja) | 1992-02-12 | 1992-02-12 | 薄膜半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809247B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| KR100362703B1 (ko) * | 1999-11-11 | 2002-11-29 | 삼성전자 주식회사 | 박막트랜지스터 제조방법 |
| CN100426115C (zh) * | 2005-09-09 | 2008-10-15 | 群康科技(深圳)有限公司 | 薄膜晶体管阵列基板及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105356A (ja) * | 1982-12-07 | 1984-06-18 | Seiko Epson Corp | マトリツクスアレ−の製造方法 |
| JPH0555258A (ja) * | 1991-08-29 | 1993-03-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
-
1992
- 1992-02-12 JP JP2546792A patent/JP2809247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05226651A (ja) | 1993-09-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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