JP3438411B2 - 絶縁体基板の製造方法および半導体装置の製造方法 - Google Patents
絶縁体基板の製造方法および半導体装置の製造方法Info
- Publication number
- JP3438411B2 JP3438411B2 JP13419895A JP13419895A JP3438411B2 JP 3438411 B2 JP3438411 B2 JP 3438411B2 JP 13419895 A JP13419895 A JP 13419895A JP 13419895 A JP13419895 A JP 13419895A JP 3438411 B2 JP3438411 B2 JP 3438411B2
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- film
- substrate
- active matrix
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/42—Arrangements for providing conduction through an insulating substrate
Description
【０００１】
【産業上の利用分野】本発明は、絶縁体基板上の半導体
装置の製造方法に関し、更に詳しくは、液晶等と組み合
わせた液晶表示装置を構成する薄膜トランジスタのアク
ティブマトリクスアレイ基板の製造方法に関する。
装置の製造方法に関し、更に詳しくは、液晶等と組み合
わせた液晶表示装置を構成する薄膜トランジスタのアク
ティブマトリクスアレイ基板の製造方法に関する。
【０００２】
【従来の技術】絶縁体基板上に薄膜トランジスタ（以
下、ＴＦＴと略記）をマトリクスアレイ状に形成したＴ
ＦＴアクティブマトリクスアレイ基板と液晶とを組み合
わせた液晶表示装置は、近年、ますます小型で高集積の
ＴＦＴアクティブマトリクスアレイ基板による液晶表示
装置や高画素数で大面積のＴＦＴアクティブマトリクス
基板による液晶表示装置を目指した開発、商品化が進め
られている。この様な絶縁体基板を用いる小型で高集積
のＴＦＴアクティブマトリクスアレイ基板や、高画素数
で大面積のＴＦＴアクティブマトリクスアレイ基板を製
造する工程、更に液晶と組み合わせて液晶表示装置を製
造する工程において、静電気に起因する不良が発生する
という問題がある。この静電気は、ＴＦＴアクティブマ
トリクスアレイ基板が絶縁体であるために、製造工程中
における摩擦などによって絶縁体基板に発生するものや
プラズマＣＶＤやＲＩＥ等のプラズマ工程で発生するも
の等が知られている。この静電気が発生すると、ＴＦＴ
アクティブマトリクスアレイの電極配線の交叉する部分
での配線間が層間絶縁膜を通して短絡したり、静電気の
発生した状態のままの配線に接続しているＴＦＴが破壊
したり、特性が劣化したりして、液晶表示装置に線状欠
陥や、画質の劣化という画質不良が出る。
下、ＴＦＴと略記）をマトリクスアレイ状に形成したＴ
ＦＴアクティブマトリクスアレイ基板と液晶とを組み合
わせた液晶表示装置は、近年、ますます小型で高集積の
ＴＦＴアクティブマトリクスアレイ基板による液晶表示
装置や高画素数で大面積のＴＦＴアクティブマトリクス
基板による液晶表示装置を目指した開発、商品化が進め
られている。この様な絶縁体基板を用いる小型で高集積
のＴＦＴアクティブマトリクスアレイ基板や、高画素数
で大面積のＴＦＴアクティブマトリクスアレイ基板を製
造する工程、更に液晶と組み合わせて液晶表示装置を製
造する工程において、静電気に起因する不良が発生する
という問題がある。この静電気は、ＴＦＴアクティブマ
トリクスアレイ基板が絶縁体であるために、製造工程中
における摩擦などによって絶縁体基板に発生するものや
プラズマＣＶＤやＲＩＥ等のプラズマ工程で発生するも
の等が知られている。この静電気が発生すると、ＴＦＴ
アクティブマトリクスアレイの電極配線の交叉する部分
での配線間が層間絶縁膜を通して短絡したり、静電気の
発生した状態のままの配線に接続しているＴＦＴが破壊
したり、特性が劣化したりして、液晶表示装置に線状欠
陥や、画質の劣化という画質不良が出る。
【０００３】従来、この様な製造工程中に発生する静電
気の対策として、図５に示すようにＴＦＴアクティブマ
トリクスアレイの電極配線を、高抵抗半導体膜で配線間
を短絡する半導体層ショートリング、又は導電体膜で配
線間を短絡するショートリングを用いて電極配線を短絡
し、各々の電極配線間に電位差を生じない様にし、配線
交叉部の短絡、ＴＦＴの破壊や特性劣化の防止対策とし
ている。
気の対策として、図５に示すようにＴＦＴアクティブマ
トリクスアレイの電極配線を、高抵抗半導体膜で配線間
を短絡する半導体層ショートリング、又は導電体膜で配
線間を短絡するショートリングを用いて電極配線を短絡
し、各々の電極配線間に電位差を生じない様にし、配線
交叉部の短絡、ＴＦＴの破壊や特性劣化の防止対策とし
ている。
【０００４】ここで従来例として示した図５の構成に関
し、概略的な説明する。このＴＦＴアクティブマトリク
スアレイ基板は絶縁体基板上にＴＦＴ７１がマトリクス
状に配列されていて、各ＴＦＴのソースは１列毎に共通
のデータ線７２に接続され、ドレインは付加容量７４と
液晶に電圧を印加する透明電極７５に接続され、ゲート
は１行毎に共通のゲート線７３に接続されて形成されて
いる。また、各付加容量の電極も共通の配線７６で接続
されている。この様な構成となっているＴＦＴアクティ
ブマトリクスアレイに、前述の如く製造工程中に発生す
る静電気の対策として、高抵抗半導体膜で配線間を短絡
する半導体層ショートリング７７が形成されている。
し、概略的な説明する。このＴＦＴアクティブマトリク
スアレイ基板は絶縁体基板上にＴＦＴ７１がマトリクス
状に配列されていて、各ＴＦＴのソースは１列毎に共通
のデータ線７２に接続され、ドレインは付加容量７４と
液晶に電圧を印加する透明電極７５に接続され、ゲート
は１行毎に共通のゲート線７３に接続されて形成されて
いる。また、各付加容量の電極も共通の配線７６で接続
されている。この様な構成となっているＴＦＴアクティ
ブマトリクスアレイに、前述の如く製造工程中に発生す
る静電気の対策として、高抵抗半導体膜で配線間を短絡
する半導体層ショートリング７７が形成されている。
【０００５】ここでは、半導体層ショートリング７７に
よる静電気対策をしたＴＦＴアクティブマトリクスアレ
イの例として、図５で説明したが、他の例として、導電
体膜で配線間を短絡するショートリングを用いて電極配
線を短絡し、しかも絶縁体基板上に形成されたＴＦＴア
クティブマトリクスアレイ群の間の配線間も導電体膜で
短絡させ、製造工程の最終段階でショートリング等を切
断するか、又はＴＦＴアクティブマトリクスアレイをチ
ップとして基板の切断時にショートリング等を切断して
電極配線を分離する方法もある。
よる静電気対策をしたＴＦＴアクティブマトリクスアレ
イの例として、図５で説明したが、他の例として、導電
体膜で配線間を短絡するショートリングを用いて電極配
線を短絡し、しかも絶縁体基板上に形成されたＴＦＴア
クティブマトリクスアレイ群の間の配線間も導電体膜で
短絡させ、製造工程の最終段階でショートリング等を切
断するか、又はＴＦＴアクティブマトリクスアレイをチ
ップとして基板の切断時にショートリング等を切断して
電極配線を分離する方法もある。
【０００６】しかし、製造工程において発生する静電気
の対策としての従来例では、絶縁体基板が他の物体との
摩擦によって引き起こる静電気の対策としては不十分で
あり、絶縁体基板に静電気が発生するとアクティブマト
リクスを構成するＴＦＴや付加容量の破壊、ＴＦＴの特
性劣化を引き起し画質不良となる。
の対策としての従来例では、絶縁体基板が他の物体との
摩擦によって引き起こる静電気の対策としては不十分で
あり、絶縁体基板に静電気が発生するとアクティブマト
リクスを構成するＴＦＴや付加容量の破壊、ＴＦＴの特
性劣化を引き起し画質不良となる。
【０００７】
【発明が解決しようとする課題】本発明は、上述したご
とく、絶縁体基板を用いた半導体装置、特に液晶表示装
置となるＴＦＴアクティブマトリクスアレイ基板の製造
工程で、静電気発生により引き起こされるＴＦＴの破壊
やＴＦＴの特性劣化という問題点を解決し得る絶縁体基
板の製造方法およびこれを用いた半導体装置の製造方法
を提供することを目的とする。
とく、絶縁体基板を用いた半導体装置、特に液晶表示装
置となるＴＦＴアクティブマトリクスアレイ基板の製造
工程で、静電気発生により引き起こされるＴＦＴの破壊
やＴＦＴの特性劣化という問題点を解決し得る絶縁体基
板の製造方法およびこれを用いた半導体装置の製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の絶縁体基板の製
造方法は、上述の課題を解決する為に提案するものであ
り、半導体装置を１主面上に形成する絶縁体基板の製造
方法であって、まず前記絶縁体基板上の１主面上に形成
する半導体装置の静電気対策に用いられるショートリン
グに対応させて作製したマスクを用い、フォトリソグラ
フィ工程と穿孔加工とにより絶縁体基板の１主面より他
の主面近くに達する開口を１箇所以上設け、次に前記開
口に接続導電体を形成し、その後前記絶縁体基板の他の
主面から、研磨加工により前記接続導電体が現れるまで
絶縁体基板を研磨し、次に前記絶縁体基板の他の主面に
裏面導電体膜を形成して、前記開口部の接続導電体に前
記裏面導電体膜を接続させたことを特徴とするものであ
る。また本発明の半導体装置の製造方法は、請求項１に
記載した絶縁体基板の製造方法による絶縁体基板を用い
てその主面上に形成する半導体装置の製造方法であっ
て、半導体装置の製造工程で形成される高抵抗半導体膜
で配線間を短絡する半導体層ショートリング、又は導電
体膜で配線間を短絡するショートリングの何れかのショ
ートリングと前記貫通孔の接続導電体とを接続させるこ
とを特徴とするものである。
造方法は、上述の課題を解決する為に提案するものであ
り、半導体装置を１主面上に形成する絶縁体基板の製造
方法であって、まず前記絶縁体基板上の１主面上に形成
する半導体装置の静電気対策に用いられるショートリン
グに対応させて作製したマスクを用い、フォトリソグラ
フィ工程と穿孔加工とにより絶縁体基板の１主面より他
の主面近くに達する開口を１箇所以上設け、次に前記開
口に接続導電体を形成し、その後前記絶縁体基板の他の
主面から、研磨加工により前記接続導電体が現れるまで
絶縁体基板を研磨し、次に前記絶縁体基板の他の主面に
裏面導電体膜を形成して、前記開口部の接続導電体に前
記裏面導電体膜を接続させたことを特徴とするものであ
る。また本発明の半導体装置の製造方法は、請求項１に
記載した絶縁体基板の製造方法による絶縁体基板を用い
てその主面上に形成する半導体装置の製造方法であっ
て、半導体装置の製造工程で形成される高抵抗半導体膜
で配線間を短絡する半導体層ショートリング、又は導電
体膜で配線間を短絡するショートリングの何れかのショ
ートリングと前記貫通孔の接続導電体とを接続させるこ
とを特徴とするものである。
【０００９】
【作用】本発明は、上記の様にして作製される絶縁体基
板を用いて、この絶縁体基板の主面に半導体装置を作成
することにより、半導体装置の製造工程で発生した電極
配線上の静電気をショートリングと接続導電体とを通し
て裏面導電体膜に逃がすことができ、また半導体装置の
製造工程での製造装置と絶縁体基板との摩擦により、通
常は静電気が発生するが、絶縁体基板の裏面に裏面導電
体膜を設けることにより防止している。
板を用いて、この絶縁体基板の主面に半導体装置を作成
することにより、半導体装置の製造工程で発生した電極
配線上の静電気をショートリングと接続導電体とを通し
て裏面導電体膜に逃がすことができ、また半導体装置の
製造工程での製造装置と絶縁体基板との摩擦により、通
常は静電気が発生するが、絶縁体基板の裏面に裏面導電
体膜を設けることにより防止している。
【００１０】
【実施例】本発明の実施例に関し、まず始めに図１
（ａ）〜（ｅ）により静電気対策を考慮した絶縁体基板
の製造方法に関して説明し、続いて図２（ａ）〜
（ｃ）、図３（ａ）〜（ｂ）および図４により、前記絶
縁体基板を液晶表示装置のアクティブマトリクスアレイ
基板に適用した実施例により、半導体装置の製造方法に
ついて説明する。まず図１（ａ）に示す如く、ガラス又
は石英等の透明絶縁体基板１１にフォトレジスト１２を
約２μｍの膜厚で塗布する。次に半導体装置の静電気対
策に用いられるショートリングに対応させて作製したマ
スクを用い、フォトレジスト膜１２を露光および現像
し、その後このフォトレジスト膜１２をマスクとして、
異方性ＲＩＥ法等により透明絶縁体基板に約２μｍの深
さの開口１３、１４を開ける。次に図１（ｂ）に示す如
く、フォトレジスト膜１２を除去後に例えばＹＡＧレー
ザー加工装置によるレーザービームを用いて、前記開口
１３、１４の箇所を順次穿孔し、絶縁体基板の裏面付近
まで達する開口を形成する。
（ａ）〜（ｅ）により静電気対策を考慮した絶縁体基板
の製造方法に関して説明し、続いて図２（ａ）〜
（ｃ）、図３（ａ）〜（ｂ）および図４により、前記絶
縁体基板を液晶表示装置のアクティブマトリクスアレイ
基板に適用した実施例により、半導体装置の製造方法に
ついて説明する。まず図１（ａ）に示す如く、ガラス又
は石英等の透明絶縁体基板１１にフォトレジスト１２を
約２μｍの膜厚で塗布する。次に半導体装置の静電気対
策に用いられるショートリングに対応させて作製したマ
スクを用い、フォトレジスト膜１２を露光および現像
し、その後このフォトレジスト膜１２をマスクとして、
異方性ＲＩＥ法等により透明絶縁体基板に約２μｍの深
さの開口１３、１４を開ける。次に図１（ｂ）に示す如
く、フォトレジスト膜１２を除去後に例えばＹＡＧレー
ザー加工装置によるレーザービームを用いて、前記開口
１３、１４の箇所を順次穿孔し、絶縁体基板の裏面付近
まで達する開口を形成する。
【００１１】更に続いて、前記開口１３、１４に接続導
電体１６を形成するために、図１（ｃ）に示す如く、例
えばジシランとジボラン、又はジシランとホスフィンガ
スを用いた減圧ＣＶＤによりボロン又はリンが約１Ｅ２
０／ｃｍ3 ドープされたポリシリコン膜１５を約５００
ｎｍの膜厚に堆積することで、前記開口１３、１４内に
もポリシリコン膜１５が堆積し、これにより接続導電体
１６を形成する。なお、ここでは前記開口１３、１４に
接続導電体１６を形成するために、減圧ＣＶＤ法による
ドープされたポリシリコン膜１５を用いたが、導電ペー
スト等の導電体となる材料の塗布により接続導電体１６
を形成してもよく、又スパッタ装置により導電体をスパ
ッタさせ、前記開口１３、１４の側壁に導電体を堆積さ
せて、接続導電体１６を形成させてもよい。次に、バッ
クエッチ法を用いて絶縁体基板上に堆積したドープされ
たポリシリコン膜１５を除去する為に、まずフォトレジ
スト膜１７を約２μｍの膜厚で塗布する。
電体１６を形成するために、図１（ｃ）に示す如く、例
えばジシランとジボラン、又はジシランとホスフィンガ
スを用いた減圧ＣＶＤによりボロン又はリンが約１Ｅ２
０／ｃｍ3 ドープされたポリシリコン膜１５を約５００
ｎｍの膜厚に堆積することで、前記開口１３、１４内に
もポリシリコン膜１５が堆積し、これにより接続導電体
１６を形成する。なお、ここでは前記開口１３、１４に
接続導電体１６を形成するために、減圧ＣＶＤ法による
ドープされたポリシリコン膜１５を用いたが、導電ペー
スト等の導電体となる材料の塗布により接続導電体１６
を形成してもよく、又スパッタ装置により導電体をスパ
ッタさせ、前記開口１３、１４の側壁に導電体を堆積さ
せて、接続導電体１６を形成させてもよい。次に、バッ
クエッチ法を用いて絶縁体基板上に堆積したドープされ
たポリシリコン膜１５を除去する為に、まずフォトレジ
スト膜１７を約２μｍの膜厚で塗布する。
【００１２】前記フォトレジスト膜１６とドープされた
ポリシリコン膜１５とをエッチバック法を用いてエッチ
ングして行き、絶縁体基板上のドープされたポリシリコ
ン膜１５が除去されるまでエッチングをおこなう。この
工程を経た後の絶縁体基板１１の構造を示したのが図１
（ｄ）である。即ち、絶縁体基板１１に裏面付近に達す
る開口１３、１４が開けられ、この開口１３、１４には
ドープされたポリシリコンの接続導電体１６が埋め込ま
れた型となっている。
ポリシリコン膜１５とをエッチバック法を用いてエッチ
ングして行き、絶縁体基板上のドープされたポリシリコ
ン膜１５が除去されるまでエッチングをおこなう。この
工程を経た後の絶縁体基板１１の構造を示したのが図１
（ｄ）である。即ち、絶縁体基板１１に裏面付近に達す
る開口１３、１４が開けられ、この開口１３、１４には
ドープされたポリシリコンの接続導電体１６が埋め込ま
れた型となっている。
【００１３】次に絶縁体基板の裏面を研磨機により研磨
して行き、接続導電体１６が現れるまで研磨をすすめ
る。その後、この研磨した絶縁体基板１１の裏面に裏面
導電体膜１８をスパッタ装置を用いてスパッタリング
し、約２００ｎｍの膜厚に堆積する。この様にして接続
導電体１６は裏面導電体膜１８に接続され、図１（ｅ）
示す如き絶縁体基板の構造ができる。なお、ここで裏面
導電体膜１８の材料としてはＡｌやＷ等の金属膜でもよ
いが、液晶表示装置を製造する際に、これらの金属を用
いた場合は後ほど説明はするが、液晶表示装置の製造工
程の最終段階で裏面導電体膜１８を除去しなければなら
ず、この余分な製造工程が入る。そこで液晶表示装置の
ＴＦＴアクティブマトリクスアレイ基板の製造に際して
は、裏面導電体膜１８としてＩＴＯ膜等の透明導電膜を
用いると、裏面導電体膜１８の除去工程を省略すること
ができる。上述したものが静電気対策を考慮した絶縁体
基板の製造方法で、本発明の絶縁体基板の製造方法で作
製された絶縁体基板１である。
して行き、接続導電体１６が現れるまで研磨をすすめ
る。その後、この研磨した絶縁体基板１１の裏面に裏面
導電体膜１８をスパッタ装置を用いてスパッタリング
し、約２００ｎｍの膜厚に堆積する。この様にして接続
導電体１６は裏面導電体膜１８に接続され、図１（ｅ）
示す如き絶縁体基板の構造ができる。なお、ここで裏面
導電体膜１８の材料としてはＡｌやＷ等の金属膜でもよ
いが、液晶表示装置を製造する際に、これらの金属を用
いた場合は後ほど説明はするが、液晶表示装置の製造工
程の最終段階で裏面導電体膜１８を除去しなければなら
ず、この余分な製造工程が入る。そこで液晶表示装置の
ＴＦＴアクティブマトリクスアレイ基板の製造に際して
は、裏面導電体膜１８としてＩＴＯ膜等の透明導電膜を
用いると、裏面導電体膜１８の除去工程を省略すること
ができる。上述したものが静電気対策を考慮した絶縁体
基板の製造方法で、本発明の絶縁体基板の製造方法で作
製された絶縁体基板１である。
【００１４】つづいて、図２（ａ）〜（ｃ）、図３
（ａ）〜（ｂ）および図４により前記絶縁体基板１を液
晶表示装置のＴＦＴアクティブマトリクスアレイ基板に
適用した実施例により、半導体装置の製造方法について
説明する。まず、図２（ａ）の様に、前記絶縁体基板１
の上に常圧ＣＶＤによるＳｉＯ2膜等の絶縁膜２１を約
５００ｎｍの膜厚に堆積し、その後フォトリソグラフィ
を用いて絶縁体基板１の接続導電体に対応する箇所の前
記絶縁膜２１に開口２２を形成する。更にこの絶縁体基
板１上に減圧ＣＶＤによりポリシリコン膜２３を約１０
０ｎｍの膜厚に堆積する。これにより接続導電体１６は
ポリシリコン膜２３と接続される。なおこのポリシリコ
ン膜２３は後述するが半導体層ショートリング４として
だけでなくＴＦＴ２や付加容量３の電極としても使用さ
れるものである。
（ａ）〜（ｂ）および図４により前記絶縁体基板１を液
晶表示装置のＴＦＴアクティブマトリクスアレイ基板に
適用した実施例により、半導体装置の製造方法について
説明する。まず、図２（ａ）の様に、前記絶縁体基板１
の上に常圧ＣＶＤによるＳｉＯ2膜等の絶縁膜２１を約
５００ｎｍの膜厚に堆積し、その後フォトリソグラフィ
を用いて絶縁体基板１の接続導電体に対応する箇所の前
記絶縁膜２１に開口２２を形成する。更にこの絶縁体基
板１上に減圧ＣＶＤによりポリシリコン膜２３を約１０
０ｎｍの膜厚に堆積する。これにより接続導電体１６は
ポリシリコン膜２３と接続される。なおこのポリシリコ
ン膜２３は後述するが半導体層ショートリング４として
だけでなくＴＦＴ２や付加容量３の電極としても使用さ
れるものである。
【００１５】次に、図２（ｂ）に示す如く、ポリシリコ
ン膜２３にイオン注入法によりボロンを約１Ｅ１６／ｃ
ｍ3 ほど注入した後、フォトリソグラフィを用いて半導
体層ショートリング４となる部分やＴＦＴ２および付加
容量３となる部分のポリシリコン膜２３は残し、他のポ
リシリコン膜２３はエッチングする。次に前記絶縁体基
板１に、常圧ＣＶＤ法によＳｉＯ2 膜とプラズマＣＶＤ
法によるＳｉ3 Ｎ4 膜をそれぞれ約５０ｎｍ、約３０ｎ
ｍの膜厚で堆積した絶縁膜２４を形成する。その後、フ
ォトレジストをマスクにして付加容量３に相当する部分
の前記ポリシリコン膜２３に、イオン注入法により約１
Ｅ２０／ｃｍ3 のリンを注入し、付加容量３の電極２５
とする。更にその後、半導体層ショートリング４上の前
記絶縁膜２２にフォトリソグラフィを用いて開口２６を
開ける。なお、前記開口２６の場所に関する平面図を省
略しているが、この場所はＴＦＴアクティブマトリクス
アレイのＴＦＴゲートの共通配線と半導体層ショートリ
ング４との交叉する部分である。
ン膜２３にイオン注入法によりボロンを約１Ｅ１６／ｃ
ｍ3 ほど注入した後、フォトリソグラフィを用いて半導
体層ショートリング４となる部分やＴＦＴ２および付加
容量３となる部分のポリシリコン膜２３は残し、他のポ
リシリコン膜２３はエッチングする。次に前記絶縁体基
板１に、常圧ＣＶＤ法によＳｉＯ2 膜とプラズマＣＶＤ
法によるＳｉ3 Ｎ4 膜をそれぞれ約５０ｎｍ、約３０ｎ
ｍの膜厚で堆積した絶縁膜２４を形成する。その後、フ
ォトレジストをマスクにして付加容量３に相当する部分
の前記ポリシリコン膜２３に、イオン注入法により約１
Ｅ２０／ｃｍ3 のリンを注入し、付加容量３の電極２５
とする。更にその後、半導体層ショートリング４上の前
記絶縁膜２２にフォトリソグラフィを用いて開口２６を
開ける。なお、前記開口２６の場所に関する平面図を省
略しているが、この場所はＴＦＴアクティブマトリクス
アレイのＴＦＴゲートの共通配線と半導体層ショートリ
ング４との交叉する部分である。
【００１６】次に、前記絶縁体基１上に減圧ＣＶＤ法で
ポリシリコン膜を約５００ｎｍの膜厚に堆積し、さらに
このポリシリコン膜上にリンガラスを被着形成させポリ
シリコン膜にリンを拡散させ、その後リンガラスを除去
する。その後さらに、フォトリソグラフィを用いてＴＦ
Ｔ２のゲート電極２７、付加容量３の対抗電極２８およ
びＴＦＴ２のゲートの共通電極２９を形成する。次に、
前記絶縁体基１上にフォトレジストを塗布し、前記半導
体層ショートリング４上にフォトレジストを残すマスク
による露光、現像をしてフォトレジストを残し、この状
態でイオン注入法によりＴＦＴ２のソース３０とドレイ
ン３１を形成すべく、リンを約１Ｅ２０／ｃｍ3 ほどポ
リシリコン膜に打ち込む。この様にすることで、セルフ
アラインメント型のＴＦＴ２が形成され、しかも付加容
量３の電極２５に低抵抗値によって接続した状態とな
る。なお、半導体層ショートリング４は高抵抗のままと
なっている。さらに、半導体層ショートリング４上のフ
ォトレジストを除去した状態が図２（ｂ）である。
ポリシリコン膜を約５００ｎｍの膜厚に堆積し、さらに
このポリシリコン膜上にリンガラスを被着形成させポリ
シリコン膜にリンを拡散させ、その後リンガラスを除去
する。その後さらに、フォトリソグラフィを用いてＴＦ
Ｔ２のゲート電極２７、付加容量３の対抗電極２８およ
びＴＦＴ２のゲートの共通電極２９を形成する。次に、
前記絶縁体基１上にフォトレジストを塗布し、前記半導
体層ショートリング４上にフォトレジストを残すマスク
による露光、現像をしてフォトレジストを残し、この状
態でイオン注入法によりＴＦＴ２のソース３０とドレイ
ン３１を形成すべく、リンを約１Ｅ２０／ｃｍ3 ほどポ
リシリコン膜に打ち込む。この様にすることで、セルフ
アラインメント型のＴＦＴ２が形成され、しかも付加容
量３の電極２５に低抵抗値によって接続した状態とな
る。なお、半導体層ショートリング４は高抵抗のままと
なっている。さらに、半導体層ショートリング４上のフ
ォトレジストを除去した状態が図２（ｂ）である。
【００１７】次に、図２（ｃ）に示す如く、常圧ＣＶＤ
法等によるＰＳＧ（リンシリケートガラス）膜で層間絶
縁膜３０を約５００ｎｍほど堆積する。その後、フォト
リソグラフィを用いＴＦＴ２のソース３０部の層間絶縁
膜３２に開口３３を形成すると同時に、図面は省略して
いるが、ＴＦＴ２のソース３０の電極の共通配線が半導
体層ショートリング４と交叉する箇所の層間絶縁膜３２
にも開口を形成する。更にその後、スパッタ装置等によ
りＡｌ等を厚さ約８００ｎｍほどスパッタリングして堆
積し、その後フォトリソグラフィによりソース電極３４
を形成する。次に、また常圧ＣＶＤ法等によるＰＳＧ
（リンシリケートガラス）膜で層間絶縁膜３５を約５０
０ｎｍの膜厚に堆積し、その後フォトリソグラフィを用
いて、ＴＦＴ２のドレイン３１部の層間絶縁膜３５に開
口３６を形成する。更にその後、スパッタ装置等により
ＩＴＯ等の透明電極材料をスパッタリングして約１５０
ｎｍの膜厚に堆積し、その後フォトリソグラフィを用い
てＴＦＴ２のドレイン電極でしかも液晶と対向する電極
３７を形成する。
法等によるＰＳＧ（リンシリケートガラス）膜で層間絶
縁膜３０を約５００ｎｍほど堆積する。その後、フォト
リソグラフィを用いＴＦＴ２のソース３０部の層間絶縁
膜３２に開口３３を形成すると同時に、図面は省略して
いるが、ＴＦＴ２のソース３０の電極の共通配線が半導
体層ショートリング４と交叉する箇所の層間絶縁膜３２
にも開口を形成する。更にその後、スパッタ装置等によ
りＡｌ等を厚さ約８００ｎｍほどスパッタリングして堆
積し、その後フォトリソグラフィによりソース電極３４
を形成する。次に、また常圧ＣＶＤ法等によるＰＳＧ
（リンシリケートガラス）膜で層間絶縁膜３５を約５０
０ｎｍの膜厚に堆積し、その後フォトリソグラフィを用
いて、ＴＦＴ２のドレイン３１部の層間絶縁膜３５に開
口３６を形成する。更にその後、スパッタ装置等により
ＩＴＯ等の透明電極材料をスパッタリングして約１５０
ｎｍの膜厚に堆積し、その後フォトリソグラフィを用い
てＴＦＴ２のドレイン電極でしかも液晶と対向する電極
３７を形成する。
【００１８】なおここで、上記の静電気対策を考慮して
作製された絶縁体基板１と液晶表示装置のＴＦＴアクテ
ィブマトリクスアレイ基板を製造する際の半導体層ショ
ートリング４との位置関係を明確に示したのが、図３
（ａ）、（ｂ）である。図３（ａ）は液晶表示装置のＴ
ＦＴアクティブマトリクスアレイ基板の製造工程途中で
の概略平面構造図で、図３（ｂ）は図３（ａ）のＡ−Ａ
線での概略断面構造図である。半導体層ショートリング
４は個々のＴＦＴアクティブマトリクスアレイ部５１内
にリング状に配置されると同時に、個々のＴＦＴアクテ
ィブマトリクスアレイ部５１内の半導体層ショートリン
グ４を結合した型で形成され、この例においては、４箇
所の絶縁膜の開口２０部を通して接続導電体１９とコン
タクトしている。なお、１点鎖線５２は個々のＴＦＴア
クティブマトリクスアレイ部５１を切断する位置を示す
仮想線である。
作製された絶縁体基板１と液晶表示装置のＴＦＴアクテ
ィブマトリクスアレイ基板を製造する際の半導体層ショ
ートリング４との位置関係を明確に示したのが、図３
（ａ）、（ｂ）である。図３（ａ）は液晶表示装置のＴ
ＦＴアクティブマトリクスアレイ基板の製造工程途中で
の概略平面構造図で、図３（ｂ）は図３（ａ）のＡ−Ａ
線での概略断面構造図である。半導体層ショートリング
４は個々のＴＦＴアクティブマトリクスアレイ部５１内
にリング状に配置されると同時に、個々のＴＦＴアクテ
ィブマトリクスアレイ部５１内の半導体層ショートリン
グ４を結合した型で形成され、この例においては、４箇
所の絶縁膜の開口２０部を通して接続導電体１９とコン
タクトしている。なお、１点鎖線５２は個々のＴＦＴア
クティブマトリクスアレイ部５１を切断する位置を示す
仮想線である。
【００１９】上述した液晶表示装置のＴＦＴアクティブ
マトリクスアレイ基板の製造工程で図２（ｃ）以後は、
この基板上に液晶配向膜（図示せず）を塗布し、液晶に
配向性を持たせるため前記液晶配向膜のラビング処理を
行う。その後、別途作製された透明絶縁体基板上にＩＴ
Ｏ膜と液晶配向膜が形成され、配向処理をした個々のＴ
ＦＴアクティブマトリクスアレイに対応した大きさの基
板が、ＴＦＴアクティブマトリクスアレイ基板上の個々
のＴＦＴアクティブマトリクスアレイに液晶封入の空間
を持って狭着される。そして、液晶封入工程を経た後、
ＴＦＴアクティブマトリクスアレイ基板は個々のＴＦＴ
アクティブマトリクスアレイごとに分離するため切断す
る。その後、製造工程における絶縁体基板の静電気対策
として形成した裏面導電体膜１８を除去して、液晶表示
装置が出来上がる。なお、前述の如く裏面導電体膜１８
にＩＴＯ等の透明導電膜を用いれば、最終工程の裏面導
電体膜１８除去工程を省くことができる。図４は裏面導
電体膜１８に透明導電膜を用いた場合で、ＴＦＴアクテ
ィブマトリクスアレイ基板と透明電極３８を付けた液晶
対向基板３９との間には液晶４０が封入され、個々のＴ
ＦＴアクティブマトリクスアレイごとに分離する前の液
晶表示装置の概略断面図である。
マトリクスアレイ基板の製造工程で図２（ｃ）以後は、
この基板上に液晶配向膜（図示せず）を塗布し、液晶に
配向性を持たせるため前記液晶配向膜のラビング処理を
行う。その後、別途作製された透明絶縁体基板上にＩＴ
Ｏ膜と液晶配向膜が形成され、配向処理をした個々のＴ
ＦＴアクティブマトリクスアレイに対応した大きさの基
板が、ＴＦＴアクティブマトリクスアレイ基板上の個々
のＴＦＴアクティブマトリクスアレイに液晶封入の空間
を持って狭着される。そして、液晶封入工程を経た後、
ＴＦＴアクティブマトリクスアレイ基板は個々のＴＦＴ
アクティブマトリクスアレイごとに分離するため切断す
る。その後、製造工程における絶縁体基板の静電気対策
として形成した裏面導電体膜１８を除去して、液晶表示
装置が出来上がる。なお、前述の如く裏面導電体膜１８
にＩＴＯ等の透明導電膜を用いれば、最終工程の裏面導
電体膜１８除去工程を省くことができる。図４は裏面導
電体膜１８に透明導電膜を用いた場合で、ＴＦＴアクテ
ィブマトリクスアレイ基板と透明電極３８を付けた液晶
対向基板３９との間には液晶４０が封入され、個々のＴ
ＦＴアクティブマトリクスアレイごとに分離する前の液
晶表示装置の概略断面図である。
【００２０】上述した本発明の実施例においては、摩擦
等により発生する静電気の防止効果がどの工程で出てい
るかを述べてこなかったが、ＴＦＴアクティブマトリク
スアレイ基板の製造工程においては、フォトレジスト塗
布装置、露光装置、ＣＶＤ装置、スパッタ装置およびそ
の他製造装置等の搬送系とＴＦＴアクティブマトリクス
アレイ基板との間で摩擦が起こり、通常の絶縁体基板を
使用した場合は静電気が発生するが、本発明の製造方法
で作られた絶縁体基板１を使用すれば上記の摩擦による
静電気の発生を防止出来る。従って、製造工程時の摩擦
で発生する絶縁体基板の静電気によるＴＦＴアクティブ
マトリクスアレイの破壊がなくなる。またＲＩＥやプラ
スマＣＶＤ工程でＴＦＴアクティブマトリクスアレイ基
板の電極配線に帯電する電荷は半導体層ショートリング
４と接続導電体１６を通して裏面導電体膜１８に逃げ、
ゲート電極の共通配線とソース電極の共通配線がオーバ
ーラップする箇所でのショートやＴＦＴ２の破壊を防止
出来る。更にまた、液晶配向処理のラビング時に発生す
る静電気による上記の様なショートやＴＦＴの破壊も防
止出来る。
等により発生する静電気の防止効果がどの工程で出てい
るかを述べてこなかったが、ＴＦＴアクティブマトリク
スアレイ基板の製造工程においては、フォトレジスト塗
布装置、露光装置、ＣＶＤ装置、スパッタ装置およびそ
の他製造装置等の搬送系とＴＦＴアクティブマトリクス
アレイ基板との間で摩擦が起こり、通常の絶縁体基板を
使用した場合は静電気が発生するが、本発明の製造方法
で作られた絶縁体基板１を使用すれば上記の摩擦による
静電気の発生を防止出来る。従って、製造工程時の摩擦
で発生する絶縁体基板の静電気によるＴＦＴアクティブ
マトリクスアレイの破壊がなくなる。またＲＩＥやプラ
スマＣＶＤ工程でＴＦＴアクティブマトリクスアレイ基
板の電極配線に帯電する電荷は半導体層ショートリング
４と接続導電体１６を通して裏面導電体膜１８に逃げ、
ゲート電極の共通配線とソース電極の共通配線がオーバ
ーラップする箇所でのショートやＴＦＴ２の破壊を防止
出来る。更にまた、液晶配向処理のラビング時に発生す
る静電気による上記の様なショートやＴＦＴの破壊も防
止出来る。
【００２１】また、上述した本発明の実施例において
は、ショートリングとして半導体層ショートリング４を
用いた場合について説明したが、導電体のショートリン
グを用い、ＴＦＴアクティブマトリクスアレイ基板の個
々のＴＦＴアクティブマトリクスアレイを切断する際に
分断されるショートリングの場合にも本発明は適用でき
る。更にまた、本発明の実施例は、液晶表示装置のＴＦ
Ｔアクティブマトリクスアレイ基板の絶縁体基板１とこ
の絶縁体基板１を用いたＴＦＴアクティブマトリクスア
レイ製造方法に関してだが、本発明は、絶縁体基板を用
いる他の半導体装置にも適用させることが出来る。
は、ショートリングとして半導体層ショートリング４を
用いた場合について説明したが、導電体のショートリン
グを用い、ＴＦＴアクティブマトリクスアレイ基板の個
々のＴＦＴアクティブマトリクスアレイを切断する際に
分断されるショートリングの場合にも本発明は適用でき
る。更にまた、本発明の実施例は、液晶表示装置のＴＦ
Ｔアクティブマトリクスアレイ基板の絶縁体基板１とこ
の絶縁体基板１を用いたＴＦＴアクティブマトリクスア
レイ製造方法に関してだが、本発明は、絶縁体基板を用
いる他の半導体装置にも適用させることが出来る。
【００２２】
【発明の効果】上述したように、本発明の製造方法を用
いた絶縁体基板上に半導体装置を本発明の製造方法で作
製することにより、製造工程時の摩擦で発生する絶縁体
基板の静電気による半導体装置の破壊がなく、更にプラ
ズマ使用の半導体処理工程での電極に帯電する電荷を基
板外に逃がして半導体装置の破壊を防止することができ
る。また、特に液晶表示装置のアクティブマトリクスア
レイ基板の製造工程で行われる液晶配向処理のラビング
時に発生する静電気によるアクティブマトリクスアレイ
の破壊も防止できる。
いた絶縁体基板上に半導体装置を本発明の製造方法で作
製することにより、製造工程時の摩擦で発生する絶縁体
基板の静電気による半導体装置の破壊がなく、更にプラ
ズマ使用の半導体処理工程での電極に帯電する電荷を基
板外に逃がして半導体装置の破壊を防止することができ
る。また、特に液晶表示装置のアクティブマトリクスア
レイ基板の製造工程で行われる液晶配向処理のラビング
時に発生する静電気によるアクティブマトリクスアレイ
の破壊も防止できる。
【図１】本発明を適用した実施例の絶縁体基板の製造工
程を、その工程順に説明する概略断面図であり、（ａ）
は絶縁体基板表面にフォトリソグラフィを用いて開口を
形成した状態、（ｂ）はレーザービームにより絶縁体基
板の裏面付近まで穿孔した状態、（ｃ）はドープされた
ポリシリコンを堆積し、その上にフォトレジストを塗布
した状態、（ｄ）はフォトレジストとポリシリコンをバ
ックエッチした状態、（ｅ）は絶縁体基板の裏面を研磨
して裏面に導電体膜を堆積した状態である。
程を、その工程順に説明する概略断面図であり、（ａ）
は絶縁体基板表面にフォトリソグラフィを用いて開口を
形成した状態、（ｂ）はレーザービームにより絶縁体基
板の裏面付近まで穿孔した状態、（ｃ）はドープされた
ポリシリコンを堆積し、その上にフォトレジストを塗布
した状態、（ｄ）はフォトレジストとポリシリコンをバ
ックエッチした状態、（ｅ）は絶縁体基板の裏面を研磨
して裏面に導電体膜を堆積した状態である。
【図２】本発明を適用した実施例の絶縁体基板を用い
て、液晶表示装置のアクティブマトリクスアレイ基板を
作製する時の製造工程を、その工程順に説明する概略断
面図であり、（ａ）はポリシリコン膜を接続導電体にコ
ンタクトさせて堆積した状態、（ｂ）ＴＦＴ、付加容量
極、半導体層ショートリング等の形成が進み、ＴＦＴゲ
ート電極を形成した状態、（ｃ）は液晶に対向するＩＴ
Ｏ電極を形成した状態である。
て、液晶表示装置のアクティブマトリクスアレイ基板を
作製する時の製造工程を、その工程順に説明する概略断
面図であり、（ａ）はポリシリコン膜を接続導電体にコ
ンタクトさせて堆積した状態、（ｂ）ＴＦＴ、付加容量
極、半導体層ショートリング等の形成が進み、ＴＦＴゲ
ート電極を形成した状態、（ｃ）は液晶に対向するＩＴ
Ｏ電極を形成した状態である。
【図３】本発明を適用した液晶表示装置のアクティブマ
トリクスアレイ基板の作製で重要な要素となる裏面導電
体膜、接続導電体および半導体層ショートリングの関係
を示すための、アクティブマトリクスアレイ基板の概略
図で、（ａ）はアクティブマトリクスアレイ基板の概略
平面図、（ｂ）は図３（ａ）のＡーＡ線での概略断面図
である。
トリクスアレイ基板の作製で重要な要素となる裏面導電
体膜、接続導電体および半導体層ショートリングの関係
を示すための、アクティブマトリクスアレイ基板の概略
図で、（ａ）はアクティブマトリクスアレイ基板の概略
平面図、（ｂ）は図３（ａ）のＡーＡ線での概略断面図
である。
【図４】本発明を適用した液晶表示装置のアクティブマ
トリクスアレイ基板において、裏面導電体膜に透明導電
膜を用いた場合で、アクティブマトリクスアレイ基板と
液晶対向基板との間には液晶が封入され、個々のアクテ
ィブマトリクスアレイごとに分離する前の液晶表示装置
の概略断面図である。
トリクスアレイ基板において、裏面導電体膜に透明導電
膜を用いた場合で、アクティブマトリクスアレイ基板と
液晶対向基板との間には液晶が封入され、個々のアクテ
ィブマトリクスアレイごとに分離する前の液晶表示装置
の概略断面図である。
【図５】従来の液晶表示装置において、静電気によるア
クティブマトリクスアレイの破壊を防止するために、半
導体層ショートリングを用いたアクティブマトリクスア
レイの概略構成図である。
クティブマトリクスアレイの破壊を防止するために、半
導体層ショートリングを用いたアクティブマトリクスア
レイの概略構成図である。
１ 本発明の絶縁体基板
２ ＴＦＴ
３ 付加容量
４ 半導体層ショートリング
１１ 絶縁体基板
１２ フォトレジスト
１５ ポリシリコン膜
１６ 接続導電体
１８ 裏面導電体膜
２４ 絶縁膜
３０ ソース
３１ ドレイン
３２ 層間絶縁膜
３７ 透明導電膜
Claims (2)
- 【請求項１】 半導体装置を１主面上に形成する絶縁体
基板の製造方法において、 まず前記絶縁体基板の１主面上に形成する半導体装置の
静電気対策に用いられるショートリングに対応させて作
製したマスクを用い、フォトリソグラフィ工程と穿孔加
工とにより絶縁体基板の１主面より他の主面近くに達す
る開口を１箇所以上設け、 次に前記開口に接続導電体を形成し、その後前記絶縁体
基板の他の主面から、研磨加工により前記開口が現れる
まで絶縁体基板を研磨し、 次に前記絶縁体基板の他の主面に裏面導電体膜を形成し
て、前記開口部の接続導電体に前記裏面導電体膜を接続
させたことを特徴とする絶縁体基板の製造方法。 - 【請求項２】 請求項１に記載した絶縁体基板の製造方
法による絶縁体基板を用いてその主面上に形成する半導
体装置の製造方法において、 半導体装置の製造工程で作製される高抵抗半導体膜で配
線間を短絡する半導体層ショートリング、又は導電体膜
で配線間を短絡するショートリングの何れかのショート
リングと、前記貫通孔の接続導電体とを接続させて半導
体装置を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13419895A JP3438411B2 (ja) | 1995-05-31 | 1995-05-31 | 絶縁体基板の製造方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13419895A JP3438411B2 (ja) | 1995-05-31 | 1995-05-31 | 絶縁体基板の製造方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330594A JPH08330594A (ja) | 1996-12-13 |
| JP3438411B2 true JP3438411B2 (ja) | 2003-08-18 |
Family
ID=15122731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13419895A Expired - Fee Related JP3438411B2 (ja) | 1995-05-31 | 1995-05-31 | 絶縁体基板の製造方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3438411B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168110A (ja) * | 1997-08-13 | 1999-03-09 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| JP4632383B2 (ja) | 1998-08-31 | 2011-02-16 | キヤノン株式会社 | 光電変換装置に用いられる半導体装置 |
| US6358767B2 (en) * | 2000-06-08 | 2002-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| JP2006278213A (ja) | 2005-03-30 | 2006-10-12 | Seiko Epson Corp | 電子デバイス用基板、電子デバイス、電子デバイスの製造方法および電子機器 |
| WO2008111205A1 (ja) * | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体装置の製造方法、ウエハ、及びウエハの洗浄装置 |
| JP6431278B2 (ja) | 2014-04-18 | 2018-11-28 | 株式会社ジャパンディスプレイ | 表示装置用基板 |
| JP2015216072A (ja) | 2014-05-13 | 2015-12-03 | 株式会社ジャパンディスプレイ | 有機ｅｌ装置及びその製造方法 |
| CN105231523B (zh) * | 2015-10-08 | 2017-05-17 | 天津理工大学 | 一种以摩擦电纳米发电机为过滤层的高效防护口罩 |
-
1995
- 1995-05-31 JP JP13419895A patent/JP3438411B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08330594A (ja) | 1996-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3734891B2 (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| US5872021A (en) | Method for manufacturing LCD device capable of avoiding short circuit between signal line and pixel electrode | |
| US10573595B2 (en) | Array substrate, fabricating method thereof, and display device | |
| JP3438411B2 (ja) | 絶縁体基板の製造方法および半導体装置の製造方法 | |
| JP3631384B2 (ja) | 液晶表示装置及び液晶表示装置の基板製造方法 | |
| JPH07114281B2 (ja) | ドライバ−内蔵アクティブマトリックス基板 | |
| US5466620A (en) | Method for fabricating a liquid crystal display device | |
| JP2007206712A (ja) | アクティブマトリクス方式液晶表示装置 | |
| JPH1138439A (ja) | アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置 | |
| JP3799915B2 (ja) | 電気光学装置の製造方法並びに半導体基板及び電気光学装置 | |
| JPS60251665A (ja) | 半導体装置の製造方法 | |
| JP3297956B2 (ja) | 半導体装置の製造方法 | |
| JPH08248430A (ja) | 液晶表示装置，液晶表示装置の基板およびその基板の分割方法 | |
| JP2809247B2 (ja) | 薄膜半導体素子の製造方法 | |
| US6462793B1 (en) | Liquid crystal display device and method of fabricating the same | |
| JP2653572B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JP2001177107A (ja) | 薄膜トランジスタ製造方法 | |
| JP3660848B2 (ja) | 表示装置 | |
| JP2677237B2 (ja) | 液晶表示装置の製造方法 | |
| KR100364802B1 (ko) | 더미 셀 배치 방법 | |
| JP2000235195A (ja) | アクティブマトリクス基板、アクティブマトリクス基板を製造する方法、および液晶表示装置を製造する方法 | |
| KR19980020235A (ko) | 정전기방지 액정패널의 제조방법 | |
| JPH05173184A (ja) | 液晶表示装置 | |
| GB2333393A (en) | Liquid crystal display | |
| JPH0555253A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |