JP6431278B2 - 表示装置用基板 - Google Patents

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Description

本発明の実施形態は、表示装置用基板に関する。
液晶表示装置や有機エレクトロルミネッセンス（ＥＬ）表示装置などの表示装置は、絶縁基板上に、画素を駆動するためのゲート配線、ソース配線などの各種配線や、スイッチング素子などを備える。表示装置の製造工程においては、例えば、絶縁基板と各種の製造装置或いは搬送機構等との接触時、摩擦時、剥離時、或いはプラズマＣＶＤ（Chemical vapor deposition）やプラズマエッチング等のプラズマ工程の実施時において、静電気が絶縁基板やフローティング状態の配線及び電極などに蓄積し易い。このため、製造工程において、この静電気に起因してスイッチング素子などの容量を有する要素が静電気放電（Electro Static Discharge：ＥＳＤ）によって破壊されることがある。以下、このような現象を静電破壊と称する。
近年、表示装置の高精細化に伴い、スイッチング素子の小型化、配線の微細化が進んでいる。小型化されたスイッチング素子においては、その容量が小さいため、静電破壊が生じ易い。このため、製造歩留まりの改善が求められている。
特開平７−１４６４９０号公報 特開平８−３３０５９４号公報 特開平１０−２７５７７５号公報
本発明の一態様における目的は、表示装置の製造工程における製造歩留まりを改善することが可能な表示装置用基板を提供することである。
一態様における表示装置用基板は、第１主面と、上記第１主面に対向する第２主面とを有する絶縁基板と、上記絶縁基板の上記第１主面に形成された導電性膜と、上記絶縁基板の上記第２主面に形成されたスイッチング素子及び上記スイッチング素子に接続される画素電極と、を備える。この表示装置用基板において、フッ化水素の含有濃度が１０％以上のフッ酸水溶液を用いたエッチングにおける上記導電性膜の第１エッチングレートが、上記エッチングにおける上記絶縁基板の第２エッチングレートと実質的に同じか、或いは上記第１エッチングレートが上記第２エッチングレートよりも大きく、上記導電性膜は、上記第１主面の略全面に形成され、上記スイッチング素子及び上記画素電極に対向する。
また、他の一態様における表示装置用基板は、アレイ基板と、対向基板と、上記アレイ基板と上記対向基板を貼り合せるシール材と、上記シール材の内側の液晶層と、を備える。上記アレイ基板は、第１主面と前記第１主面に対向する第２主面とを有する絶縁基板と、上記絶縁基板の上記第１主面に形成された、窒化物からなる導電性膜と、前記絶縁基板の上記第２主面に形成されたスイッチング素子及び前記スイッチング素子に接続される画素電極と、を備える。上記対向基板は、上記絶縁基板の上記第２主面に対向する。この表示装置用基板において、上記導電性膜は、上記第１主面の略全面に形成され、上記スイッチング素子及び上記画素電極に対向する。
一態様における表示装置の製造方法は、第１主面に導電性膜が形成された上記絶縁基板の第２主面の上方にスイッチング素子を形成するスイッチング素子形成工程と、上記スイッチング素子が形成された上記絶縁基板の上記第１主面に形成された上記導電性膜を浸食する導電性膜浸食工程と、を含む。
また、他の一態様における表示装置の製造方法は、第１主面に窒化物からなる導電性膜が形成された絶縁基板の第２主面の上方にスイッチング素子を形成するスイッチング素子形成工程を含む。この製造方法において、上記スイッチング素子形成工程は、上記絶縁基板の上記第２主面の上方に半導体層及びこの半導体層と絶縁膜を挟んで対向する第１電極を形成する工程と、上記半導体層において上記第１電極と対向する第１領域を挟む第２領域及び第３領域とそれぞれ電気的に接続された第２電極及び第３電極を形成する工程と、を含む。
図１は、一実施形態に係る液晶表示装置の構成の一部を示す断面図である。 図２は、図１に示した画素の概略平面図である。 図３は、上記液晶表示装置の製造工程の概略的なフローチャートである。 図４は、アレイ基板の製造工程を説明するための断面図である。 図５は、アレイ基板の製造工程を説明するための断面図である。 図６は、第１絶縁基板の端面を示す断面図である。 図７は、アレイ基板の製造工程を説明するための断面図である。 図８は、アレイ基板の製造工程を説明するための断面図である。 図９は、アレイ基板の製造工程を説明するための断面図である。 図１０は、第１絶縁基板を研磨する工程を説明するための断面図である。 図１１は、膜厚ムラの発生原理を説明するための図である。 図１２は、上記実施形態において膜厚ムラが抑制される原理を説明するための図である。 図１３は、ダブルゲート型のスイッチング素子を用いる変形例を説明するための図である。 図１４は、複数の導電性膜が第１絶縁基板に形成される変形例を説明するための図である。
一実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更であって容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表す場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、同一又は類似の構成要素には同一の符号を付し、詳細な説明を省略することがある。
本実施形態においては表示装置が液晶表示装置である場合について説明するが、これに限らず、有機エレクトロルミネッセンス表示装置等の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置であってもよい。また、本実施形態に係る表示装置は、例えばスマートフォン、タブレット端末、携帯電話端末、ノートブックタイプのパーソナルコンピュータ、ゲーム機器等の種々の装置に用いることができる。
図１は、本実施形態に係る液晶表示装置１の構成の一部を示す断面図である。液晶表示装置１は、例えば、アクティブマトリクスタイプの透過型の液晶表示パネルＬＰＮと、バックライトＢＬとを備える。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを有する。このアクティブエリアＡＣＴは、マトリクス状に配列された多数の画素ＰＸを含む。図１においては、１つの画素ＰＸに対応する構成のみを示している。
液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された対向基板ＣＴと、これらアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱとを備える。アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を備える。本実施形態において、第１絶縁基板１０はガラス基板である。但し、第１絶縁基板１０としては、樹脂基板など他種の絶縁基板を用いてもよい。バックライトＢＬは、アレイ基板ＡＲの背面側に配置されている。バックライトＢＬとしては、例えば光源として発光ダイオード（ＬＥＤ）を利用したものなど、種々のタイプを用いることができる。
本実施形態においては、バックライトＢＬと対向する第１絶縁基板１０の表面（外面）を第１主面１０Ａと呼び、対向基板ＣＴと対向する第１絶縁基板１０の表面（内面）を第２主面１０Ｂと呼ぶ。また、これら第１主面１０Ａ及び第２主面１０Ｂと平行にＸ方向及びこのＸ方向に直交するＹ方向を定義する。
図示した例の液晶表示パネルＬＰＮは、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備える。このような構成の液晶表示パネルＬＰＮでは、画素電極ＰＥ及び共通電極ＣＥの間に形成される電界を利用して液晶層ＬＱに含まれる液晶分子がスイッチングされる。
アレイ基板ＡＲは、第２主面１０Ｂ側に、アンダーコート層１１、第１絶縁膜１２、第２絶縁膜１３、第３絶縁膜１４、第４絶縁膜１５、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、第１配向膜ＡＬ１を備える。
第１絶縁基板１０の第２主面１０Ｂは、アンダーコート層１１によって覆われている。アンダーコート層１１は、シリコン酸化物（ＳｉＯ）、シリコン酸窒化物（ＳｉＯＮ）などによって形成されている。
スイッチング素子ＳＷの半導体層ＳＣは、アンダーコート層１１の上に配置されている。半導体層ＳＣは、例えば、多結晶シリコン（ｐ−Ｓｉ）によって形成されている。但し、半導体層ＳＣは、アモルファスシリコン（ａ−Ｓｉ）や酸化物半導体などの他の材料によって形成されていてもよい。なお、アンダーコート層１１を省略して、半導体層ＳＣが第１絶縁基板１０の上に設けられてもよい。
半導体層ＳＣは、第１絶縁膜１２によって覆われている。また、第１絶縁膜１２は、アンダーコート層１１の上にも配置されている。スイッチング素子ＳＷの第１電極ＷＧは、第１絶縁膜１２の上に形成され、半導体層ＳＣの上方に位置している。なお、第１電極ＷＧは、ゲート電極とも呼ばれる。第１電極ＷＧは、例えば、ゲート配線Ｇと一体的に形成され、第２絶縁膜１３によって覆われている。また、この第２絶縁膜１３は、第１絶縁膜１２の上にも配置されている。一例として、第１電極ＷＧ（ゲート配線Ｇ）は、ＭｏＷで形成されている。第１電極ＷＧは、モリブデン、タングステン、アルミニウム、チタン、銅などの金属材料或いはこれらの金属材料を含む合金等によって形成することができる。第１絶縁膜１２及び第２絶縁膜１３は、例えば、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮｘ）などによって形成されている。
スイッチング素子ＳＷの第２電極ＷＳ及び第３電極ＷＤは、第２絶縁膜１３の上に形成されている。第２電極ＷＳは、ソース電極とも呼ばれる。また、第３電極ＷＤは、ドレイン電極とも呼ばれる。第２電極ＷＳは、例えば、ソース配線Ｓと一体的に形成されている。第２電極ＷＳ（ソース配線Ｓ）及び第３電極ＷＤは、第１電極ＷＧと同様の材料にて形成されている。これらの第２電極ＷＳ及び第３電極ＷＤは、それぞれ第１絶縁膜１２及び第２絶縁膜１３を貫通する第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を通して半導体層ＳＣに電気的に接続している。なお、図１においては、スイッチング素子ＳＷの一例として、シングルゲート型かつトップゲート型の薄膜トランジスタを示している。トップゲート型の薄膜トランジスタは、ボトムゲート型に比べて寄生容量が低減できるので好適である。
スイッチング素子ＳＷは、第３絶縁膜１４によって覆われている。この第３絶縁膜１４は、第２絶縁膜１３の上にも配置されている。第３絶縁膜１４は、例えば、透明な樹脂材料によって形成されている。
共通電極ＣＥは、第３絶縁膜１４の上に形成されている。このような共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。この共通電極ＣＥの上には、第４絶縁膜１５が配置されている。また、この第４絶縁膜１５は、第３絶縁膜１４の上にも配置されている。第４絶縁膜１４は、例えばシリコン窒化物（ＳｉＮｘ）によって形成されている。
第３絶縁膜１４及び第４絶縁膜１５には、第３電極ＷＤまで貫通した第３コンタクトホールＣＨ３が形成されている。共通電極ＣＥは、この第３コンタクトホールＣＨ３には延出していない。
画素電極ＰＥは、第４絶縁膜１５の上に形成され、共通電極ＣＥと対向している。この画素電極ＰＥは、第３コンタクトホールＣＨ３を介してスイッチング素子ＳＷの第３電極ＷＤと電気的に接続されている。また、この画素電極ＰＥは、１以上のスリットＰＳＬを有する複数本の線状電極で形成されているが、スリットＰＳＬを有さない１本の線状電極で形成されてもよい。このような画素電極ＰＥは、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。
画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。また、この第１配向膜ＡＬ１は、第４絶縁膜１５も覆っている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。本実施形態においては、アレイ基板ＡＲと対向する第２絶縁基板２０の表面（内面）を第１主面２０Ａと呼び、第１絶縁基板１０の他方の表面（外面）を第２主面２０Ｂと呼ぶ。対向基板ＣＴは、第２絶縁基板２０の第１主面２０Ａ側に、各画素ＰＸを区画するブラックマトリクス２１、カラーフィルタ２２、オーバーコート層２３などを備える。
ブラックマトリクス２１は、第２絶縁基板２０の第１主面２０Ａに配置される。ブラックマトリクス２１は、アクティブエリアＡＣＴにおいて各画素ＰＸを区画し、開口部ＡＰを形成するものであって、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向する。
カラーフィルタ２２は、開口部ＡＰに形成され、ブラックマトリクス２１の上にも延在している。このカラーフィルタ２２は、互いに異なる複数の色に着色された樹脂材料によって形成されている。例えば、カラーフィルタ２２は、一画素を赤、緑及び青の３色のサブ画素で構成する場合、赤色、緑色及び青色の３色にそれぞれ着色された樹脂材料によって形成されている。或いは、透過率を向上させるなどのために、一画素を、例えば赤、緑、青及び白の４色のサブ画素で構成する場合、カラーフィルタ２２は、赤色、緑色、青色にそれぞれ着色された樹脂材料によって形成されるのに加えて、白色あるいは透明の樹脂材料によって形成される。なお、白色のサブ画素においては、カラーフィルタとして機能する樹脂材料を除去してもよい。異なる色のカラーフィルタ２２間の境界は、ブラックマトリクス２１上に位置している。
オーバーコート層２３は、カラーフィルタ２２を覆っている。このオーバーコート層２３は、ブラックマトリクス２１やカラーフィルタ２２の表面の凹凸を平坦化する。このようなオーバーコート層２３は、透明な樹脂材料によって形成されている。また、オーバーコート層２３は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に封入された液晶分子を含む液晶組成物によって構成されている。
アレイ基板ＡＲの外面、すなわち第１絶縁基板１０の第１主面１０Ａには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面、すなわち第２絶縁基板２０の第２主面２０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸（あるいは第１吸収軸）と第２偏光板ＰＬ２の第２偏光軸（あるいは第２吸収軸）とは、例えば互いに直交するクロスニコルの位置関係にある。
第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、アレイ基板ＡＲ及び対向基板ＣＴの基板主面（Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）されている。
なお、第１偏光板ＰＬ１の第１偏光軸は、例えば、第１配向膜ＡＬ１の配向処理方向と平行な方位に設定され、第２偏光板ＰＬ２の第２偏光軸は、第１配向膜ＡＬ１の配向処理方向と直交する方位に設定されている。
図２は、図１に示した画素ＰＸの概略平面図である。ここでは、画素ＰＸを構成する要素のうち、説明に必要な一部の要素のみを図示し、共通電極ＣＥの図示を省略している。図示した例では、各ソース配線Ｓが屈曲しながらＹ方向に沿って延びているが、各ソース配線ＳはＹ方向に沿って直線状に延びてもよい。第１電極ＷＧを含むゲート配線Ｇは、Ｘ方向に沿って直線状に延びている。
半導体層ＳＣは、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２の間で屈曲しながら延びてゲート配線Ｇと交差する。以下の説明においては、半導体層ＳＣにおいて、ゲート配線Ｇ（或いは第１電極ＷＧ）と対向する領域を第１領域Ｒ１と呼び、第１領域Ｒ１を挟む２つの領域をそれぞれ第２領域Ｒ２及び第３領域Ｒ３と呼ぶ。これらの第２領域Ｒ２及び第３領域Ｒ３は、不純物を含有する不純物領域に相当する。第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３は、それぞれ、チャネル領域、ソース領域及びドレイン領域と呼ばれることもある。
半導体層ＳＣの第２領域Ｒ２及び第３領域Ｒ３は、第１領域Ｒ１よりも低抵抗化されている。第２領域Ｒ２は、第１コンタクトホールＣＨ１を介してソース配線Ｓ（或いは第２電極ＷＳ）とコンタクトしている。また、第３領域Ｒ３は、第２コンタクトホールＣＨ２を介して第３電極ＷＤとコンタクトしている。第３電極ＷＤは、第３コンタクトホールＣＨ３を介して画素電極ＰＥとコンタクトしている。
図２（ａ）に示すように、半導体層ＳＣの第１領域Ｒ１は、Ｘ方向に沿う幅がＷであり、Ｙ方向に沿う長さがＬの矩形状を成す。幅Ｗ及び長さＬは、例えば第１領域Ｒ１の面積が２０μm２以下となるように定める。一例として、幅Ｗを５μmに定め、長さＬを３μmに定める。この場合において、第１領域Ｒ１の面積は１５μm２である。このように、第１領域Ｒ１の面積が２０μm２以下程度の小型のスイッチング素子ＳＷを用いることで、液晶表示装置１を高精細化することができる。
以上のような構成の液晶表示装置１の動作について説明する。
画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないオフ時においては、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子は、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向に初期配向する。以下、液晶分子が初期配向する方向を初期配向方向と称する。
オフ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、オフ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたオン時においては、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子は、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。
このようなオン時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子の配向状態（あるいは、液晶層のリタデーション）に応じて変化する。このため、オン時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
続いて、液晶表示装置１の製造方法の一例について説明する。
図３は、液晶表示装置１が製造される流れを概略的に示すフローチャートである。先ず、第１絶縁基板１０の第２主面１０Ｂの上に、アンダーコート層１１、第１絶縁膜１２、第２絶縁膜１３、第３絶縁膜１４、第４絶縁膜１５、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、第１配向膜ＡＬ１などが形成されたアレイ基板ＡＲを製造する（ステップＳＴ１）。
一方で、第２絶縁基板２０の第１主面２０Ａの上に、各画素ＰＸを区画するブラックマトリクス２１、カラーフィルタ２２、オーバーコート層２３、第２配向膜ＡＬ２などが形成された対向基板ＣＴを製造する（ステップＳＴ２）。柱状スペーサは、アレイ基板ＡＲ及び対向基板ＣＴのいずれか一方に、あるいは両方にそれぞれ形成してもよいが、一例では、ステップＳＴ２において、対向基板ＣＴを形成する過程で形成される。
続いて、アレイ基板ＡＲに対向基板ＣＴを貼り合せるためのシール材を塗布あるいは印刷する（ステップＳＴ３）。シール材は、アレイ基板ＡＲ及び対向基板ＣＴのいずれに形成してもよいが、一例では、ステップＳＴ３において、アレイ基板ＡＲ側に形成される。このとき、シール材は、例えば、ループ状に形成される。その後、さらに、アレイ基板ＡＲ上において、シール材によって囲まれた内側に対して適量の液晶材料を滴下する。
このようにシール材が塗布され、液晶材料が滴下されたアレイ基板ＡＲに対して、対向基板ＣＴを貼り合せる（ステップＳＴ４）。液晶材料は、アレイ基板ＡＲと対向基板ＣＴとの間において均一に拡がり、封入される。
なお、ここではアレイ基板ＡＲと対向基板ＣＴとを貼り合せる前に液晶材料を滴下する方法を例示したが、この例に限られない。例えば、液晶注入口を有するようにシール材を形成し、アレイ基板ＡＲと対向基板ＣＴとが貼り合わされた後に、液晶注入口から液晶材料が注入されてもよい。
この貼り合せの後、第１絶縁基板１０及び第２絶縁基板２０が所定の厚さとなるように、第１絶縁基板１０の第１主面１０Ａ及び第２絶縁基板２０の第２主面２０Ｂを研磨する（ステップＳＴ５）。本実施形態において、第１絶縁基板１０及び第２絶縁基板２０はガラス基板であり、ケミカルエッチングによって研磨される。この研磨は、例えば、フッ化水素の質量パーセント濃度が１０％以上のフッ酸水溶液をエッチング液として用いたエッチングにより行う。
その後、このような研磨を経て薄型化されたアレイ基板ＡＲ及び対向基板ＣＴに第１光学素子ＯＤ１及び第２光学素子ＯＤ２などを設け、ゲート配線Ｇ及びソース配線Ｓの駆動回路などを設けることで液晶表示パネルＬＰＮが完成する。さらに、この液晶表示パネルＬＰＮの背面側にバックライトＢＬを設け、必要に応じて第２光学素子ＯＤ２の上にカバーガラスやタッチパネルなどを設けることで、液晶表示装置１が完成する。
このような製造過程においては、成膜やパターニングを施すための製造装置のステージや搬送機構と第１絶縁基板１０との摩擦などに起因して生じる静電気により、第１絶縁基板１０が帯電することがある。この帯電により、例えばスイッチング素子ＳＷなどの容量を有する要素が静電破壊を起こす可能性がある。
以下、このような静電破壊を防止するための対策例について説明する。図４〜図９は、図３におけるステップＳＴ１、すなわちアレイ基板ＡＲの製造工程の詳細を説明するための断面図である。
先ず、図４に示すように第１主面１０Ａ及び第２主面１０Ｂに成膜等が施されていない第１絶縁基板（ガラス基板）１０を用意する。
続いて、図５に示すように、第１絶縁基板１０の第１主面１０Ａの略全面に導電性膜３０を形成する。この導電性膜３０の材料としては、例えば各種の金属、金属化合物、或いはＩＴＯ等の光透過性を有する材料を用いることができる。例えば、導電性膜３０の材料として、高融点金属の窒化物或いは酸化物を用いることにより、高温環境下で実施される製造工程においても導電性膜３０の溶融や変形を防ぐことができる。なお、一般に、窒化物の方が酸化物に比べて導電性に優れる。また、酸化物は、例えば水素などのガスと反応し易いためにアレイ基板ＡＲの製造工程における各種のプロセスに影響を与え得る。これらの観点に基づいた場合、導電性膜３０は、高融点金属の窒化物であることが好ましい。高融点金属としては、タングステン、タンタル、モリブデン、ニオブ、或いはこれらの合金などが挙げられる。また、導電性膜３０は、金属または合金等の単体を用いてもよい。
また、本実施形態においては、導電性膜３０の材料として以下の条件１，２を満たす材料を用いることが望ましい。
［条件１］フッ化水素の質量パーセント濃度が１０％以上、好ましくは３０％以上のフッ酸水溶液をエッチング液として用いたエッチングにおけるエッチングレート（第１エッチングレート）が、同条件のエッチングにおける第１絶縁基板１０のエッチングレート（第２エッチングレート）と実質的に同じか、或いは第１エッチングレートが第２エッチングレートよりも大きい。
［条件２］フッ化水素の質量パーセント濃度が１％以下、若しくは２％以下のフッ酸水溶液をエッチング液として用いたエッチングにおけるエッチングレート（第３エッチングレート）が、１nm/sec以下である。
導電性を有し、かつ条件１，２を満たす窒化物の一例として、タングステンナイトライドが挙げられる。タングステンナイトライドである導電性膜３０は、例えば反応性スパッタリングにより第１絶縁基板１０の第１主面１０Ａに成膜することができる。この反応性スパッタリングは、例えば、真空チャンバ内にタングステンのターゲットと第１絶縁基板１０とを設置し、第１絶縁基板１０の温度が約１００℃の状態で、このチャンバ内にアルゴン９７％、窒素３％の反応性ガスを導入して実施する。
本実施形態において、導電性膜３０は、２００nm以下、若しくは１００nm以下程度の厚さとなるように薄く形成される。一例として、導電性膜３０の厚さは５０nmである。ただし、導電性膜３０の膜厚は、フッ酸水溶液の濃度やエッチングレート、第１絶縁基板１０の研磨量等に応じて適宜設定されるものである。
導電性膜３０は、例えば図６（ａ）に示すように、第１絶縁基板１０の端面１０Ｃに付着しないように、端面１０Ｃをマスクして形成する。表示装置の製造工程において、第１絶縁基板１０に各種のパターニング等を施す際には、第１絶縁基板１０の位置合わせのために、端面１０Ｃに機械的機構を接触させるメカニカルアライメントが実施されることがある。このメカニカルアライメントの実施に際して、端面１０Ｃに導電性膜３０が付着していると、位置合わせにずれが生じる恐れがある。また、端面１０Ｃに機械的機構を接触させた際に、端面１０Ｃに付着した導電性膜３０が剥がれ落ちてパーティクルとなり、このパーティクルが後の工程などに悪影響を与える恐れもある。端面１０Ｃに導電性膜３０が付着しないようにすることで、これらの事態を防ぐことができる。
なお、上記の位置合わせが光学アライメントにより行われる場合など、端面１０Ｃに導電性膜３０が付着しても差し支えないならば、例えば図６（ｂ）に示すように、端面１０Ｃに導電性膜３０が付着していてもよい。導電成膜３０をＣＶＤ法によって成膜する場合には、端面１０Ｃに導電性膜３０が付着しやすい。
導電性膜３０を形成した後、スイッチング素子ＳＷを形成する工程（スイッチング素子形成工程）に移る。すなわち、図７に示すように、第１絶縁基板１０の第２主面１０Ｂ側にアンダーコート層１１を形成し、このアンダーコート層１１の略全面に亘って半導体層ＳＣを形成し、この半導体層ＳＣを各スイッチング素子ＳＷが形成される領域に対応した島状にパターニングする。
さらに、島状の半導体層ＳＣ及びアンダーコート層１１の上に第１絶縁膜１２を成膜し、この第１絶縁膜１２の上に第１電極ＷＧ（ゲート配線Ｇ）の材料となる導電性膜を形成し、この導電性膜をパターニングして第１電極ＷＧを形成する。
続いて、イオン注入法等により、第１電極ＷＧをマスクとして半導体層ＳＣの第２領域Ｒ２及び第３領域Ｒ３に不純物を注入し、これらの第２領域Ｒ２及び第３領域Ｒ３を第１領域Ｒ１よりも低抵抗化する。その後、第１電極ＷＧ及び第１絶縁膜１２の上に第２絶縁膜１３を成膜し、この第２絶縁膜１３及び第１絶縁膜１２をエッチングして半導体層ＳＣまで貫通する第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を設ける。
第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を設けた後、これらを通じて露出した半導体層ＳＣの一部をフッ酸水溶液にて洗浄し、半導体層ＳＣの表面に形成された酸化膜や異物等を除去する洗浄工程に移る。この洗浄工程で用いるフッ酸水溶液は、例えばフッ化水素の質量パーセント濃度が１％以下のフッ酸水溶液であって、当該洗浄用のノズルから図７に示す状態のアレイ基板ＡＲの全体に噴霧される。すなわち、このフッ酸水溶液は、導電性膜３０にも付着する。導電性膜３０は、条件２として上述した通り、このフッ酸水溶液に対するエッチングレートが１nm/sec以下と極めて低い。したがって、この洗浄において、導電性膜３０はフッ酸水溶液によって浸食されるが、導電性膜３０を除去するには至らない程度の浸食であり、膜厚は薄くなるものの導電性膜３０は絶縁基板１０に除去されずに残っている。この洗浄工程は、後述する研磨工程同様に、導電性膜３０をフッ酸水溶液により浸食する導電性膜浸食工程と本明細書では表現している。
このような洗浄の後、第２絶縁膜１３及び各コンタクトホールＣＨ１，ＣＨ２から露出した半導体層ＳＣの上から第２電極ＷＳ（ソース配線Ｓ）及び第３電極ＷＤの材料となる導電性膜を形成する。そして、この導電性膜をパターニングすることにより、図８に示すように、第１コンタクトホールＣＨ１を介して半導体層ＳＣの第２領域Ｒ２にコンタクトする第２電極ＷＳ（ソース配線Ｓ）と、第２コンタクトホールＣＨ２を介して半導体層ＳＣの第３領域Ｒ３にコンタクトする第３電極ＷＤとを形成する。
このようにしてスイッチング素子ＳＷを形成した後、図９に示すように、第２絶縁膜１３、第２電極ＷＳ（ソース配線Ｓ）及び第３電極ＷＤの上に、第３絶縁膜１４、共通電極ＣＥ、第４絶縁膜１５を順に形成する。なお、第３絶縁膜１４及び第４絶縁膜１５を貫通する第３コンタクトホールＣＨ３は、第３絶縁膜１４を貫通するコンタクトホールと、第４絶縁膜１５を貫通するコンタクトホールとを別々に形成することで設けられる。さらに、第３コンタクトホールＣＨ３を介して第３電極ＷＤにコンタクトする画素電極ＰＥを形成し、第４絶縁膜１５及び画素電極ＰＥを覆うように第１配向膜ＡＬ１を成膜し、この第１配向膜ＡＬ１に対して配向処理を施す。この段階において、第１絶縁基板１０の第１主面１０Ａに形成された導電性膜３０は除去されずに残っている。
このようにして製造されたアレイ基板ＡＲは、ステップＳＴ２にて別途に製造された対向基板ＣＴとステップＳＴ４にて貼り合わされる。その後のステップＳＴ５の研磨工程（導電性膜浸食工程）において、図１０に示すように導電性膜３０が除去されるとともに、第１絶縁基板１０の第１主面１０Ａがフッ酸水溶液により化学的に研磨される。この研磨工程で用いるフッ酸水溶液は、フッ化水素の質量パーセント濃度が１０％以上のフッ酸水溶液である。
すなわち、この研磨で用いられるフッ酸水溶液により先ず導電性膜３０が浸食されて、導電性膜３０が除去される。次いで、このフッ酸水溶液により、図１０に示すように第１絶縁基板１０の厚さがＷ１からＷ２となるまで第１主面１０Ａが浸食される。図１０においては、フッ酸水溶液により浸食される前の第１主面１０Ａの位置を１点鎖線で示している。厚さＷ１は、例えば１.０mm以下である。一例として、厚さＷ１は約０.５mmであり、厚さＷ２は約０.１５mmである。この場合において、第１絶縁基板１０は約０.３５mm研磨される。なお、対向基板ＣＴについても、第２絶縁基板２０は、第１絶縁基板１０と同等に研磨される。このように研磨された後のアレイ基板ＡＲ及び対向基板ＣＴを用いて、上述のように液晶表示装置１が製造される。
一般的な表示装置の製造工程においては、絶縁基板と各種の製造装置或いは搬送機構等との接触時、摩擦時、剥離時、或いはプラズマＣＶＤ等のプラズマ工程の実施時に静電気が生じる。このような静電気が絶縁基板において局所的に蓄積すると、その部分の近傍に形成されたスイッチング素子ＳＷや各種配線が静電破壊を起こす恐れがある。この静電破壊は、第２絶縁膜１３を形成する際に、ゲート配線Ｇや第１電極ＷＧを形成する導電層と半導体層ＳＣとの間、或いはフローティング状態の配線間で生じ易い。これに対し、本実施形態では、スイッチング素子ＳＷの形成に際して第１絶縁基板１０の第１主面１０Ａに導電性膜３０が存在するため、製造工程で生じる上記の静電気が導電性膜３０において分散する。したがって、静電気が局所的に蓄積することがなくなり、スイッチング素子ＳＷや各種配線の静電破壊を防ぐことができる。
また、本実施形態においては、導電性膜３０がスイッチング素子ＳＷの形成後の工程において除去される。したがって、導電性膜３０が液晶表示装置１の表示品位に影響を与えることはない。さらに、導電性膜３０は、第１絶縁基板１０の第１主面１０Ａを研磨する工程において除去される。したがって、導電性膜３０を除去するためだけの特別な工程を加える必要がない。
なお、ソース配線Ｓや、スイッチング素子ＳＷの第２電極ＷＳ及び第３電極ＷＤが形成された後は、スイッチング素子ＳＷがソース配線Ｓなどと電気的に導通した状態となる。したがって、第１電極ＷＧと半導体層ＳＣとの間の電荷が分散されるようになり、静電破壊が生じにくくなる。また、ソース配線Ｓ及びゲート配線Ｇを半導体層などを介して短絡させるショートリング（ガードリングとも呼ばれる）を設ける場合、このショートリングが形成された後にはスイッチング素子ＳＷの静電破壊を防ぐことができる。このようなショートリングは、一般に、第２電極ＷＳ及び第３電極ＷＤの形成とともに完成する。このようにショートリングが完成した後であれば、導電性膜３０は、第１絶縁基板１０を研磨する工程よりも前の工程において除去されてもよい。
なお、上記の静電破壊は、半導体層ＳＣと第１電極ＷＧとが対向する第１領域Ｒ１の面積が小さいスイッチング素子ＳＷほど生じ易い。特に、第１領域Ｒ１の面積が２０μm２以下になると、静電破壊の発生数が極端に上昇する。この静電破壊の多くは、ショートリングを設ける以前の製造工程において発生する。したがって、本実施形態のように導電性膜３０を設けることで静電破壊が防止される効果は、第１領域Ｒ１の面積が２０μm２以下となるスイッチング素子ＳＷを有する液晶表示装置１の製造工程においてより一層顕著に現れる。
また、本実施形態においては、上述の条件１のように、質量パーセント濃度が１０％以上のフッ酸水溶液に対する導電性膜３０の第１エッチングレートが、このフッ酸水溶液に対する第１絶縁基板１０の第２エッチングレートと実質的に同じか、或いは第２エッチングレートよりも大きい。したがって、仮にフッ酸水溶液による導電性膜３０の浸食にムラがあり、第１主面１０Ａが部分的にフッ酸水溶液に晒される期間があったとしても、この期間において第１主面１０Ａが浸食される厚さが低く抑えられ、第１主面１０Ａを平坦に仕上げることができる。
また、本実施形態のように導電性膜３０が２００nm以下、若しくは１００nm以下程度に薄ければ、上記研磨工程におけるフッ酸水溶液を用いることにより、この導電性膜３０を極めて短時間で除去することができる。したがって、上述のように第１主面１０Ａが部分的にフッ酸水溶液に晒される期間があったとしても、この期間は第１絶縁基板１０を研磨する期間に対して極めて短いものとなるので、第１主面１０Ａを平坦に仕上げることができる。例えば、導電性膜３０の厚さが１００nmであり、第１絶縁基板１０を０.３５mm研磨する場合を想定すると、第１絶縁基板１０は導電性膜３０の厚さの約３５００倍の厚さ分だけ研磨されることになる。したがって、導電性膜３０を除去するための期間は、第１絶縁基板１０を研磨する期間に比べて極めて短いものとなる。
また、本実施形態においては、上述の条件２のように、フッ化水素の質量パーセント濃度が１％以下のフッ酸水溶液に対する導電性膜３０の第３エッチングレートが１nm/sec以下である。このような導電性膜３０を用いれば、半導体層ＳＣのフッ酸水溶液を用いた洗浄において、導電性膜３０は浸食されて薄くなるものの、除去されることはない。
発明者は、製造過程において第１絶縁基板１０の第１主面１０Ａにタングステンナイトライドの導電性膜３０を設けて表示装置を製造した場合と、導電性膜３０を設けずに表示装置を製造した場合とにおけるスイッチング素子ＳＷの静電破壊の発生状況を検証した。この検証においては、導電性膜３０を設ける場合と設けない場合の双方について、１５００mm×１８００mmの大判サイズのガラス基板を第１絶縁基板１０（マザーガラス）として用意し、例えば対角５”（インチ）の有効表示領域を備えた表示装置を３００面取りするために、アレイ基板ＡＲの形成領域を設定した。各アレイ基板ＡＲのスイッチング素子ＳＷにおける第１領域Ｒ１の面積は、いずれも１５μm２である。この検証の結果、大判の第１絶縁基板１０に導電性膜３０を設けずに製造した３００個のアレイ基板ＡＲは、その２％にあたる６個において一部のスイッチング素子ＳＷに静電破壊が発生した。一方、大判の第１絶縁基板１０に導電性膜３０を設けて製造したアレイ基板ＡＲは、３００個全てにおいてスイッチング素子ＳＷの静電破壊が発生しなかった。この検証結果から、導電性膜３０による静電破壊の防止効果の高さが確認できる。
また、導電性膜３０を設けることで、アレイ基板ＡＲの第２主面１０Ｂに形成される各層の膜厚のムラを抑える作用も得られる。この作用につき、以下に説明する。
図１１は、上記膜厚のムラの発生原理を説明するための模式的な断面図であって、導電性膜３０が設けられていない第１絶縁基板１０と、この第１絶縁基板１０が載置されたステージ１００とを示している。ステージ１００は、エッチング装置、ＣＶＤ装置、スパッタリング装置などの各種製造装置に搭載され得るものであり、各所にピン孔１０１が設けられている。各ピン孔１０１には、ステージ１００に載置された基板を移動させる際などにこの基板を載置面から持ち上げるためのピン１０２が、載置面から出没自在に設けられている。なお、ステージ１００は接地電位に設定されている。
このようにステージ１００に配置された第１絶縁基板１０の第２主面１０Ｂに対して、例えばＣＶＤ等により何らかの膜を形成した場合、ピン孔１０１に対応する位置で電位が乱れ、膜厚にムラが生じることがある。したがって、上述したように大判サイズの第１絶縁基板１０を用いて多数のアレイ基板ＡＲを製造する場合には、このピン孔１０１の位置を避けてアレイ基板ＡＲの形成領域を設定する必要がある。この場合、ピン孔１０１の位置に対応してアレイ基板ＡＲの形成領域の間隔を広げる必要も生じ得るので、ピン孔１０１の位置は１枚の大判の第１絶縁基板１０から製造できるアレイ基板ＡＲの数を制限する要因ともなる。
一方、図１２は、導電性膜３０が設けられた第１絶縁基板１０と、この第１絶縁基板１０が載置されたステージ１００とを模式的に示す断面図である。このように導電性膜３０が第１絶縁基板１０の第１主面１０Ａに設けられている場合には、第１主面１０Ａ側の電位をピン孔１０１に関わらずに一様に保つことができる。したがって、本実施形態のように導電性膜３０を設けることで、第２主面１０Ｂ側に形成される各層の膜厚のムラを抑える作用も得られる。そのため、ピン孔１０１の位置を気にせずにアレイ基板ＡＲの形成領域を設定することができる。つまり、図１１に示した例と比較して、ピン孔１０１と重なる位置にもアレイ基板ＡＲの形成領域を設定することが可能となり、アレイ基板ＡＲの形成領域を設定する際の自由度が向上する。これにより、図１１に示した例と比較して、１枚の大判の第１絶縁基板１０から製造できるアレイ基板ＡＲの数を増やすことができる。
このように、導電性膜３０を設けることにより種々の好適な作用が得られ、表示装置の製造歩留まりを改善することができる。
また、アレイ基板の絶縁基板、対向基板の絶縁基板それぞれの膜厚を同一としない製品要求に対しても、導電性膜３０を利用することにより、アレイ基板の絶縁基板と対向基板の絶縁基板との膜厚に差を設定することも可能である。
なお、本実施形態においては、第１絶縁基板１０に導電性膜３０を形成する工程を含む液晶表示装置１の製造方法を開示した。しかしながら、第１絶縁基板１０に導電性膜３０を形成する工程は、その後の工程を実行する主体と異なる主体により実施されてもよい。すなわち、導電性膜３０が形成された第１絶縁基板１０は、それ自体で表示装置用基板として譲渡され得るものである。この場合において、第１絶縁基板１０の端面１０Ｃに導電性膜３０が形成されていなくてもよいし、端面１０Ｃの少なくとも一部にも導電性膜３０が形成されていてもよい。
以上説明した実施形態にて開示した構成は、適宜変形して実施することができる。以下に、いくつかの変形例を示す。
（変形例１）
上記実施形態においては、スイッチング素子ＳＷがシングルゲート型かつトップゲート型の薄膜トランジスタである場合を開示した。しかしながら、スイッチング素子ＳＷは、ボトムゲート型の薄膜トランジスタや、ダブルゲート型の薄膜トランジスタなど、他種の素子であってもよい。
一例として、ダブルゲート型の薄膜トランジスタをスイッチング素子ＳＷとして用いる場合における画素ＰＸの概略平面図を図１３に示す。図示した構成は、ゲート配線Ｇと一体的に形成された第１電極ＷＧ２が加えられた点で図２に示す構成と異なる。第１電極ＷＧ２は、半導体層ＳＣと交差して第１領域Ｒ１（チャネル領域）を形成する。すなわち、この例においては、２つの第１領域Ｒ１が存在する。一例として、各第１領域Ｒ１は、いずれも幅Ｗが５μmであり、長さＬが３μmである。この場合において、各第１領域Ｒ１の面積は、いずれも１５μm２である。
なお、このようなダブルゲート型の薄膜トランジスタにおいては、２つの第１領域Ｒ１の少なくとも一方が２０μm２以下である場合に、スイッチング素子ＳＷの静電破壊の発生が顕著となる。したがって、導電性膜３０を設ける効果は、各第１領域Ｒ１の面積の少なくとも一方が２０μm２以下となるスイッチング素子ＳＷを有する液晶表示装置１の製造工程においてより一層顕著に現れる。
（変形例２）
上記実施形態では、導電性膜３０が単層にて構成される場合を例示した。しかしながら、導電性膜３０は、複数の層で構成されてもよい。一例として、２つの導電性膜３０ａ，３０ｂが第１絶縁基板１０の第１主面１０Ａに形成された表示装置用基板の断面図を図１４に示す。導電性膜３０ａ，３０ｂは、それぞれ異なる材料によって形成されている。導電性膜３０ａ，３０ｂの材料としては、例えば各種の金属、金属化合物、或いはＩＴＯ等の光透過性を有する材料を用いることができる。導電性膜３０ａ，３０ｂの成膜方法や厚さなどの条件は、上記実施形態にて開示したものを適宜に応用できる。
また、このような表示装置用基板において、例えば、導電性膜３０ａを半導体層ＳＣの洗浄にて使用されるフッ酸水溶液に浸食される材料で形成し、導電性膜３０ｂをこの洗浄にて使用されるフッ酸水溶液に浸食されない材料で形成してもよい。この場合、半導体層ＳＣの洗浄時に導電性膜３０ａが除去されるが、導電性膜３０ｂは残る。さらに、導電性膜３０ｂを、その後の画素電極ＰＥ形成前の洗浄において使用されるシュウ酸などの酸性水溶液に浸食される材料で形成しておけば、この洗浄の工程で導電性膜３０ｂを除去することもできる。
以上説明した他にも、上記実施形態或いはその変形例として開示した各構成を基にして、当業者が適宜設計変更して実施し得る全ての構成も、本発明の要旨を包含する限り、本発明の範囲に属する。
また、上記実施形態或いはその変形例において述べた態様によりもたらされる他の作用効果について本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものついては、当然に本発明によりもたらされるものと解される。
なお、液晶表示パネルＬＰＮについては、上記実施形態に代えて、共通電極を対向基板に設け、アレイ基板の画素電極と対向基板の共通電極との間に生じる電界により液晶を駆動する構成であってもよい。
また、図１に示した例では、透過型の液晶表示パネルを備えバックライトからの放射光を選択的に透過することで画像を表示する液晶表示装置を例に説明したが、反射型の液晶表示パネルを備え対向基板側から入射する外光を選択的に反射することで画像を表示する液晶表示装置、あるいは、透過表示機能及び反射表示機能を備えた半透過型の液晶表示装置についても本実施形態を適用可能である。
１…液晶表示装置、１０…第１絶縁基板、１０Ａ…第１主面、１０Ｂ…第２主面、１１…アンダーコート層、１２〜１５…第１〜第４絶縁膜、２０…第２絶縁基板、２１…ブラックマトリクス、２２…カラーフィルタ、２３…オーバーコート層、３０…導電性膜、ＬＰＮ…液晶表示パネル、ＰＸ…画素、ＡＲ…アレイ基板、ＣＴ…対向基板、ＰＥ…画素電極、ＣＥ…共通電極、ＳＷ…スイッチング素子、ＳＣ…半導体層、ＷＧ…第１電極、ＷＳ…第２電極、ＷＤ…第３電極、Ｇ…ゲート配線、Ｓ…ソース配線、ＣＨ１〜ＣＨ３…第１〜第３コンタクトホール。

Claims (11)

  1. 第１主面と、前記第１主面に対向する第２主面とを有する絶縁基板と、
    前記絶縁基板の前記第１主面に形成された導電性膜と、
    前記絶縁基板の前記第２主面に形成されたスイッチング素子及び前記スイッチング素子に接続される画素電極と、
    を備え、
    フッ化水素の含有濃度が１０％以上のフッ酸水溶液を用いたエッチングにおける前記導電性膜の第１エッチングレートが、前記エッチングにおける前記絶縁基板の第２エッチングレートと実質的に同じか、或いは前記第１エッチングレートが前記第２エッチングレートよりも大きく、
    前記導電性膜は、前記第１主面の略全面に形成され、前記スイッチング素子及び前記画素電極に対向する、
    表示装置用基板。
  2. フッ化水素の含有濃度が１％以下のフッ酸水溶液を用いたエッチングにおける前記導電性膜の第３エッチングレートが１nm/sec以下である、
    請求項１に記載の表示装置用基板。
  3. フッ化水素の含有濃度が３０％以上のフッ酸水溶液を用いたエッチングにおける前記導電性膜の前記第１エッチングレートが、このフッ酸水溶液を用いたエッチングにおける前記絶縁基板の前記第２エッチングレートと実質的に同じか、或いは前記第１エッチングレートが前記第２エッチングレートよりも大きい、
    請求項１に記載の表示装置用基板。
  4. フッ化水素の含有濃度が２％以下のフッ酸水溶液を用いたエッチングにおける前記導電性膜の第３エッチングレートが１nm/sec以下である、
    請求項１に記載の表示装置用基板。
  5. 前記導電性膜の膜厚は、２００nm以下である、
    請求項１に記載の表示装置用基板。
  6. 第１主面と前記第１主面に対向する第２主面とを有する絶縁基板と、前記絶縁基板の前記第１主面に形成された窒化物からなる導電性膜と、前記絶縁基板の前記第２主面に形成されたスイッチング素子及び前記スイッチング素子に接続される画素電極と、を備えるアレイ基板と、
    前記絶縁基板の前記第２主面に対向する対向基板と、
    前記アレイ基板と前記対向基板を貼り合せるシール材と、
    前記シール材の内側の液晶層と、
    を備え、
    前記導電性膜は、前記第１主面の略全面に形成され、前記スイッチング素子及び前記画素電極に対向する、
    表示装置用基板。
  7. 前記導電性膜は、高融点金属の窒化物である、
    請求項６に記載の表示装置用基板。
  8. 前記導電性膜は、タングステンナイトライドである、
    請求項７に記載の表示装置用基板。
  9. 前記スイッチング素子は、
    半導体層と、
    前記半導体層と絶縁膜を挟んで対向する第１電極と、
    前記半導体層において前記第１電極と対向する第１領域を挟む第２領域及び第３領域とそれぞれ電気的に接続された第２電極及び第３電極と、
    を備え、
    前記第１領域の面積は、２０μm ２ 以下である、
    請求項１乃至８のうちいずれか１項に記載の表示装置用基板。
  10. 前記絶縁基板は、前記第１主面と前記第２主面を繋ぐ端面を有し、
    前記導電性膜は、前記第１主面に近い前記端面の少なくとも一部に付着する、
    請求項１乃至９のうちいずれか１項に記載の表示装置用基板。
  11. 前記導電性膜は、第１導電性膜と、第２導電性膜とが積層された構造を有し、
    前記第１導電性膜と前記第２導電性膜は、それぞれ異なる材料によって形成され、
    フッ化水素の含有濃度が１０％以上のフッ酸水溶液を用いたエッチングにおける前記導電性膜の第１エッチングレートが、前記エッチングにおける前記絶縁基板の第２エッチングレートと実質的に同じか、或いは前記第１エッチングレートが前記第２エッチングレートよりも大きい、
    請求項６に記載の表示装置用基板。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105428373B (zh) * 2015-12-31 2018-12-28 京东方科技集团股份有限公司 Oled用覆膜基板、用其制备oled显示器件的方法和oled显示器件
KR102512725B1 (ko) 2018-02-28 2023-03-23 삼성디스플레이 주식회사 디스플레이 장치
JP2020101616A (ja) * 2018-12-20 2020-07-02 日本電気硝子株式会社 電子デバイスの製造方法及びガラス基板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07146490A (ja) 1993-11-26 1995-06-06 Toshiba Corp 液晶表示装置
JP3438411B2 (ja) 1995-05-31 2003-08-18 ソニー株式会社 絶縁体基板の製造方法および半導体装置の製造方法
JP3302321B2 (ja) * 1997-03-21 2002-07-15 キヤノン株式会社 マトリクス基板及び該マトリクス基板を用いた液晶表示装置
JPH10275775A (ja) 1997-03-31 1998-10-13 Sony Corp 半導体製造方法および液晶表示素子の製造方法
JP4666710B2 (ja) * 1999-01-21 2011-04-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4292350B2 (ja) * 1999-04-22 2009-07-08 栄 田中 液晶表示装置とその製造方法
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US8512580B2 (en) 2001-09-21 2013-08-20 Lg Display Co., Ltd. Method of fabricating thin liquid crystal display device
KR101201318B1 (ko) 2005-12-08 2012-11-14 엘지디스플레이 주식회사 컬러필터기판 및 그 제조방법
TWI545380B (zh) * 2006-05-16 2016-08-11 半導體能源研究所股份有限公司 液晶顯示裝置和半導體裝置
JP4246758B2 (ja) 2006-06-20 2009-04-02 西山ステンレスケミカル株式会社 Ｆｐｄの製造方法
JP2008225034A (ja) * 2007-03-13 2008-09-25 Seiko Epson Corp 電気光学装置及び電子機器
CN100530662C (zh) * 2007-11-05 2009-08-19 友达光电股份有限公司 母板、像素阵列基板、光电装置及其制造方法
WO2010032602A1 (en) * 2008-09-18 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20130010246A1 (en) 2010-04-16 2013-01-10 Masahiko Miwa Method for manufacturing electronic substrate, method for manufacturing liquid crystal display device, electronic substrate, and liquid crystal display device
JP5740222B2 (ja) 2011-06-22 2015-06-24 株式会社ジャパンディスプレイ 液晶表示装置の製造方法
CN203084389U (zh) * 2013-03-11 2013-07-24 北京京东方光电科技有限公司 一种显示基板及显示装置

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