JP2001177107A - 薄膜トランジスタ製造方法 - Google Patents
薄膜トランジスタ製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Abstract
(57)【要約】
【課題】 イオン注入段階での隔離された導電パターン
の間で放電が発生し、絶縁破壊が起こって素子機能を遂
行することができないことを防ぐ液晶表示装置のための
新たな薄膜トランジスタ製造方法を提供する。 【解決手段】 本発明は、薄膜トランジスタの製造方法
において、電気的に孤立した複数の導体パターンを相互
に連結する補助導体パターンを設ける段階と、前記導体
パターン及び前記補助導体パターンをイオン注入マスク
として利用して不純物イオン注入を実施する段階と、前
記補助導体パターンを除去する段階とを備えることを特
徴とする。
の間で放電が発生し、絶縁破壊が起こって素子機能を遂
行することができないことを防ぐ液晶表示装置のための
新たな薄膜トランジスタ製造方法を提供する。 【解決手段】 本発明は、薄膜トランジスタの製造方法
において、電気的に孤立した複数の導体パターンを相互
に連結する補助導体パターンを設ける段階と、前記導体
パターン及び前記補助導体パターンをイオン注入マスク
として利用して不純物イオン注入を実施する段階と、前
記補助導体パターンを除去する段階とを備えることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置（Liqu
id Crystal Display: 以下、ＬＣＤとする）や有機ＥＬ
(Electroluminescence)表示装置のような表示装置のた
めに絶縁層上に形成される薄膜トランジスタ製造方法に
関して、特に導体をイオン注入マスクとして使用する段
階を有する薄膜トランジスタ（Thin-Film Transistor:
以下、ＴＦＴとする）製造方法に関するものである。
id Crystal Display: 以下、ＬＣＤとする）や有機ＥＬ
(Electroluminescence)表示装置のような表示装置のた
めに絶縁層上に形成される薄膜トランジスタ製造方法に
関して、特に導体をイオン注入マスクとして使用する段
階を有する薄膜トランジスタ（Thin-Film Transistor:
以下、ＴＦＴとする）製造方法に関するものである。
【０００２】
【従来の技術】最近、表示装置に関連して一番活発に発
展している分野はＬＣＤ分野といえ、特にアクティブマ
トリックス形態のＴＦＴ ＬＣＤ分野の発展は目立って
いることである。ＬＣＤは概略的に２枚の基板の間に液
晶を注入し、基板の内側に形成される２電極へ電圧を印
加してそれらの間に存在する液晶の配列を調節すること
により、基板に取り付けられる偏光板との関係で光を透
過させるとか遮断させるとかする原理を利用することで
ある。ＴＦＴ ＬＣＤは表示装置の画面をなす個々の画
素の電極を非線形素子であるトランジスタを利用して調
節するもので、この際トランジスタは半導体薄膜を利用
してＬＣＤのパネルをなすガラス基板上に形成される。
展している分野はＬＣＤ分野といえ、特にアクティブマ
トリックス形態のＴＦＴ ＬＣＤ分野の発展は目立って
いることである。ＬＣＤは概略的に２枚の基板の間に液
晶を注入し、基板の内側に形成される２電極へ電圧を印
加してそれらの間に存在する液晶の配列を調節すること
により、基板に取り付けられる偏光板との関係で光を透
過させるとか遮断させるとかする原理を利用することで
ある。ＴＦＴ ＬＣＤは表示装置の画面をなす個々の画
素の電極を非線形素子であるトランジスタを利用して調
節するもので、この際トランジスタは半導体薄膜を利用
してＬＣＤのパネルをなすガラス基板上に形成される。
【０００３】また、有機ＥＬ表示装置の駆動素子を形成
する際にＴＦＴを用いる場合もあるので、ＴＦＴは表示
装置にだんだん幅広く使用され得るようになった。
する際にＴＦＴを用いる場合もあるので、ＴＦＴは表示
装置にだんだん幅広く使用され得るようになった。
【０００４】半導体基板に形成される一般の半導体装置
とは違って、ＬＣＤや有機ＥＬの薄膜トランジスタは不
導体のガラス基板に薄膜半導体層を積層し、これを用い
て形成される。これにより、ＭＯＳ（Metal Oxide Sili
con）形トランジスタでゲートが逆転されて半導体膜の
下部に位置するボトムゲート形も可能である。この場
合、ソース／ドレイン領域のための半導体膜のドーピン
グは膜形成過程で不純物ソースガスを投入して遂行され
るのが一般的である。
とは違って、ＬＣＤや有機ＥＬの薄膜トランジスタは不
導体のガラス基板に薄膜半導体層を積層し、これを用い
て形成される。これにより、ＭＯＳ（Metal Oxide Sili
con）形トランジスタでゲートが逆転されて半導体膜の
下部に位置するボトムゲート形も可能である。この場
合、ソース／ドレイン領域のための半導体膜のドーピン
グは膜形成過程で不純物ソースガスを投入して遂行され
るのが一般的である。
【０００５】一方、トップゲート形トランジスタではア
クティブ領域の形成のための半導体薄膜が形成されてか
ら、その上にゲート絶縁膜の積層及びゲートパターンが
形成される。そして、ソース／ドレイン領域の形成のた
めの不純物のドーピングがゲートパターンをイオン注入
マスクとするイオン注入過程を通じて行われる。イオン
注入はトランジスタ構造を形成する重要工程で、注入さ
れる不純物の種類にしたがってトランジスタがＰ形であ
るかＮ形であるかが決定される。
クティブ領域の形成のための半導体薄膜が形成されてか
ら、その上にゲート絶縁膜の積層及びゲートパターンが
形成される。そして、ソース／ドレイン領域の形成のた
めの不純物のドーピングがゲートパターンをイオン注入
マスクとするイオン注入過程を通じて行われる。イオン
注入はトランジスタ構造を形成する重要工程で、注入さ
れる不純物の種類にしたがってトランジスタがＰ形であ
るかＮ形であるかが決定される。
【０００６】イオン注入のためには、通常、工程チャン
バにソースガスを流し、高周波電界を印加するなどの方
式でプラズマを形成し、これを一定電圧に加速させて基
板上に注入させる方法を使用するが、基板全面に対して
共にイオン注入をする方式と、スリットを形成し、この
スリットを基板上に動きながらスリットを通じて不純物
イオンが基板に注入されるようにする方式とが使用され
る。
バにソースガスを流し、高周波電界を印加するなどの方
式でプラズマを形成し、これを一定電圧に加速させて基
板上に注入させる方法を使用するが、基板全面に対して
共にイオン注入をする方式と、スリットを形成し、この
スリットを基板上に動きながらスリットを通じて不純物
イオンが基板に注入されるようにする方式とが使用され
る。
【０００７】ところが、ゲートパターンをイオン注入マ
スクとして基板の半導体層にイオン注入を行う場合、ゲ
ートパターンのような隔離された導電性パターンにイオ
ン注入による電荷が蓄積されて回りの他のゲートパター
ンとの間に瞬間的に放電されつつ周辺構造を破壊させる
静電破壊現象を示す。この際、ゲートパターンはトラン
ジスタ素子のゲート電極とゲートパッド及びこれらを連
結するゲートラインを含み、以後の他の層との配線を考
慮して多数の片で存在し、これら片のサイズは多様に存
在する。ゲートパターン間の放電現象は、特に基板に大
きく形成されるゲートパターンと狭い領域に局在する小
さいゲートパターンとの間にアクティブ領域がある際に
主に発生する。
スクとして基板の半導体層にイオン注入を行う場合、ゲ
ートパターンのような隔離された導電性パターンにイオ
ン注入による電荷が蓄積されて回りの他のゲートパター
ンとの間に瞬間的に放電されつつ周辺構造を破壊させる
静電破壊現象を示す。この際、ゲートパターンはトラン
ジスタ素子のゲート電極とゲートパッド及びこれらを連
結するゲートラインを含み、以後の他の層との配線を考
慮して多数の片で存在し、これら片のサイズは多様に存
在する。ゲートパターン間の放電現象は、特に基板に大
きく形成されるゲートパターンと狭い領域に局在する小
さいゲートパターンとの間にアクティブ領域がある際に
主に発生する。
【０００８】図１は、従来においてゲートパターンの間
に放電による静電破壊が発生する場合を示す工程基板の
一部分に対する平面図である。この例の損傷は、ポリシ
リコンＴＦＴ ＬＣＤのＰチャンネルトランジスタ領域
に対してＰ形不純物のｄｉ-ｂｏｒｏｎ（たいてい、Ｂ2
Ｈ6とＨ2の混合物ガス）をプラズマ化して加速エネルギ
５０〜６５KeV、ドズ(Does)量５×１０15/cm2水準にイ
オン注入する際に生じる。上部の２つの長い横線は大き
なゲートパターンを示し、コ字形のパターンは小さいゲ
ートパターンを示す。そして、ゲートパターンを横切っ
て縦に形成された長方形はアクティブ領域である。アク
ティブ領域が介在された状態で大きいゲートパターンと
小さいゲートパターンが対向している部分にある数個の
黒い点は静電破壊部分を示す。
に放電による静電破壊が発生する場合を示す工程基板の
一部分に対する平面図である。この例の損傷は、ポリシ
リコンＴＦＴ ＬＣＤのＰチャンネルトランジスタ領域
に対してＰ形不純物のｄｉ-ｂｏｒｏｎ（たいてい、Ｂ2
Ｈ6とＨ2の混合物ガス）をプラズマ化して加速エネルギ
５０〜６５KeV、ドズ(Does)量５×１０15/cm2水準にイ
オン注入する際に生じる。上部の２つの長い横線は大き
なゲートパターンを示し、コ字形のパターンは小さいゲ
ートパターンを示す。そして、ゲートパターンを横切っ
て縦に形成された長方形はアクティブ領域である。アク
ティブ領域が介在された状態で大きいゲートパターンと
小さいゲートパターンが対向している部分にある数個の
黒い点は静電破壊部分を示す。
【０００９】この破壊部分ではゲートパターンとアクテ
ィブ領域をなす半導体層の間に大抵シリコン酸化膜に形
成されるゲート絶縁膜が損傷され絶縁破壊が生じ、放電
時に半導体層に沿って大量の電流が一時に流れるので、
半導体層が一部溶けて固まり(agglomeration)、あるい
は揮発されてなくなる。したがって、この部分でトラン
ジスタの機能は遂行されず、特にこの部分が画素部の回
りに形成される周辺回路部のシフトレジスタを構成して
いるトランジスタの場合には、連結されつつある信号が
次の列や行に伝達されないので、次の部分の画面が表示
されないなどの大変な欠点をもたらすようになる。
ィブ領域をなす半導体層の間に大抵シリコン酸化膜に形
成されるゲート絶縁膜が損傷され絶縁破壊が生じ、放電
時に半導体層に沿って大量の電流が一時に流れるので、
半導体層が一部溶けて固まり(agglomeration)、あるい
は揮発されてなくなる。したがって、この部分でトラン
ジスタの機能は遂行されず、特にこの部分が画素部の回
りに形成される周辺回路部のシフトレジスタを構成して
いるトランジスタの場合には、連結されつつある信号が
次の列や行に伝達されないので、次の部分の画面が表示
されないなどの大変な欠点をもたらすようになる。
【００１０】図２〜図５は、従来のポリシリコン形ＬＣ
Ｄにおいてトップゲード形ＴＦＴの形成過程の一部を示
す工程平面図である。図面において、全体基板のパター
ンのうち周辺回路部の一部領域のみを概念的に示し、図
面上部はＰチャンネルトランジスタ領域を、図面下部は
Ｎチャンネルトランジスタ領域を示す。まず、アクティ
ブ領域２１０、２３０が形成され、ゲートライン及びゲ
ートパッドを含むゲートパターン４１０、４３０が多様
な形態に形成される。Ｐチャンネルトランジスタ領域の
イオン注入をしてＰチャンネルトランジスタのソース／
ドレイン領域２３１を形成するときは、Ｎチャンネルト
ランジスタのアクティブ領域２１０はイオン注入マスク
５０に覆われる（図４）。Ｎチャンネルトランジスタ領
域のソース／ドレイン領域２１１を形成する際は、Ｐチ
ャンネルトランジスタ領域のソース／ドレイン領域２３
１はイオン注入マスク６０に覆われ保護される（図
５）。
Ｄにおいてトップゲード形ＴＦＴの形成過程の一部を示
す工程平面図である。図面において、全体基板のパター
ンのうち周辺回路部の一部領域のみを概念的に示し、図
面上部はＰチャンネルトランジスタ領域を、図面下部は
Ｎチャンネルトランジスタ領域を示す。まず、アクティ
ブ領域２１０、２３０が形成され、ゲートライン及びゲ
ートパッドを含むゲートパターン４１０、４３０が多様
な形態に形成される。Ｐチャンネルトランジスタ領域の
イオン注入をしてＰチャンネルトランジスタのソース／
ドレイン領域２３１を形成するときは、Ｎチャンネルト
ランジスタのアクティブ領域２１０はイオン注入マスク
５０に覆われる（図４）。Ｎチャンネルトランジスタ領
域のソース／ドレイン領域２１１を形成する際は、Ｐチ
ャンネルトランジスタ領域のソース／ドレイン領域２３
１はイオン注入マスク６０に覆われ保護される（図
５）。
【００１１】基板上のすべてのトランジスタが正常に作
動するために基板全面に対して均等にイオン注入を行
い、実際に工程結果を見れば全体的に均等なイオン注入
濃度を示している。したがって、単位面積当たりイオン
注入量が同一なので、面積の差異にしたがってパターン
間に電荷蓄積量による大きい電圧差が発生する理由はな
い。それにもかかわらず、イオン注入工程でこのような
パターン間放電及び絶縁破壊現象が生じることは、工程
中の一時的な領域別イオン注入量の偏差ためである。
動するために基板全面に対して均等にイオン注入を行
い、実際に工程結果を見れば全体的に均等なイオン注入
濃度を示している。したがって、単位面積当たりイオン
注入量が同一なので、面積の差異にしたがってパターン
間に電荷蓄積量による大きい電圧差が発生する理由はな
い。それにもかかわらず、イオン注入工程でこのような
パターン間放電及び絶縁破壊現象が生じることは、工程
中の一時的な領域別イオン注入量の偏差ためである。
【００１２】ゲートパターンの面積差異による電圧差が
発生し、パターン間放電時に絶縁破壊などの損傷が発生
することを防ぐために、パターン設計段階で隣接したゲ
ートパターンのサイズを類似にする方法も考えられる。
実験によれば、このような方法によりゲートパターン間
の放電による損傷発生率を低下するこたができる。しか
し、このような設計方法は以後データ配線との関係を考
慮して配線長さと位置などを同時に考慮すべきなど設計
上多くの制約を有する。また、イオン注入工程の条件に
より効果を得られないときもあって、イオン注入時にゲ
ートパターン間の放電による損傷が問題となる。
発生し、パターン間放電時に絶縁破壊などの損傷が発生
することを防ぐために、パターン設計段階で隣接したゲ
ートパターンのサイズを類似にする方法も考えられる。
実験によれば、このような方法によりゲートパターン間
の放電による損傷発生率を低下するこたができる。しか
し、このような設計方法は以後データ配線との関係を考
慮して配線長さと位置などを同時に考慮すべきなど設計
上多くの制約を有する。また、イオン注入工程の条件に
より効果を得られないときもあって、イオン注入時にゲ
ートパターン間の放電による損傷が問題となる。
【００１３】
【発明が解決しようとする課題】したがって本発明の目
的は、イオン注入段階での隔離された導電パターンの間
で放電が発生し、絶縁破壊が起こって素子機能を遂行す
ることができないことを防ぐ液晶表示装置のための新た
な薄膜トランジスタ製造方法を提供することである。
的は、イオン注入段階での隔離された導電パターンの間
で放電が発生し、絶縁破壊が起こって素子機能を遂行す
ることができないことを防ぐ液晶表示装置のための新た
な薄膜トランジスタ製造方法を提供することである。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために本発明は、ＴＦＴの製造において、電気的に孤
立した複数の導体パターンをイオン注入マスクとして利
用してイオン注入実施の段階に加え、前記イオン注入す
る前に前記導体パータンを相互に連結する補助導体パー
タを設ける段階と、前記イオン注入を実施した後前記補
助導体パターンを除去する段階とを備えることを特徴と
する。
るために本発明は、ＴＦＴの製造において、電気的に孤
立した複数の導体パターンをイオン注入マスクとして利
用してイオン注入実施の段階に加え、前記イオン注入す
る前に前記導体パータンを相互に連結する補助導体パー
タを設ける段階と、前記イオン注入を実施した後前記補
助導体パターンを除去する段階とを備えることを特徴と
する。
【００１５】本発明において、イオン注入を実施する段
階が複数回存在すれば、各イオン注入段階毎に補助導体
パターンを設けて除去する段階を追加させるのが安定的
である。しかし、実際的にイオン注入工程でいずれの物
質をソースガスとして使用し、どのくらいのレベルのエ
ネルギで加速させるか、どの程度のドズ量にイオン注入
を実施するか等の条件により、Ｐ形不純物イオン注入段
階で放電による静電破壊現象が深刻化することもあり、
あるいはその反対にＮ形不純物イオン注入段階で静電破
壊現象が深刻化することもある。また、イオン注入マス
クとして使用される物質が導体の中でも導電性が優れた
金属であるか、半導体性物質であるかに応じて静電破壊
の程度が大きく異なるようになる。したがって、静電破
壊が容易に生じる一部イオン注入段階のみ、例えばイオ
ン注入マスクが金属となった場合のみ補助パターンを形
成して使用することもできる。
階が複数回存在すれば、各イオン注入段階毎に補助導体
パターンを設けて除去する段階を追加させるのが安定的
である。しかし、実際的にイオン注入工程でいずれの物
質をソースガスとして使用し、どのくらいのレベルのエ
ネルギで加速させるか、どの程度のドズ量にイオン注入
を実施するか等の条件により、Ｐ形不純物イオン注入段
階で放電による静電破壊現象が深刻化することもあり、
あるいはその反対にＮ形不純物イオン注入段階で静電破
壊現象が深刻化することもある。また、イオン注入マス
クとして使用される物質が導体の中でも導電性が優れた
金属であるか、半導体性物質であるかに応じて静電破壊
の程度が大きく異なるようになる。したがって、静電破
壊が容易に生じる一部イオン注入段階のみ、例えばイオ
ン注入マスクが金属となった場合のみ補助パターンを形
成して使用することもできる。
【００１６】数段階で同一な補助導体パターンが利用可
能であれば、各イオン注入段階毎に除去せず反復して使
用することもできる。但し、補助導体パターンがアクテ
ィブ領域の上に形成されてソース/ドレイン形成を妨害
しないように形成されなければならないし、各イオン注
入段階で使用された補助導体パターンは最終的に残るよ
うになると、元の計画したパターンと違うようになって
機能の異常をもたらすので、イオン注入が完了した状態
では電気的に分離されるべきパターンが連結されること
がないように取り除く。
能であれば、各イオン注入段階毎に除去せず反復して使
用することもできる。但し、補助導体パターンがアクテ
ィブ領域の上に形成されてソース/ドレイン形成を妨害
しないように形成されなければならないし、各イオン注
入段階で使用された補助導体パターンは最終的に残るよ
うになると、元の計画したパターンと違うようになって
機能の異常をもたらすので、イオン注入が完了した状態
では電気的に分離されるべきパターンが連結されること
がないように取り除く。
【００１７】そして、補助導体パターンを設けたり除去
したりする段階は別途の一つの段階からなることも可能
であるが、工程の設計上イオン注入マスクをなす導体パ
ターンの設置または除去及び他の工程段階で共に実施さ
れることが望ましい。
したりする段階は別途の一つの段階からなることも可能
であるが、工程の設計上イオン注入マスクをなす導体パ
ターンの設置または除去及び他の工程段階で共に実施さ
れることが望ましい。
【００１８】本発明では、イオン注入マスクとして使用
される導体パターン及び連結のための補助導体パターン
の導体概念は電子や正孔などの電流キャリアの移動度を
基にする概念で、場合によってはポリシリコンのような
半導体も不純物のドーピングや温度条件にしたがって導
体範疇に含むことが可能である。一方、不導体の場合は
イオン注入により電荷が蓄積される場合にも内在される
電荷が瞬間的な放電を起こす程度に十分に速く移動され
ないので、放電による損傷の恐れもなく本発明に言及さ
れたパターン連結の意味もなくなる。イオン注入マスク
として使用される導体パターンはイオン注入工程におい
て必ず最上層に露出される必要はない。導体パターンの
上にフォトレジストや他の物質が存在する場合にも導体
パターンが実質的にイオン注入マスクの役割をする場
合、本発明は適用されうる。
される導体パターン及び連結のための補助導体パターン
の導体概念は電子や正孔などの電流キャリアの移動度を
基にする概念で、場合によってはポリシリコンのような
半導体も不純物のドーピングや温度条件にしたがって導
体範疇に含むことが可能である。一方、不導体の場合は
イオン注入により電荷が蓄積される場合にも内在される
電荷が瞬間的な放電を起こす程度に十分に速く移動され
ないので、放電による損傷の恐れもなく本発明に言及さ
れたパターン連結の意味もなくなる。イオン注入マスク
として使用される導体パターンはイオン注入工程におい
て必ず最上層に露出される必要はない。導体パターンの
上にフォトレジストや他の物質が存在する場合にも導体
パターンが実質的にイオン注入マスクの役割をする場
合、本発明は適用されうる。
【００１９】
【発明の実施の形態】 以下、添付した図面を参照し
て、ポリシリコン形ＴＦＴ ＬＣＤにおける実施形態を
通じて詳細に説明する
て、ポリシリコン形ＴＦＴ ＬＣＤにおける実施形態を
通じて詳細に説明する
【００２０】本実施形態の理解のために、まず、ポリシ
リコン形ＬＣＤの一般的性質を説明する。ポリシリコン
はアモルファスシリコンに比べてキャリアの移動度が一
層大きく、したがって駆動回路用ＩＣを製作するために
も使用可能である。したがって、ポリシリコンをＬＣＤ
パネルのＴＦＴ形成のための半導体薄膜として使用する
ポリシリコン形ＬＣＤの場合、一連の工程を通じて同一
なガラス基板に画素電極のためのＴＦＴ素子と駆動回路
用ＴＦＴ素子を共に形成することができる。これはＬＣ
Ｄ製作でモジュール工程の費用を低減する効果があると
共に、ＬＣＤの消費電力を低減する。
リコン形ＬＣＤの一般的性質を説明する。ポリシリコン
はアモルファスシリコンに比べてキャリアの移動度が一
層大きく、したがって駆動回路用ＩＣを製作するために
も使用可能である。したがって、ポリシリコンをＬＣＤ
パネルのＴＦＴ形成のための半導体薄膜として使用する
ポリシリコン形ＬＣＤの場合、一連の工程を通じて同一
なガラス基板に画素電極のためのＴＦＴ素子と駆動回路
用ＴＦＴ素子を共に形成することができる。これはＬＣ
Ｄ製作でモジュール工程の費用を低減する効果があると
共に、ＬＣＤの消費電力を低減する。
【００２１】ただし、ポリシリコンを使用する場合、ガ
ラス基板にポリシリコン薄膜を形成するためには、まず
アモルファスシリコン薄膜を低温ＣＶＤ工程を通じて形
成し、ここにレーザ光線を照射するなどの結晶化のため
の付加工程が必要である。また、キャリアの移動度が高
いので形成されるトランジスタでゲート電圧がオフとな
る瞬間漏洩電流（OFF current）が過度に流れて画素部
で十分な電界を維持させないという問題がある。このよ
うな、漏洩電流の発生を抑制するためにＴＦＴのソース
及びドレイン領域とチャンネルとの接合部に不純物濃度
が低くイオン注入したＬＤＤ（Lightly Doped Drain）
領域または不純物イオン注入が行われないオフセット領
域を置いて漏洩電流に対する障壁(barrier)として作用
するようにする方法を一般に使用する。そして、Ｎチャ
ンネルとＰチャンネルの薄膜トランジスタを一つの基板
に形成しなければならないので、Ｎチャンネル薄膜トラ
ンジスタを形成する間にＰチャンネルはイオン注入を防
ぐために保護層でシーリングされ、Ｐチャンネル薄膜ト
ランジスタを形成する間にはＮチャンネル領域も保護層
でシーリングされなければならない。以上のポリシリコ
ン形ＬＣＤに対する性質を考慮して実施形態を説明す
る。
ラス基板にポリシリコン薄膜を形成するためには、まず
アモルファスシリコン薄膜を低温ＣＶＤ工程を通じて形
成し、ここにレーザ光線を照射するなどの結晶化のため
の付加工程が必要である。また、キャリアの移動度が高
いので形成されるトランジスタでゲート電圧がオフとな
る瞬間漏洩電流（OFF current）が過度に流れて画素部
で十分な電界を維持させないという問題がある。このよ
うな、漏洩電流の発生を抑制するためにＴＦＴのソース
及びドレイン領域とチャンネルとの接合部に不純物濃度
が低くイオン注入したＬＤＤ（Lightly Doped Drain）
領域または不純物イオン注入が行われないオフセット領
域を置いて漏洩電流に対する障壁(barrier)として作用
するようにする方法を一般に使用する。そして、Ｎチャ
ンネルとＰチャンネルの薄膜トランジスタを一つの基板
に形成しなければならないので、Ｎチャンネル薄膜トラ
ンジスタを形成する間にＰチャンネルはイオン注入を防
ぐために保護層でシーリングされ、Ｐチャンネル薄膜ト
ランジスタを形成する間にはＮチャンネル領域も保護層
でシーリングされなければならない。以上のポリシリコ
ン形ＬＣＤに対する性質を考慮して実施形態を説明す
る。
【００２２】図６〜図９は本発明の実施形態であり、ポ
リシリコン形ＬＣＤでトップゲート形ＴＦＴ形成過程の
一部を示す工程平面図である。図面の工程段階を通じる
結果パターンは従来の例を示す図２〜５の工程段階を通
じる結果パターンに類似する。
リシリコン形ＬＣＤでトップゲート形ＴＦＴ形成過程の
一部を示す工程平面図である。図面の工程段階を通じる
結果パターンは従来の例を示す図２〜５の工程段階を通
じる結果パターンに類似する。
【００２３】図１０〜図１４は工程段階の理解をよりよ
くするための工程断面図であり、図６〜図９の各図面で
Ａ-Ａ’切断線によって切断された面を示す。
くするための工程断面図であり、図６〜図９の各図面で
Ａ-Ａ’切断線によって切断された面を示す。
【００２４】図１０は図６に該当する工程断面図であ
り、ガラス基板１０に別途のバッファパターンなしにポ
リシリコン層５００Å〜８００Åを積層してから、フォ
トリソグラフィとエッチングを通じてアクティブ領域２
１０、２３０にパターニングし、ゲート絶縁膜３００を
積層した状態を示す。たいてい基板にまずブロッキング
層としてシリコン酸化膜が２０００Å積層され、その上
にポリシリコン層が形成されることが一般的である。ポ
リシリコン層はアモルファスシリコンを蒸着させた後、
レーザ結晶化作業を通じて形成するものである。
り、ガラス基板１０に別途のバッファパターンなしにポ
リシリコン層５００Å〜８００Åを積層してから、フォ
トリソグラフィとエッチングを通じてアクティブ領域２
１０、２３０にパターニングし、ゲート絶縁膜３００を
積層した状態を示す。たいてい基板にまずブロッキング
層としてシリコン酸化膜が２０００Å積層され、その上
にポリシリコン層が形成されることが一般的である。ポ
リシリコン層はアモルファスシリコンを蒸着させた後、
レーザ結晶化作業を通じて形成するものである。
【００２５】図１１は図７に該当する工程断面図であ
り、図１０の状態でゲート膜４００を積層し、フォトリ
ソグラフィとエッチング工程を通じてＰチャンネルトラ
ンジスタ領域のゲートパターン４３０を形成した状態を
示す。ゲート絶縁膜３００はシリコン酸化膜を１０００
Å程度積層して形成し、ゲート膜４００は主にアルミニ
ウムネオディミウム（ＡｌＮｄ）のようなアルミニウム
含有金属を２０００Å〜３０００Å積層して形成する。
この状態で、ｄｉ−ｂｏｒｏｎなどＰ形不純物のイオン
注入が加速エネルギ５０〜６５KeV、ドズ量５×１０15/
cm2水準に基板全面にかけて行われる。このとき、Ｎチ
ャンネルトランジスタ領域はゲート膜４００に全体が覆
われている状態であり、Ｐチャンネルトランジスタ領域
のすべてのゲートパターン４３０とＮチャンネルトラン
ジスタ領域を覆っているゲート膜４００は図７に示すよ
うにゲート膜からなる補助パターン４４０を通じて電気
的に連結されている。
り、図１０の状態でゲート膜４００を積層し、フォトリ
ソグラフィとエッチング工程を通じてＰチャンネルトラ
ンジスタ領域のゲートパターン４３０を形成した状態を
示す。ゲート絶縁膜３００はシリコン酸化膜を１０００
Å程度積層して形成し、ゲート膜４００は主にアルミニ
ウムネオディミウム（ＡｌＮｄ）のようなアルミニウム
含有金属を２０００Å〜３０００Å積層して形成する。
この状態で、ｄｉ−ｂｏｒｏｎなどＰ形不純物のイオン
注入が加速エネルギ５０〜６５KeV、ドズ量５×１０15/
cm2水準に基板全面にかけて行われる。このとき、Ｎチ
ャンネルトランジスタ領域はゲート膜４００に全体が覆
われている状態であり、Ｐチャンネルトランジスタ領域
のすべてのゲートパターン４３０とＮチャンネルトラン
ジスタ領域を覆っているゲート膜４００は図７に示すよ
うにゲート膜からなる補助パターン４４０を通じて電気
的に連結されている。
【００２６】図１２は図８に該当する工程断面図であ
り、図１１の状態でゲート膜４００とエッチング選択比
を高くすることができる導体材質でゲート補助膜４０を
積層し、フォトリソグラフィとエッチング工程を通じて
ゲート補助膜からなったＮチャンネルトランジスタ領域
のゲートパターン４１を形成する（図１２）。続けてこ
れをエッチングマスクとする等方性エッチングによって
ゲート膜からなったＮチャンネルトランジスタ領域のゲ
ートパターン４１０を形成する（図１３）。この際、ゲ
ート補助膜パターンの形成に使用されるフォトレジスト
パターンはエーシング(ashing)などを通じて既に除去さ
れている。ゲート補助膜４０は主にクロムを使用するこ
とができ、Ｎチャンネルトランジスタ領域のゲートパタ
ーン４１０を形成するためのエッチングでアンダカット
をなす形態やイオン注入後のアニーリング段階での問題
点がない金属を使用するのが望ましい。
り、図１１の状態でゲート膜４００とエッチング選択比
を高くすることができる導体材質でゲート補助膜４０を
積層し、フォトリソグラフィとエッチング工程を通じて
ゲート補助膜からなったＮチャンネルトランジスタ領域
のゲートパターン４１を形成する（図１２）。続けてこ
れをエッチングマスクとする等方性エッチングによって
ゲート膜からなったＮチャンネルトランジスタ領域のゲ
ートパターン４１０を形成する（図１３）。この際、ゲ
ート補助膜パターンの形成に使用されるフォトレジスト
パターンはエーシング(ashing)などを通じて既に除去さ
れている。ゲート補助膜４０は主にクロムを使用するこ
とができ、Ｎチャンネルトランジスタ領域のゲートパタ
ーン４１０を形成するためのエッチングでアンダカット
をなす形態やイオン注入後のアニーリング段階での問題
点がない金属を使用するのが望ましい。
【００２７】また、図７においてゲート膜からなる補助
パターン４４０はこの段階でゲート補助膜パターンによ
り保護されないので、Ｎチャンネルトランジスタ領域の
ゲート膜からなったゲートパターン４１０をエッチング
形成する過程でエッチング除去され、その後Ｐチャンネ
ル領域のゲートパターン４３０間とのゲート膜層での連
結はなくなり、ゲートパターンが連結されることによる
機能異常の恐れはない。
パターン４４０はこの段階でゲート補助膜パターンによ
り保護されないので、Ｎチャンネルトランジスタ領域の
ゲート膜からなったゲートパターン４１０をエッチング
形成する過程でエッチング除去され、その後Ｐチャンネ
ル領域のゲートパターン４３０間とのゲート膜層での連
結はなくなり、ゲートパターンが連結されることによる
機能異常の恐れはない。
【００２８】この状態でフォスフィン(たいていＰＨ3と
Ｈ2の混合物ガス)などをソースガスとするプラズマを形
成し、Ｎ形不純物イオンを加速電極に加速させて加速エ
ネルギー８０KeV〜９５KeV、ドズ量５×１０15/cm2水準
にイオン注入を基板全面にかけて実施する。この際、Ｐ
チャンネルトランジスタ領域にまず形成されたゲートパ
ターン４３０及びソース／ドレイン領域２３１はゲート
補助膜４０で覆われて保護され、Ｎチャンネルトランジ
スタ領域のゲート補助膜からなるすべてのゲートパター
ン４１と、Ｐチャンネルトランジスタ領域のゲートパタ
ーンとアクティブ領域を保護しているゲート補助膜４０
は図８に示すようにＮチャンネルトランジスタ領域でゲ
ート補助膜からなるゲートパターン４１を形成させる
際、共に形成した補助パターン４４を通じて電気的に連
結されている。
Ｈ2の混合物ガス)などをソースガスとするプラズマを形
成し、Ｎ形不純物イオンを加速電極に加速させて加速エ
ネルギー８０KeV〜９５KeV、ドズ量５×１０15/cm2水準
にイオン注入を基板全面にかけて実施する。この際、Ｐ
チャンネルトランジスタ領域にまず形成されたゲートパ
ターン４３０及びソース／ドレイン領域２３１はゲート
補助膜４０で覆われて保護され、Ｎチャンネルトランジ
スタ領域のゲート補助膜からなるすべてのゲートパター
ン４１と、Ｐチャンネルトランジスタ領域のゲートパタ
ーンとアクティブ領域を保護しているゲート補助膜４０
は図８に示すようにＮチャンネルトランジスタ領域でゲ
ート補助膜からなるゲートパターン４１を形成させる
際、共に形成した補助パターン４４を通じて電気的に連
結されている。
【００２９】また、本実施形態ではＮチャンネルトラン
ジスタ領域でゲート膜からなったゲートパターン４１０
を形成する等方性エッチング段階でゲート補助膜からな
ったゲートパターン４１の下側にアンダカットがなさ
れ、イオン注入の際にゲート補助膜からなったゲートパ
ターン４１がイオン注入マスクの役割をするので、ゲー
ト補助膜からなったゲートパターン４１とゲート膜から
なったゲートパターン４１０の幅の差異だけ、ゲート膜
からなったゲートパターン両方にイオン注入が行われな
いオフセット領域が存在するようになる。オフセット領
域の幅はたいてい０.５〜１.５μm程度で、本実施例で
は１μm程度に形成するが、後で形成される低濃度ドー
ピング領域のＬＤＤ領域に低濃度ドーピングが遂行され
ずオフセット領域に残った場合、その幅は一層減少する
ようになる。
ジスタ領域でゲート膜からなったゲートパターン４１０
を形成する等方性エッチング段階でゲート補助膜からな
ったゲートパターン４１の下側にアンダカットがなさ
れ、イオン注入の際にゲート補助膜からなったゲートパ
ターン４１がイオン注入マスクの役割をするので、ゲー
ト補助膜からなったゲートパターン４１とゲート膜から
なったゲートパターン４１０の幅の差異だけ、ゲート膜
からなったゲートパターン両方にイオン注入が行われな
いオフセット領域が存在するようになる。オフセット領
域の幅はたいてい０.５〜１.５μm程度で、本実施例で
は１μm程度に形成するが、後で形成される低濃度ドー
ピング領域のＬＤＤ領域に低濃度ドーピングが遂行され
ずオフセット領域に残った場合、その幅は一層減少する
ようになる。
【００３０】図１４は図９に該当する工程断面図であ
り、図１２の状態でゲート補助膜からなったすべての残
余パターンを選択的に除去してＮチャンネル及びＰチャ
ンネルトランジスタ領域でＭＯＳトランジスタ構造を形
成した状態を示す。選択的に、この状態でＮ形不純物を
低いドズ量１０12/cm2水準に基板全面にかけてイオン注
入して前記のオフセット領域２１４をドーピングするこ
とにより、ＮチャンネルトランジスタにＬＤＤ構造を形
成させうる。この際、ドーピング濃度は低いので、Ｐチ
ャンネルトランジスタ領域にはあまり影響しない。
り、図１２の状態でゲート補助膜からなったすべての残
余パターンを選択的に除去してＮチャンネル及びＰチャ
ンネルトランジスタ領域でＭＯＳトランジスタ構造を形
成した状態を示す。選択的に、この状態でＮ形不純物を
低いドズ量１０12/cm2水準に基板全面にかけてイオン注
入して前記のオフセット領域２１４をドーピングするこ
とにより、ＮチャンネルトランジスタにＬＤＤ構造を形
成させうる。この際、ドーピング濃度は低いので、Ｐチ
ャンネルトランジスタ領域にはあまり影響しない。
【００３１】ゲート補助膜からなる残余パターンを除去
する段階で、ゲート補助膜からなった補助パターン４４
も共に除去されてパターン間の連結による機能異常の問
題は解決される。
する段階で、ゲート補助膜からなった補助パターン４４
も共に除去されてパターン間の連結による機能異常の問
題は解決される。
【００３２】以上、本実施形態はＰ形トランジスタ構造
をまず形成し、Ｎ形トランジスタを形成しているが、順
番を変えて形成することも可能である。但し、ゲートエ
ッチング用パターンが形成された状態でゲートパターン
をエッチングする際にアンダカットを用いることはＮ形
に限定すれば十分である。
をまず形成し、Ｎ形トランジスタを形成しているが、順
番を変えて形成することも可能である。但し、ゲートエ
ッチング用パターンが形成された状態でゲートパターン
をエッチングする際にアンダカットを用いることはＮ形
に限定すれば十分である。
【００３３】イオン注入工程後にレーザを利用してポリ
シリコン層の活性化のためのアニーリングを実施するよ
うになる。この段階を通じて、イオン注入によるポリシ
リコン層の構造的な損傷を補償し、注入された不純物粒
子の拡散が円滑に行われる。そして、層間絶縁膜を形成
し、コンタクトのためのパターニングを完了したあとコ
ンタクトと配線のための金属層を積層し、配線パターニ
ングをするようになる。
シリコン層の活性化のためのアニーリングを実施するよ
うになる。この段階を通じて、イオン注入によるポリシ
リコン層の構造的な損傷を補償し、注入された不純物粒
子の拡散が円滑に行われる。そして、層間絶縁膜を形成
し、コンタクトのためのパターニングを完了したあとコ
ンタクトと配線のための金属層を積層し、配線パターニ
ングをするようになる。
【００３４】以上の例からポリシリコン形ＬＣＤの駆動
回路部に存在可能である一部パターンに対して考察した
が、実際のＬＣＤパネルでは問題部分が画素部にも存在
し、絶縁材質上に形成される薄膜トランジスタの全般、
特に広い面積にかけて形成される表示装置用薄膜トラン
ジスタの全般にかけて多様な形態の問題部分が存在す
る。したがって、本発明で損傷が主に発生する相互放電
がなされるパターン間のみに補助導体パターンを形成し
て使用することもできる。しかし、このような場合、他
のパターン間に問題が発生することもあるので、本発明
で一つの放電による損傷も生じないようにするためには
イオン注入段階でイオン注入マスクとなるパターンがす
べて電気的に連結されるのが望ましい。
回路部に存在可能である一部パターンに対して考察した
が、実際のＬＣＤパネルでは問題部分が画素部にも存在
し、絶縁材質上に形成される薄膜トランジスタの全般、
特に広い面積にかけて形成される表示装置用薄膜トラン
ジスタの全般にかけて多様な形態の問題部分が存在す
る。したがって、本発明で損傷が主に発生する相互放電
がなされるパターン間のみに補助導体パターンを形成し
て使用することもできる。しかし、このような場合、他
のパターン間に問題が発生することもあるので、本発明
で一つの放電による損傷も生じないようにするためには
イオン注入段階でイオン注入マスクとなるパターンがす
べて電気的に連結されるのが望ましい。
【００３５】
【発明の効果】本発明によると、イオン注入段階で電荷
粒子が注入される電気的に孤立した導体パターン間に電
位差が発生し、この電位差により急激に放電し素子構造
に損傷が発生し、素子の機能が破壊される現像を防ぐこ
とができる。
粒子が注入される電気的に孤立した導体パターン間に電
位差が発生し、この電位差により急激に放電し素子構造
に損傷が発生し、素子の機能が破壊される現像を防ぐこ
とができる。
【図１】従来において、ゲートパターン間に放電による
静電破壊が発生する実施形態を示す工程基板の一部分に
対する平面図。
静電破壊が発生する実施形態を示す工程基板の一部分に
対する平面図。
【図２】従来のポリシリコン形ＬＣＤでトップゲート形
ＴＦＴの形成過程の一部を示す工程平面図（その１）。
ＴＦＴの形成過程の一部を示す工程平面図（その１）。
【図３】従来のポリシリコン形ＬＣＤでトップゲート形
ＴＦＴの形成過程の一部を示す工程平面図（その２）。
ＴＦＴの形成過程の一部を示す工程平面図（その２）。
【図４】従来のポリシリコン形ＬＣＤでトップゲート形
ＴＦＴの形成過程の一部を示す工程平面図（その３）。
ＴＦＴの形成過程の一部を示す工程平面図（その３）。
【図５】従来のポリシリコン形ＬＣＤでトップゲート形
ＴＦＴの形成過程の一部を示す工程平面図（その４）。
ＴＦＴの形成過程の一部を示す工程平面図（その４）。
【図６】本発明の実施形態として、ポリシリコン形ＬＣ
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その１）。
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その１）。
【図７】本発明の実施形態として、ポリシリコン形ＬＣ
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その２）。
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その２）。
【図８】本発明の実施形態として、ポリシリコン形ＬＣ
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その３）。
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その３）。
【図９】本発明の実施形態として、ポリシリコン形ＬＣ
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その４）。
Ｄでトップゲート形ＴＦＴ形成過程の一部を示す工程平
面図（その４）。
【図１０】工程段階の理解をよくするための工程断面図
で、図６のＡ‐Ａ’切断線によって切断された面を示す
図。
で、図６のＡ‐Ａ’切断線によって切断された面を示す
図。
【図１１】工程段階の理解をよくするための工程断面図
で、図７のＡ‐Ａ’切断線によって切断された面を示す
図。
で、図７のＡ‐Ａ’切断線によって切断された面を示す
図。
【図１２】工程段階の理解をよくするための工程断面図
で、図８のＡ‐Ａ’切断線によって切断された面を示す
図（その１）。
で、図８のＡ‐Ａ’切断線によって切断された面を示す
図（その１）。
【図１３】工程段階の理解をよくするための工程断面図
で、図８のＡ‐Ａ’切断線によって切断された面を示す
図（その２）。
で、図８のＡ‐Ａ’切断線によって切断された面を示す
図（その２）。
【図１４】工程段階の理解をよくするための工程断面図
で、図９のＡ‐Ａ’切断線によって切断された面を示す
図。
で、図９のＡ‐Ａ’切断線によって切断された面を示す
図。
４０ ゲート補助膜 ４１、４１０、４３０ ゲートパターン ４４、４４０： 補助パターン ２１０、２３０： アクティブ領域 ２１１、２３１： ソース／ドレイン領域 ２１４ オフセット領域 ３００ ゲート絶縁膜 ４００ ゲート膜 ５０、６０ イオン注入マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｍ ６２７Ｃ
Claims (14)
- 【請求項１】薄膜トランジスタの製造方法において、 電気的に孤立された複数の導体パターンを相互に連結す
る補助導体パターンを設ける段階と、 前記導体パターン及び前記補助導体パターンをイオン注
入マスクとして利用して不純物イオン注入を実施する段
階と、 前記補助導体パターンを除去する段階と、を備えること
を特徴とする薄膜トランジスタ製造方法。 - 【請求項２】前記薄膜トランジスタは表示装置のための
ものであることを特徴とする請求項１に記載の薄膜トラ
ンジスタ製造方法。 - 【請求項３】前記導体パターンは金属材質で形成するこ
とを特徴とする請求項に２記載の薄膜トランジスタ製造
方法。 - 【請求項４】前記導体パターンはトップゲート形薄膜ト
ランジスタのゲートパターンであり、前記イオン注入は
トップゲート形薄膜トランジスタのソース／ドレイン領
域を形成するために前記ゲートパターンを前記マスクと
して用いて行われるイオン注入であることを特徴とする
請求項２に記載の薄膜トランジスタ製造方法。 - 【請求項５】前記イオン注入はポリシリコン形液晶表示
装置のＰチャンネルトランジスタのソース／ドレイン領
域を形成するためのイオン注入であることを特徴とする
請求項４に記載の薄膜トランジスタ製造方法。 - 【請求項６】前記補助導体パターンは基板に広い領域に
かけて形成される大きい導体パターンと狭い領域に局在
する小さい導体パターンとの間隔の狭い部分がある場合
に、前記大きい導体パターンと小さい導体パターンとの
間のみで形成されることを特徴とする請求項２または請
求項４に記載の薄膜トランジスタ製造方法。 - 【請求項７】前記補助導体パターンは、前記間隔が狭い
部分を薄い絶縁膜により埋められたまま横切る導電性物
質がある際に形成されることを特徴とする請求項６に記
載の薄膜トランジスタ製造方法。 - 【請求項８】前記イオン注入が行われる段階は複数回存
在し、前記補助導体パターンは前記イオン注入が行われ
る段階のうち特定イオン注入段階にかぎって形成される
ことを特徴とする請求項２に記載の薄膜トランジスタ製
造方法。 - 【請求項９】前記補助導体パターンを含んで前記導体パ
ターン全体が同時に形成されることを特徴とする請求項
２に記載の薄膜トランジスタ製造方法。 - 【請求項１０】ＰチャンネルトランジスタとＮチャンネ
ルトランジスタを共に備えて使用するポリシリコン形薄
膜トランジスタ液晶表示装置の薄膜トランジスタ製造方
法において、 ガラス基板にポリシリコン層を積層し、アクティブ領域
のみに残るパターニング作業を行う段階と、 ゲート絶縁膜とゲート膜を積層する段階と、 前記ゲート膜をパターニング作業を通じてＰまたはＮチ
ャンネルトランジスタ領域のゲート膜は保存し、他のチ
ャンネルのトランジスタ領域のゲート膜にゲートパター
ンを形成し、すべての残留ゲート膜が連結されるように
補助ゲートパターンを形成する段階と、 前記残留ゲート膜をイオン注入マスクとしてＮ形または
Ｐ形不純物イオン注入を実施する段階と、 前記残留ゲート膜の上に導体ゲート補助膜を積層し、パ
ターニング作業を通じてＮまたはＰチャンネルトランジ
スタ領域には前記ゲートパターンと前記アクティブ領域
を保護するようにゲート補助膜を保存し、他のチャンネ
ルトランジスタ領域にはゲート補助膜としてゲート疑似
パターンを形成し、すべての残留ゲート補助膜が連結さ
れるように補助ゲート疑似パターンを形成する段階と、 前記残留ゲート補助膜をエッチングマスクとしてゲート
膜をエッチングしてＰまたはＮチャンネルトランジスタ
領域のゲートパターンを形成し、前記補助ゲートパター
ンを除去する段階と、 前記残留ゲート補助膜をエッチングにより除去する段階
とを備えることを特徴とする薄膜トランジスタ製造方
法。 - 【請求項１１】Ｐチャンネルトランジスタ構造がまず形
成され、 前記Ｎチャンネルトランジスタ領域で前記残留ゲート補
助膜をエッチングマスクとしてゲート膜をエッチングす
る際に、前記ゲート補助膜と前記ゲート膜に対してエッ
チング選択比が大きいエッチング物質を使用して等方性
エッチングをして前記Ｎチャンネルトランジスタ領域の
ゲートパターンの幅が前記ゲート疑似パターンの幅より
一定間隔狭く形成することを特徴とする請求項１０に記
載の薄膜トランジスタ製造方法。 - 【請求項１２】前記残留ゲート補助膜を除去する段階後
にＮ形不純物を低濃度にドーピングして前記Ｎチャンネ
ルトランジスタでＬＤＤ（Light Doped Drain）構造
を形成することを特徴とする請求項１１に記載の薄膜ト
ランジスタ製造方法。 - 【請求項１３】前記ゲート膜はアルミニウムを含んでい
る金属材質で形成し、前記ゲート補助膜はクロムで形成
することを特徴とする請求項１１に記載の薄膜トランジ
スタ製造方法。 - 【請求項１４】Ｎチャンネルトランジスタ構造がまず形
成されることを特徴とする請求項１０に記載の薄膜トラ
ンジスタ製造方法。
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| KR100900543B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 박막 트랜지스터 기판의 다결정 규소 박막 트랜지스터 및그의 형성 방법 |
| KR100719933B1 (ko) * | 2006-04-06 | 2007-05-18 | 비오이 하이디스 테크놀로지 주식회사 | 다결정 실리콘 채널을 갖는 박막 트랜지스터의 제조방법 |
| US8153513B2 (en) * | 2006-07-25 | 2012-04-10 | Silicon Genesis Corporation | Method and system for continuous large-area scanning implantation process |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226727A (ja) * | 1989-02-28 | 1990-09-10 | Oki Electric Ind Co Ltd | Ｌｄｄ型ｍｏｓ半導体装置の製造方法 |
| JPH0555258A (ja) * | 1991-08-29 | 1993-03-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05226651A (ja) * | 1992-02-12 | 1993-09-03 | Sharp Corp | 薄膜半導体素子の製造方法 |
| JPH06151849A (ja) * | 1992-11-12 | 1994-05-31 | Seiko Epson Corp | 相補性薄膜半導体装置の製造方法 |
| JPH0982971A (ja) * | 1995-09-13 | 1997-03-28 | Sharp Corp | 薄膜トランジスタの製造方法およびアクティブマトリクス基板の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112069B2 (ja) * | 1985-09-18 | 1995-11-29 | 株式会社東芝 | 表示装置 |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| EP0923138B1 (en) * | 1993-07-26 | 2002-10-30 | Seiko Epson Corporation | Thin -film semiconductor device, its manufacture and display sytem |
| JP3139896B2 (ja) * | 1993-11-05 | 2001-03-05 | 株式会社東芝 | 半導体レイアウト方法 |
| JP3476320B2 (ja) * | 1996-02-23 | 2003-12-10 | 株式会社半導体エネルギー研究所 | 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法 |
| KR100495794B1 (ko) * | 1997-10-17 | 2005-09-28 | 삼성전자주식회사 | 액정표시장치용박막트랜지스터 |
| JPH1197705A (ja) * | 1997-09-23 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 半導体集積回路 |
-
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226727A (ja) * | 1989-02-28 | 1990-09-10 | Oki Electric Ind Co Ltd | Ｌｄｄ型ｍｏｓ半導体装置の製造方法 |
| JPH0555258A (ja) * | 1991-08-29 | 1993-03-05 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH05226651A (ja) * | 1992-02-12 | 1993-09-03 | Sharp Corp | 薄膜半導体素子の製造方法 |
| JPH06151849A (ja) * | 1992-11-12 | 1994-05-31 | Seiko Epson Corp | 相補性薄膜半導体装置の製造方法 |
| JPH0982971A (ja) * | 1995-09-13 | 1997-03-28 | Sharp Corp | 薄膜トランジスタの製造方法およびアクティブマトリクス基板の製造方法 |
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