KR20040058699A - 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

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양준영
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Abstract

본 발명은 소오스/드레인 전극과 화소 전극 사이에 보호막을 생략하여 7마스크 공정으로 폴리 실리콘형 박막 트랜지스터 어레이 기판을 형성하는 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것으로, 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상의 소정 영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체층에 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 반도체층의 불순물 영역과 연결되는 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극을 포함한 층간 절연막 전면에 수소를 주입하고 열처리하는 단계와, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판의 제조 방법{The Manufacturing Method of Thin Film Transistors Array on glass}
본 발명은 액정 표시 장치에 관한 것으로 특히, 소오스/드레인 전극과 화소 전극 사이에 보호막을 생략하여 7마스크 공정으로 폴리 실리콘형 박막 트랜지스터 어레이 기판을 형성하는 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
근래에는 액정 표시 장치(Liquid Crystal Display Device)의 여러 형태 중 액티브 매트릭스(Active Matrix) 타입의 박막 트랜지스터(TFT : Thin Film Transistor) 액정 표시 장치 분야의 발전이 현저하다.
액티브 매트릭스 방식의 박막 트랜지스터 액정 표시 장치(TFT LCD)는 표시 장치의 화면을 이루는 개개 화소의 전극을 트랜지스터를 이용하여 조절하는 것으로, 이 때, 트랜지스터는 반도체 박막을 이용하여 기판상에 형성된다.
상기 박막 트랜지스터 액정 표시 장치(TFT LCD)는 사용되는 반도체 박막의 특성에 따라 비정질 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있다.
상기 두 경우 모두 공정 비용을 줄이고, 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 비정질 실리콘의 경우 낮은 온도에서 화학 기상 증착법(CVD: Chemical Vapor Deposition)을 이용하여 형성할 수 있으므로, 유리기판을 이용하는 액정 표시 장치의 특성상 유리한 점이 있다.
그러나, 비정질 실리콘의 경우 캐리어의 이동도가 낮기 때문에 빠른 동작 특성을 요하는 구동 회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 액정 표시 장치의 구동을 위한 IC는 별도로 제작하여 액정 패널 주변부에 부착하여 사용해야 한다는 것을 의미하며, 구동 모듈을 위한 공정이 추가되어액정 표시 장치의 제작비용이 상승하게 된다.
반면, 폴리 실리콘은 비정질 실리콘에 비해 캐리어의 이동도가 훨씬 크기 때문에 이를 구동 회로용 IC를 제작하여 사용할 수 있다. 그러므로, 폴리 실리콘을 액정 표시 장치의 박막 트랜지스터 형성을 위한 반도체 박막으로 사용할 경우, 일련의 공정을 통해 동일 유리기판에 화소전극을 위한 박막 트랜지스터 소자와 구동 회로용 트랜지스터 소자를 함께 형성할 수 있다.
이는 액정 표시 장치 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 액정 표시 장치의 소비전력을 낮출 수 있다.
그러나, 폴리 실리콘을 사용하는 경우, 기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 비정질 실리콘 박막을 저온 CVD 공정을 통해 형성하고, 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은 만큼 형성된 트랜지스터에서 게이트 전압이 OFF되는 순간 누설 전류가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한, 누설 전류의 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온 주입한 LDD(Lightly Doped Drain) 영역 또는 불순물 이온 주입이 되지 않은 오프셋(Off set) 영역을 두어 누설 전류에 대한 배리어로 작용하도록 하는 방법을 일반적으로 사용한다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치의 박막 트랜지스터 제조 방법을 설명하면 다음과 같다.
도 1a 및 도 1g는 종래의 박막 트랜지스터 제조 방법을 나타낸 단면도이다.
액정 표시 장치에서는 여러 가지 타입의 박막 트랜지스터가 형성될 수 있으므로, 화소부는 LDD(Lightly Doped Drain) 구조의 n형 박막 트랜지스터(이하, 화소부 LDD n형 TFT)이며, 구동부는 n형 박막 트랜지스터(이하, 구동부 n형 TFT), p형 박막 트랜지스터(이하, 구동부 p형 TFT)로 나누어 이들 박막 트랜지스터들이 동일 기판에 형성되는 경우를 예를 들어 설명한다.
이 경우 각각의 형의 박막 트랜지스터가 형성되는 영역을 먼저 구분하여 정의하고 공정을 진행한다.
도 1a와 같이, 기판(11)상에 버퍼층(12)을 증착한 후, 비정질 실리콘(Amorphous Silicon: a-Si:H)을 증착한다.
이어, 상기 비정질 실리콘(a-Si:H)을 탈수소화하고 레이저를 통해 폴리 실리콘으로 결정화시킨다. 그리고, 상기 폴리 실리콘을 패터닝하여 각 TFT의 활성층인 반도체층(13)을 형성한다.
도 1b와 같이, 상기 반도체층(13) 상에 게이트 절연막(14)을 전면 증착하고, 상기 게이트 절연막(14) 상에 금속을 증착하고, 이를 선택적으로 제거하여 상기 반도체층(13) 상부의 소정 영역 상에 각 TFT의 게이트 전극(15)을 형성한다.
이와 같이, 게이트 전극(15)을 형성하기까지는 상기 각 형의 TFT 형성 영역별로 동일한 공정을 거친다.
도 1c와 같이, 전면에 제 1 감광막을 도포하고 노광 및 현상하여 고농도 n형(n+) 이온 주입을 위한 제 1, 제 2 마스크(16a, 16b)를 형성한 뒤, 고농도의 n형(n+) 이온을 주입하여 n형 TFT 및 LDD n형 TFT 형성 영역의 반도체층(13)에 고농도 n형 불순물 영역(13a)을 형성한다.
즉, p형 TFT 형성 영역에는 p형 TFT 형성 영역의 전면을 마스킹하는 제 1 마스크(16a)가, LDD n형 TFT 형성 영역에는 게이트 전극(15)보다 더 폭이 넓은 제 2 마스크(16b)가 형성된다. 여기서 상기 제 2 마스크(16b)는 게이트 전극(15)과 이후에 형성되는 LDD 영역을 가리는 길이의 폭(Width)으로 상기 게이트 절연막(14) 상에 형성된다. 이 때, n형 TFT 형성 영역에서는 상기 게이트 전극(15)이 마스크의 역할을 하며, 게이트 전극(15) 양측의 반도체층(13)에 고농도 n형 불순물 영역(13a)이 형성된다.
여기서, n형 이온 주입 물질로는, PH3을 주로 사용한다.
도 1d와 같이, 상기 제 1, 제 2 마스크(16a, 16b)를 제거하고, 전면에 제 2감광막을 증착하고 노광 및 현상하여 고농도 p형(p+) 이온 주입을 위한 제 3 마스크(17)를 형성한 뒤, 고농도의 p형(p+) 이온을 주입함으로써, p형 TFT 형성 영역의 반도체층(13)에 p형 불순물 영역(13b)을 형성한다.
상기 제 3 마스크(17)는 상기 n형 TFT 형성 영역 및 LDD n형 TFT 형성 영역 전면을 마스킹하고, 상기 p형 TFT 형성 영역에서는 상기 게이트 전극(15)을 마스크로 이용하여 고농도 p형의 이온 주입 공정을 진행한다.
p형 이온 주입 물질로는 B2H6을 주로 사용한다.
이어, 도 1e와 같이, 상기 제 3 마스크(17)를 제거하고, 각 TFT 형성 영역의 게이트 전극(15)을 마스크로 이용하여 저농도 n형(n-)의 이온 주입을 진행한다. 이때, 상기 LDD n형 TFT 형성 영역의 게이트 전극 양측의 반도체층(13)에 저농도 n형 불순물 영역(13c)이 형성된다. n형 TFT 형성 영역이나 p형 TFT 형성 영역에서는 이전에 진행되던 고농도 이온 주입 공정을 통해, 고농도의 불순물 영역이 형성된 영역으로 상기 저농도 n형 이온 주입을 하더라도 불순물 농도의 큰 영향을 주지 않는다.
저농도 이온 주입 공정과, 고농도 이온 주입 공정을 그 순서를 바꾸어 진행할 수 있다. 어느 경우나 저농도 이온 주입 공정은 상기 게이트 전극을 마스크로 이용하여 진행하고, 고농도 이온 주입 공정은 LDD 영역이 생성되는 부위를 가리는 마스크를 이용한다.
이러한 이온 주입 공정을 완료한 후에는 상기 반도체층(13)을 레이저 또는 350 내지 450℃의 퍼니스에서 어닐링하여 활성화시킨다.
도 1f와 같이, 층간 절연막(18)을 전면에 증착한 후, 상기 반도체층(13)의 각 고농도 불순물 영역(13a, 13b)과의 콘택을 위해 상기 층간 절연막(18) 및 상기 게이트 절연막(14)을 선택적으로 제거한다. 이어, 상기 콘택 영역을 포함한 층간 절연막 상에 금속을 전면 증착하고, 이를 패터닝하여 소오스/드레인 전극(19)을 형성한다.
도 1g와 같이, 상기 소오스/드레인 전극(19)을 포함한 기판 전면에 보호막(20)을 전면 증착한 후, 이를 마스크(미도시)를 통해 선택적으로 제거하여 상기 드레인 전극(19)을 소정 부분 노출한다.
이 때, 상기 반도체층(13)의 이동도를 높이기 위해 수소화 열처리fh 보호막을 증착하여 진행하고 있는데, 이러한 수소화 열처리는 퍼니스(furnace)에서 질소와 수소 혼합 기체 분위기 하에 400 내지 500℃의 온도에서 진행된다.
이어, 전면에 투명 전극을 증착한 후, 이를 마스크(미도시)를 통해 선택적으로 제거하여 화소 전극(21)을 형성한다. 이 때, 상기 화소 전극(21)은 상기 드레인 전극(19)과 연결되도록 형성한다.
그러나, 상기와 같은 종래의 박막 트랜지스터 어레이 기판의 제조 방법은 다음과 같은 문제점이 있다.
폴리 실리콘형 박막 트랜지스터 어레이 기판을 형성할 경우, '반도체층 형성용, 게이트 전극 형성용, 고농도 p형 불순물 영역 정의용, 고농도 n형 불순물 영역 정의용, 층간 절연막 콘택용, 소오스/드레인 전극 형성용, 보호막 콘택용, 화소 전극 형성용'의 총 8회의 마스크 공정이 요구되는데, 1회의 마스크 공정이 진행될 때마다 수율이 감소하며, 식각 용액 등에 의해 손상을 입게된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 전극과 화소 전극 사이에 보호막을 생략하여 7마스크 공정으로 폴리 실리콘형 박막 트랜지스터 어레이 기판을 형성하는 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1g는 종래의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
31 : 기판 32 : 버퍼층
33 : 게이트 전극 34 : 게이트 절연막
35 :반도체층 35a : 고농도 p형 불순물 영역
35b : 고농도 n형 불순물 영역 35c : LDD 영역
36 : 층간 절연막 37a, 37b : 제 2 마스크
38a, 38b : 제 3 마스크 38c : 애슁된 제 3 마스크
39 : 금속층 40 : 제 4 마스크
41 : 보호막 42 : 화소 전극
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층을 포함한전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상의 소정 영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측에 반도체층에 불순물 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계와, 상기 반도체층의 불순물 영역과 연결되는 소오스/드레인 전극을 형성하는 단계와, 상기 소오스/드레인 전극을 포함한 층간 절연막 전면에 수소를 주입하고 열처리하는 단계와, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 기판 상에 버퍼층을 더 형성함이 바람직하다.
상기 반도체층의 형성은 상기 기판에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층을 탈수소화하는 단계와, 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 단계를 포함하여 이루어짐이 바람직하다.
상기 게이트 전극의 폭을 채널 영역보다 더 좁게 형성하고, 상기 게이트 전극 양측의 반도체층에 저농도 불순물 영역을 형성하는 단계를 더 포함함이 바람직하다. 여기서, 상기 저농도 불순물 영역은 n형임이 바람직하다.
상기 반도체층의 불순물 영역을 형성한 후에는 상기 반도체층을 활성화함이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 구조 단면도이다.
액정 표시 장치에서는 여러 가지 타입의 박막 트랜지스터가 형성될 수 있으므로, LDD(Lightly Doped Drain) 구조의 n형 박막 트랜지스터(이하, LDD n형 TFT), n형 박막 트랜지스터(이하, n형 TFT), p형 박막 트랜지스터(이하, p형 TFT)로 나누어 이들 박막 트랜지스터들이 동일 기판에 형성되는 경우를 예를 들어 설명한다.
도 2a와 같이, 기판(31) 전면에 버퍼층(32)으로 실리콘 산화막(SiO2)이 2000Å 적층되고, 상기 버퍼층(32) 상에 반도체층(33)이 소정 영역 상에 500Å 내지 800Å의 두께로 형성된다.
상기 반도체층(33)은 비정질 실리콘을 증착시킨 다음, 탈수소화한 후, 레이저 재결정작업을 통해 폴리 실리콘화한 후 패터닝한 것이다.
도 2b와 같이, 상기 반도체층(33)을 포함한 버퍼층(32) 전면에 게이트 절연막(34)을 1000Å 정도 적층하여 형성한다.
이어, 상기 게이트 절연막(34) 상에 알루미늄(Al), 알루미늄 합금, 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 안티몬(Sb), 탄탈(Ta) 등의 게이트 전극용 금속을 2000Å 내지 3000Å 정도 증착한 후, 이를 선택적으로 제거하여 게이트 전극(35)을 형성한다. 상기 게이트 전극(35)은 일반적으로 알미늄 함유금 속과 몰리브덴 함유 금속의 2층 구조, 알미늄 함유 금속과 경우에 따라서는 크롬의 2층 구조를 사용할 수도 있으나 상기 게이트 전극(35)의 패턴을 형성하기 위한 식각에서 언더컷을 이루는 형태나 이온도핑 후의 어닐링 단계에서의 문제점이 없는 금속을 사용해야 한다.
도 2c와 같이, 상기 게이트 전극(35)을 포함한 게이트 절연막(34) 상에 각각 p형 소자 및 n형 소자를 형성하기 위한 이온 주입 공정을 진행한다.
이 때, p형 및 n형 소자의 불순물 영역을 정의하는 2개의 마스크가 요구된다. 이온 주입 공정에 있어, p형 소자 영역에 대해 먼저 진행한 후, n형 소자 영역에 대해 진행하여도 되고, 그 역으로 n형 소자 영역에 대해 진행한 후, p형 소자 영역에 대해 진행할 수도 있다.
p형 소자 영역의 경우는 n형 소자 영역을 가리우는 마스크(미도시)를 이용하여 이온 주입 공정을 진행한다. 이 때, p형 소자 영역에는 상기 게이트 전극(35)이 마스크로 작용하여 상기 게이트 전극(35)의 양측에 해당되는 반도체층(33)에 고농도 p형 불순물 영역(33a)이 형성된다.
n형 소자 영역의 경우는 고농도 영역(33b)과, LDD 영역(33c)이 모두 형성되므로, 먼저, 고농도 영역을 정의하는 마스크(미도시)를 형성한 후, 상기 마스크를 이용하여 반도체층(33)의 고농도 n형 불순물 영역(33b)을 형성하고, 이어, 상기 마스크를 애슁 또는 식각하여, 소정 폭 만큼 제거하고, 상기 소정의 폭만큼 제거된 마스크를 이용하여 저농도 n형 불순물 이온을 주입하여, 상기 고농도 n형 불순물 영역(33b))의 안쪽의 반도체층(33)에 저농도 n형 불순물 영역(33c)을 형성한다.
상기 반도체층(33)에 이루어지는 LDD 영역(33c)의 형성은, 상기 게이트 전극(35)을 형성한 후, 먼저, 마스크 없이 저농도 n형 불순물 이온을 전면에 주입하여, 상기 게이트 전극(35)을 마스크로 하여 이루어질 수도 있다. 이 경우, p형 소자 영역에 저농도 n형 이온이 주입되더라도 이어, 주입되는 고농도 p형의 도즈량이 충분히 많으므로, 고농도 p형 불순물 영역이 이후 연결되는 소오스/드레인 전극과의 도전에는 이상이 없게 된다.
여기서, 여기서, p형 이온 주입 물질로는 B2H6을 주로 사용하며, n형 이온 주입 물질로는, PH3을 주로 사용한다..
한편, 본 실시예에서는 구동부와 화소부의 n형 소자 모두에 대해 LDD 영역(33c)구조를 형성한 것으로 나타내고 있으나, 경우에 따라서는 구동부의 n형 소자에 대해서만 LDD 영역(33c)을 형성할 수도 있다. 단, 이 경우 구동부와 화소부를 구분하기 위한 별도의 추가 공정이 필요할 수 있다.
도 2d와 같이, 상기 게이트 전극(35)을 포함한 전면에 층간 절연막(36)을 증착한 후, 상기 반도체층(33)의 활성화를 위한 어닐링(annealing)을 실시한다.
상기 층간 절연막(36)은 대개 실리콘 산화막이나 실리콘 질화막을 6000Å 내지 8000Å 정도 적층하여 형성하는데 경우에 따라서는 감광성 유기막으로 형성하기도 한다. 이 경우 패터닝을 위한 식각공정을 별도로 시행할 필요가 없으므로 공정을 단순화할 수 있다.
도 2e와 같이, 상기 층간 절연막(36)을 선택적으로 제거하여 상기 반도체층의 고농도 불순물 영역(33a, 33b)을 노출시키는 콘택 홀을 형성한다.
이어, 상기 콘택 홀을 포함한 전면에 소오스/드레인 전극용 금속을 전면 증착하고, 이를 선택적으로 제거하여 소오스/드레인 전극(37a, 37b)을 형성한다. 상기 소오스/드레인 전극용 금속은 알루미늄(Al), 알루미늄 합금, 크롬(Cr),텅스텐(W), 몰리브덴(Mo), 안티몬(Sb), 탄탈(Ta) 등으로 형성한다.
이어, 전면에 수소(Hydrogen)를 주입하여 상기 반도체층(33)으로 상기 수소를 유입시킴으로써 수소가 상기 반도체층(33)을 결정화하고, 결정화되지 않고 남아있는 실리콘(Si)의 댕글링 본드를 잡아주어, 상기 반도체층(33)의 이동도를 높이도록 한다.
본 발명에서는 이러한 수소화 열처리를 상기 층간 절연막(36) 상에서 진행하여, 퍼니스에서 열처리 공정시 필요한 온도를 300내지 350℃에서 진행이 가능하도록 하였다.
도 2g와 같이, 상기 소오스/드레인 전극(37a, 37b)을 포함한 층간 절연막(36) 상에 전면 ITO 재질의 투명 도전막을 증착하고, 이를 선택적으로 제거하여 상기 드레인 전극(37b)과 연결된 화소 전극(38)을 형성한다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법은 다음과 같은 효과가 있다.
첫째, 소오스/드레인 전극 형성 후, 층간 절연막 상에서 수소를 주입하여 종래보다 낮은 온도에서 하는 수소화 열처리가 가능하다.
둘째, 소오스/드레인 전극과 화소 전극 사이에 적층되는 보호막을 생략함으로써, 총 7회의 마스크 공정으로 박막 트랜지스터 어레이 기판의 제조가 가능하며, 따라서, 1회의 마스크 공정 생략으로 공정 단순화와, 수율 향상을 기대할 수 있다.
셋째, 300내지 350℃의 퍼니스에서 수소화 열처리가 가능하여, 종래 350 내지 450℃의 퍼니스에서 진행하던 바에 비해, 보다 낮은 온도에서 열처리가 가능하여 유리 기판의 변성도 방지할 수 있다.

Claims (6)

  1. 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층을 포함한 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상의 소정 영역에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 반도체층에 불순물 영역을 형성하는 단계;
    상기 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계;
    상기 반도체층의 불순물 영역과 연결되는 소오스/드레인 전극을 형성하는 단계;
    상기 소오스/드레인 전극을 포함한 층간 절연막 전면에 수소를 주입하고 열처리하는 단계;
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 기판 상에 버퍼층을 더 형성함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제 1항에 있어서,
    상기 반도체층의 형성은
    상기 기판에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 탈수소화하는 단계;
    상기 비정질 실리콘층을 다결정 실리콘층으로 결정화시키는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 전극의 폭을 채널 영역보다 더 좁게 형성하고, 상기 게이트 전극 양측의 반도체층에 저농도 불순물 영역을 형성하는 단계를 더 포함함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제 4항에 있어서,
    상기 저농도 불순물 영역은 n형임을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제 1항에 있어서,
    상기 반도체층의 불순물 영역을 형성한 후에는 상기 반도체층을 활성화함을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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