JPS59105356A - マトリツクスアレ−の製造方法 - Google Patents
マトリツクスアレ−の製造方法Info
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- JPS59105356A JPS59105356A JP57215279A JP21527982A JPS59105356A JP S59105356 A JPS59105356 A JP S59105356A JP 57215279 A JP57215279 A JP 57215279A JP 21527982 A JP21527982 A JP 21527982A JP S59105356 A JPS59105356 A JP S59105356A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ガラス等の絶縁性基板を用いたマトリクスア
レーの製造方法に関するものである。
レーの製造方法に関するものである。
第１図は、非線型スイッチング素子をマトリックスアレ
ー状に配線し死アクティブマトリックスアレー基板の構
成の一例を示した配置図である。
ー状に配線し死アクティブマトリックスアレー基板の構
成の一例を示した配置図である。
図中、１で囲まれた領域が表示領域であり、その中に非
線型素子２がマトリックス状に配置サネでいる。、３は
非線型素子２へのデータ信号ライン（ソースライン）で
あシ、４は非線型素子２へのタイミング信号ライン（ゲ
ートライン）である、この非線型素子２として、シリコ
ン薄膜トランジスターを用いた場合のマ） ＩＪラック
スレーの溝底要素の等価回路を示したものが第２図であ
り、５がシリコン薄膜トランジスターである。シリコン
薄膜トランジスターのソース電極は、マトリックスアレ
ーのソースライン３に接続されており、ゲート電極はゲ
ート線４に接続されている。さらにドレイン電極は表示
ｆｆｉ勤［７ｉ６−１に接続さ）１てお９、ゲートライ
ン４にタイミング信号が入った時、薄膜トランジスター
５が導通状態となり、ソースライン３の信号が駆動電極
７−１に伝達され表示素子を駆動する。このシリコン薄
膜トランジスターの断面形状を示したものが、＠３図に
示した断面図である。ガラス基板７の表面上にシリコン
薄膜８が形成され、トランジスターのゲート絶縁膜９を
介してゲート電極が形成される。次に、トランジスター
のソース８−１及びドレイン８−２を形成する為に、イ
オン打ち込みによシ両領域へ不純物拡散を行なう。最後
に絶縁層１１を形成し、ソース、ドレイン領域へのコン
タクトホール及びソース電極１２．ドレイン電極１６を
形成して、ンリコンＮ膜トランジスターを用いたマクテ
ィプマトリックス基板が完成する。しがるに上記のイオ
ン打込み時に、ゲート電極１ｏの破壊が生じてし渣つと
いう不具合が生ずる。つまり、第４図にマ） ＩＪラッ
クス一要素の平面構造を示したが、通常は、図に示した
様にゲート電極１ｏはトランジスターのゲート電極を構
成していると同時に、ゲートラインでもあり、核ライン
は図の左右方向に延在し、アレー領域では一つのパター
ンである。
線型素子２がマトリックス状に配置サネでいる。、３は
非線型素子２へのデータ信号ライン（ソースライン）で
あシ、４は非線型素子２へのタイミング信号ライン（ゲ
ートライン）である、この非線型素子２として、シリコ
ン薄膜トランジスターを用いた場合のマ） ＩＪラック
スレーの溝底要素の等価回路を示したものが第２図であ
り、５がシリコン薄膜トランジスターである。シリコン
薄膜トランジスターのソース電極は、マトリックスアレ
ーのソースライン３に接続されており、ゲート電極はゲ
ート線４に接続されている。さらにドレイン電極は表示
ｆｆｉ勤［７ｉ６−１に接続さ）１てお９、ゲートライ
ン４にタイミング信号が入った時、薄膜トランジスター
５が導通状態となり、ソースライン３の信号が駆動電極
７−１に伝達され表示素子を駆動する。このシリコン薄
膜トランジスターの断面形状を示したものが、＠３図に
示した断面図である。ガラス基板７の表面上にシリコン
薄膜８が形成され、トランジスターのゲート絶縁膜９を
介してゲート電極が形成される。次に、トランジスター
のソース８−１及びドレイン８−２を形成する為に、イ
オン打ち込みによシ両領域へ不純物拡散を行なう。最後
に絶縁層１１を形成し、ソース、ドレイン領域へのコン
タクトホール及びソース電極１２．ドレイン電極１６を
形成して、ンリコンＮ膜トランジスターを用いたマクテ
ィプマトリックス基板が完成する。しがるに上記のイオ
ン打込み時に、ゲート電極１ｏの破壊が生じてし渣つと
いう不具合が生ずる。つまり、第４図にマ） ＩＪラッ
クス一要素の平面構造を示したが、通常は、図に示した
様にゲート電極１ｏはトランジスターのゲート電極を構
成していると同時に、ゲートラインでもあり、核ライン
は図の左右方向に延在し、アレー領域では一つのパター
ンである。
このゲートラインが形成さｔ′Ｌｋ時点で、前記のごと
くトランジスターのソース、ドレイン形成ノ為の高濃度
イオン打ち込み（通常Ｉ Ｘ １０１５〜１×１０”
ｃｎＩ−２） ｆ行なうと、シリコン薄膜８のみならず
、ゲートライン１０ヘチヤージされる電荷の量ｉｊ １
×１０１８〜ｉ Ｘ １０” ｃｍ３に達する。特に
、ゲートラインにチャージされた電荷は、わずかの電界
・磁界あるいはイオン打ち込み装置の、核ガラス基鈑が
セットされている場所の構造等によりケートライン内を
容易に移動し、ゲートラインの一端へ集中する事になる
。ゲートラインの長さは１〜１０センチメートルあり、
ラインのｓ、ｎ十ミクロンメートルの３〜４桁大きい。
くトランジスターのソース、ドレイン形成ノ為の高濃度
イオン打ち込み（通常Ｉ Ｘ １０１５〜１×１０”
ｃｎＩ−２） ｆ行なうと、シリコン薄膜８のみならず
、ゲートライン１０ヘチヤージされる電荷の量ｉｊ １
×１０１８〜ｉ Ｘ １０” ｃｍ３に達する。特に
、ゲートラインにチャージされた電荷は、わずかの電界
・磁界あるいはイオン打ち込み装置の、核ガラス基鈑が
セットされている場所の構造等によりケートライン内を
容易に移動し、ゲートラインの一端へ集中する事になる
。ゲートラインの長さは１〜１０センチメートルあり、
ラインのｓ、ｎ十ミクロンメートルの３〜４桁大きい。
従って、ゲートラインの一端へゲートライン上ヘチャー
ジした全電荷が集中した場合の発生する電界強度は極め
て太きく、容易にインオン打ち込み装置へ放電する。こ
の時、多量の電荷が一瞬にして放電する為に、そのエネ
ルギーは大きく、ゲートラインパターンの破壊、断線、
さらにはトランジスターの破壊をも生ぜしめてしまう。
ジした全電荷が集中した場合の発生する電界強度は極め
て太きく、容易にインオン打ち込み装置へ放電する。こ
の時、多量の電荷が一瞬にして放電する為に、そのエネ
ルギーは大きく、ゲートラインパターンの破壊、断線、
さらにはトランジスターの破壊をも生ぜしめてしまう。
特に最近になって、トランジスターのソース、ドレイン
への不純物拡散用に開発された大電流イオン打ち込み装
置では破壊が蓄しぐ、又、イオン打ち込み時のイオンビ
ーム電流を、例えば１ミリアンペア以下にしても、ゲー
トラインパターンは必ず破壊さね１、後工程に支障をき
たす、またあまりビーム電流全低下させると、ソース、
ドレイン形成の為の高濃度打ち込みでは打ち込み時間が
増大し、量産的に使用不可能である。
への不純物拡散用に開発された大電流イオン打ち込み装
置では破壊が蓄しぐ、又、イオン打ち込み時のイオンビ
ーム電流を、例えば１ミリアンペア以下にしても、ゲー
トラインパターンは必ず破壊さね１、後工程に支障をき
たす、またあまりビーム電流全低下させると、ソース、
ドレイン形成の為の高濃度打ち込みでは打ち込み時間が
増大し、量産的に使用不可能である。
本発明は、以上の様な不具合を解決する為になさノ１だ
ものであり、その目的は、ガラス基鈑上にマトリックス
アレー＝ｔ Ｎ’７成する場合、イオン打ち込みによる
パターンの破壊を無くする事である。
ものであり、その目的は、ガラス基鈑上にマトリックス
アレー＝ｔ Ｎ’７成する場合、イオン打ち込みによる
パターンの破壊を無くする事である。
以下、本発明を図面により詳細に説明する。
第５図、第６図は、本発明を実施した場合のマトリック
スアレーの製造方法の一例を示すものであり、第５図は
ガラス基板の平面構造を示した図であり、第６図は、第
５図内の一点破線ａ −ｂにそった基板の断面形状を示
したものである。又、図は、シリコン薄膜トランジスタ
ー製造工程のインオン打チ込み時のゲートラインパター
ンのミラ示した。
スアレーの製造方法の一例を示すものであり、第５図は
ガラス基板の平面構造を示した図であり、第６図は、第
５図内の一点破線ａ −ｂにそった基板の断面形状を示
したものである。又、図は、シリコン薄膜トランジスタ
ー製造工程のインオン打チ込み時のゲートラインパター
ンのミラ示した。
１４はガラス基板であり、１６はゲートラインであり、
下向に凸起した所がトランジスターのゲート電極部であ
る。図の様に、各ゲートラインはその両端がショートさ
れており、しかもガラス基板の周囲にまで延在せしめ、
パターン１５を形成している。パターン１５は、第６図
に示−ｆ−５にガラス基板の末端部に位置している。こ
のパターン１５により、基板がイオン打ち込み装置にセ
ットされ、固定する時に基板固定用の治具がこのパター
ン１５の少なくとも一部に接触すれば、マトリックスア
レーのゲートラインはすべてイオン打ち込み装置と電気
的に短絡される。従ってパターン１５０幅は、特に限定
された大きさは無く、それぞれのイオン打ち込み装置に
よってデザインすｉｌは良く、最小限としてイオン打ち
込み装置への基鈑の固定用治具が接触する必要が有る。
下向に凸起した所がトランジスターのゲート電極部であ
る。図の様に、各ゲートラインはその両端がショートさ
れており、しかもガラス基板の周囲にまで延在せしめ、
パターン１５を形成している。パターン１５は、第６図
に示−ｆ−５にガラス基板の末端部に位置している。こ
のパターン１５により、基板がイオン打ち込み装置にセ
ットされ、固定する時に基板固定用の治具がこのパター
ン１５の少なくとも一部に接触すれば、マトリックスア
レーのゲートラインはすべてイオン打ち込み装置と電気
的に短絡される。従ってパターン１５０幅は、特に限定
された大きさは無く、それぞれのイオン打ち込み装置に
よってデザインすｉｌは良く、最小限としてイオン打ち
込み装置への基鈑の固定用治具が接触する必要が有る。
たいがいの場合、この固定治具は基板の周囲５ミリメー
トル以下であるので、パターン１５は幅５ミリメートル
あれば十分である。この様に、マトリックスアレーのゲ
ートラインパターンを全ラインがその両端でショートさ
第１、さらにガラス基板の周囲まで延在させて、イオン
打ち・Δみ装置と電気的に短絡させた状態でイオン打ち
込みを行なえば、イオン打ち込みによりゲートラインに
チャージさレタ電荷は、すべてゲートライン外へ放電し
、ゲートラインと打ち込み装置間の絶縁破壊による放電
は無くなり、従って、ゲートラインパターンの破壊。
トル以下であるので、パターン１５は幅５ミリメートル
あれば十分である。この様に、マトリックスアレーのゲ
ートラインパターンを全ラインがその両端でショートさ
第１、さらにガラス基板の周囲まで延在させて、イオン
打ち・Δみ装置と電気的に短絡させた状態でイオン打ち
込みを行なえば、イオン打ち込みによりゲートラインに
チャージさレタ電荷は、すべてゲートライン外へ放電し
、ゲートラインと打ち込み装置間の絶縁破壊による放電
は無くなり、従って、ゲートラインパターンの破壊。
断線、さらにトランジスターの破壊は、全く無くなる。
基板の完成後に、第６図の矢印Ｃで示す様に、パターン
１５の内側位置でガラス基板１４を切断するか、又は、
レーザー等でゲートライン１６を切断すｉｚば、各ゲー
トラインはすべて独立し、マトリックスアレーとして使
用可能となる。
１５の内側位置でガラス基板１４を切断するか、又は、
レーザー等でゲートライン１６を切断すｉｚば、各ゲー
トラインはすべて独立し、マトリックスアレーとして使
用可能となる。
この切断は容易である。
第７図は、本発明の他の実施例を示したものであり、や
はシマトリックスアレー製造工程のイオン打ち込み時の
ゲートラインパターンのみの平面構成を示したものであ
る。１４はガラス基板、１６はゲートライン、１５はゲ
ートラインのンヨートパターンである。この実施例では
、ゲートラインを両端でショートし、ガラス基板周辺へ
の同パターンの延在は、基板の左右方向のみであり、基
板の上・下端には、パターン１５は延在させないもので
ある。つまり、ゲートラインとパターン１５とは、ライ
ンの両端でしか接続出来ないので、イオン打ち込み装置
の基板固定治具が基板の左・右テハターン１５と十分接
触して卦れば、パターン１５がこの様な形状であっても
破壊防止には有効である。
はシマトリックスアレー製造工程のイオン打ち込み時の
ゲートラインパターンのみの平面構成を示したものであ
る。１４はガラス基板、１６はゲートライン、１５はゲ
ートラインのンヨートパターンである。この実施例では
、ゲートラインを両端でショートし、ガラス基板周辺へ
の同パターンの延在は、基板の左右方向のみであり、基
板の上・下端には、パターン１５は延在させないもので
ある。つまり、ゲートラインとパターン１５とは、ライ
ンの両端でしか接続出来ないので、イオン打ち込み装置
の基板固定治具が基板の左・右テハターン１５と十分接
触して卦れば、パターン１５がこの様な形状であっても
破壊防止には有効である。
以上、本発明によシ、マトリックスアレーのゲートライ
ンパターンは、両端で全ラインをンヨートするとともに
、ガラス基板の周囲までパターンを延在せしめる事によ
り、シリコン薄膜トランジスターのソースドレイン拡散
等の高濃度イオン打ち込みに際しても、該ゲートライン
が破壊される事なく、マトリックスアレーの製造が可能
となる。
ンパターンは、両端で全ラインをンヨートするとともに
、ガラス基板の周囲までパターンを延在せしめる事によ
り、シリコン薄膜トランジスターのソースドレイン拡散
等の高濃度イオン打ち込みに際しても、該ゲートライン
が破壊される事なく、マトリックスアレーの製造が可能
となる。
以上、本発明の説明では、角形ガラス基数を用いたシリ
コン薄膜トランジスターのマクテイプマトリックスアレ
ーの製造を例としたが、円形の基板でも良く、又、基板
材質も、ガラスに限る事なく、絶縁性基板であｔｔ ｊ
ｒよどれでも応用は可能である。さらには、シリコン薄
膜トランジスターマトリックスアレーの製造のみならず
、同様な大面積パターンを有する基板であれば、本発明
の応用は可能である。
コン薄膜トランジスターのマクテイプマトリックスアレ
ーの製造を例としたが、円形の基板でも良く、又、基板
材質も、ガラスに限る事なく、絶縁性基板であｔｔ ｊ
ｒよどれでも応用は可能である。さらには、シリコン薄
膜トランジスターマトリックスアレーの製造のみならず
、同様な大面積パターンを有する基板であれば、本発明
の応用は可能である。
【図面の簡単な説明】
第１園は、マトリックスアレーの構成例を示した回路図
であり、第２図は、マトリックスアレーの一要素の等価
回路図の例である。 又、第６図は、シリコン薄膜トランジスターの一例を示
す断面図でるり、第４図は、シリコン薄膜トランジスタ
ーを用いた了クチイブマトリックスアレーの一要素を示
す平面図である。 第５図は、本発明を実施しｆＣ場合のマトリックスアレ
ーの製造工程途中のゲートラインパターンを示す平面図
であり、第６図は、第５図内の一点鎖線ａ−ｂの断面構
造を示した断面図であり、又第７図は、本発明の他の実
施例２７表わした、製造工程途中のゲートラインパター
ンを示す平面部である。 以 上 出願人 株式会社 Ｗｌｖ訪精工舎 第１図 第３図 第４図
であり、第２図は、マトリックスアレーの一要素の等価
回路図の例である。 又、第６図は、シリコン薄膜トランジスターの一例を示
す断面図でるり、第４図は、シリコン薄膜トランジスタ
ーを用いた了クチイブマトリックスアレーの一要素を示
す平面図である。 第５図は、本発明を実施しｆＣ場合のマトリックスアレ
ーの製造工程途中のゲートラインパターンを示す平面図
であり、第６図は、第５図内の一点鎖線ａ−ｂの断面構
造を示した断面図であり、又第７図は、本発明の他の実
施例２７表わした、製造工程途中のゲートラインパター
ンを示す平面部である。 以 上 出願人 株式会社 Ｗｌｖ訪精工舎 第１図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （］）絶縁性基板上に複数のゲートラインと、該ゲート
ラインと互いに直交する複数のソースラインを有するマ
トリックスアレーにおいて、該ゲー）−７１／又は門！
ソースラインの少なくとも一方のパターンは該ライン両
端ですべて短絡接続さねているとともに、前記絶縁性基
板の周囲４で延在しており、基鈑の完成後に該短絡接続
部及び該絶縁性基機の周囲を該ラインより切り離す車重
特徴とするマトリックスアレーの製造方法。 （２）前記マトリックスアレーはシリコンＦＪｆｆｌト
ランジスターをスイッチング素子として用いたアクティ
ブマトリックスアレーである事’ｆｃ ％ｍ、とする特
許請求の範囲第１項記載のマトリックス了Ｌ／−の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215279A JPS59105356A (ja) | 1982-12-07 | 1982-12-07 | マトリツクスアレ−の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215279A JPS59105356A (ja) | 1982-12-07 | 1982-12-07 | マトリツクスアレ−の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105356A true JPS59105356A (ja) | 1984-06-18 |
Family
ID=16669680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215279A Pending JPS59105356A (ja) | 1982-12-07 | 1982-12-07 | マトリツクスアレ−の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105356A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240962A (ja) * | 1988-07-30 | 1990-02-09 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置の製造方法 |
| JPH05226651A (ja) * | 1992-02-12 | 1993-09-03 | Sharp Corp | 薄膜半導体素子の製造方法 |
| JP2007160454A (ja) * | 2005-12-13 | 2007-06-28 | Nachi Fujikoshi Corp | テープラップ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141155A (en) * | 1978-04-25 | 1979-11-02 | Sharp Corp | Production of liquid crystal cell |
| JPS5691276A (en) * | 1979-12-25 | 1981-07-24 | Citizen Watch Co Ltd | Display panel |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-12-07 JP JP57215279A patent/JPS59105356A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141155A (en) * | 1978-04-25 | 1979-11-02 | Sharp Corp | Production of liquid crystal cell |
| JPS5691276A (en) * | 1979-12-25 | 1981-07-24 | Citizen Watch Co Ltd | Display panel |
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| JPH05226651A (ja) * | 1992-02-12 | 1993-09-03 | Sharp Corp | 薄膜半導体素子の製造方法 |
| JP2007160454A (ja) * | 2005-12-13 | 2007-06-28 | Nachi Fujikoshi Corp | テープラップ装置 |
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