JPH07111522B2 - Ｔｆｔパネルの製造方法 - Google Patents
Ｔｆｔパネルの製造方法Info
- Publication number
- JPH07111522B2 JPH07111522B2 JP14688188A JP14688188A JPH07111522B2 JP H07111522 B2 JPH07111522 B2 JP H07111522B2 JP 14688188 A JP14688188 A JP 14688188A JP 14688188 A JP14688188 A JP 14688188A JP H07111522 B2 JPH07111522 B2 JP H07111522B2
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- pixel electrode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクティブマトリックス型液晶表示素子に使
用されるTFTパネルの製造方法に関するものである。
用されるTFTパネルの製造方法に関するものである。
アクティブマトリックス型液晶表示素子に使用されるTF
Tパネルは、透明基板面に多数の透明画素電極を縦横に
配列形成するとともに、前記基板面に各画素電極とそれ
ぞれ対応させて、各画素電極をそれぞれ駆動する多数の
薄膜トランジスタ（TFT）を配列形成したもので、各画
素電極はそれぞれこの画素電極を駆動する薄膜トランジ
スタのソース電極に接続されており、また各薄膜トラン
ジスタのドレイン電極およびゲート電極は、画素電極の
列間を通して基板面に形成されたデータラインおよびゲ
ートラインにつながっている。
Tパネルは、透明基板面に多数の透明画素電極を縦横に
配列形成するとともに、前記基板面に各画素電極とそれ
ぞれ対応させて、各画素電極をそれぞれ駆動する多数の
薄膜トランジスタ（TFT）を配列形成したもので、各画
素電極はそれぞれこの画素電極を駆動する薄膜トランジ
スタのソース電極に接続されており、また各薄膜トラン
ジスタのドレイン電極およびゲート電極は、画素電極の
列間を通して基板面に形成されたデータラインおよびゲ
ートラインにつながっている。
ところで、上記TFTパネルは、１つ１つの画素電極をそ
れぞれ薄膜トランジスタで駆動するものであるために、
その製造過程においていずれかの薄膜トランジスタに断
線が発生すると、このトランジスタに接続されている画
素電極が駆動できない不点灯の電極となってしまうとい
う問題をもっている。
れぞれ薄膜トランジスタで駆動するものであるために、
その製造過程においていずれかの薄膜トランジスタに断
線が発生すると、このトランジスタに接続されている画
素電極が駆動できない不点灯の電極となってしまうとい
う問題をもっている。
このため、従来から、各画素電極ごとにそれぞれ２個以
上の薄膜トランジスタを配設して、１つの画素電極を複
数の薄膜トランジスタで駆動するようにしたTFTパネル
が考えられている。
上の薄膜トランジスタを配設して、１つの画素電極を複
数の薄膜トランジスタで駆動するようにしたTFTパネル
が考えられている。
第４図は、１つの画素電極を２個の薄膜トランジスタで
駆動するTFTパネルの回路を示したもので、図中ａは画
素電極、Ｔは薄膜トランジスタであり、この薄膜トラン
ジスタＴは各画素電極ａごとに２個ずつ配設されてお
り、この２個ずつのトランジスタのソース電極Ｓはそれ
ぞれ同じ画素電極ａに接続されている。また、DLはデー
タライン、GLはゲートラインであり、各トランジスタＴ
のドレイン電極ＤはそれぞれデータラインDLにつなが
り、各トランジスタＴのゲート電極Ｇはそれぞれゲート
ラインGLにつながっている。そして、このTFTパネルに
おいては、１つの画素電極ａに２個のトランジスタＴを
接続しているために、その製造過程において１つの画素
電極を駆動する２個のトランジスタＴのうちの一方に断
線が発生しても、他のトランジスタＴによって画素電極
ａを駆動することができるから、画素電極ａが不点灯の
電極となってしまうことはほとんどなく、したがってTF
Tパネルの歩留りを向上させることができる。
駆動するTFTパネルの回路を示したもので、図中ａは画
素電極、Ｔは薄膜トランジスタであり、この薄膜トラン
ジスタＴは各画素電極ａごとに２個ずつ配設されてお
り、この２個ずつのトランジスタのソース電極Ｓはそれ
ぞれ同じ画素電極ａに接続されている。また、DLはデー
タライン、GLはゲートラインであり、各トランジスタＴ
のドレイン電極ＤはそれぞれデータラインDLにつなが
り、各トランジスタＴのゲート電極Ｇはそれぞれゲート
ラインGLにつながっている。そして、このTFTパネルに
おいては、１つの画素電極ａに２個のトランジスタＴを
接続しているために、その製造過程において１つの画素
電極を駆動する２個のトランジスタＴのうちの一方に断
線が発生しても、他のトランジスタＴによって画素電極
ａを駆動することができるから、画素電極ａが不点灯の
電極となってしまうことはほとんどなく、したがってTF
Tパネルの歩留りを向上させることができる。
しかしながら、１つの画素電極を複数の薄膜トランジス
タで駆動するようにしたTFTパネルは、薄膜トランジス
タの断線に対しては有効であるが、１つの画素電極を駆
動する２個の薄膜トランジスタＴのうちの一方のトラン
ジスタのドレイン，ソース電極間またはゲート，ソース
電極間に短絡が発生すると、画素電極がソース電極を介
してドレイン電極またはゲート電極と短絡されてしまう
ために、この画素電極には、ドレイン電極に供給される
データ信号またはゲート電極に供給されるゲート信号が
そのまま印加されることになり、したがって他方のトラ
ンジスタが正常であっても、画素電極が常に駆動状態と
なってしまうという欠点をもっていた。この薄膜トラン
ジスタの短絡による障害は、１つの画素電極を１つの薄
膜トランジスタで駆動するTFTパネルにおいてもいえる
ことであるが、特に、１つの画素電極を複数の薄膜トラ
ンジスタで駆動するTFTパネルの場合は、トランジスタ
数が２倍以上と多いために薄膜トランジスタに短絡が発
生する確率も高く、したがって常に駆動状態となってし
まう画素電極数も多くなる。
タで駆動するようにしたTFTパネルは、薄膜トランジス
タの断線に対しては有効であるが、１つの画素電極を駆
動する２個の薄膜トランジスタＴのうちの一方のトラン
ジスタのドレイン，ソース電極間またはゲート，ソース
電極間に短絡が発生すると、画素電極がソース電極を介
してドレイン電極またはゲート電極と短絡されてしまう
ために、この画素電極には、ドレイン電極に供給される
データ信号またはゲート電極に供給されるゲート信号が
そのまま印加されることになり、したがって他方のトラ
ンジスタが正常であっても、画素電極が常に駆動状態と
なってしまうという欠点をもっていた。この薄膜トラン
ジスタの短絡による障害は、１つの画素電極を１つの薄
膜トランジスタで駆動するTFTパネルにおいてもいえる
ことであるが、特に、１つの画素電極を複数の薄膜トラ
ンジスタで駆動するTFTパネルの場合は、トランジスタ
数が２倍以上と多いために薄膜トランジスタに短絡が発
生する確率も高く、したがって常に駆動状態となってし
まう画素電極数も多くなる。
そして、この場合、１つの画素電極に接続されている複
数の薄膜トランジスタのうち、短絡を発生したトランジ
スタを画素電極から切離して、この画素電極を他のトラ
ンジスタだけで駆動するようにしてやれば、常に駆動状
態となる画素電極をなくすことができるが、従来は、液
晶表示素子を製造した後に実際に液晶表示素子を表示駆
動させてみなければ、薄膜トランジスタの短絡により常
に駆動状態となっている画素電極（点灯しっぱなしの画
素）を見つけ出すことができなかったために、トランジ
スタの切離しは液晶表示素子の外側から行なうしかな
く、このように液晶表示素子の外側からトランジスタの
切離しを行なうことは技術的に困難であるから、短絡を
発生したトランジスタを画素電極から切離すことは事実
上不可能であった。また、仮に液晶表示素子の外側から
トランジスタの切離しを行なう方法を開発したとして
も、液晶表示素子の表示駆動による点灯画素のチェック
では、常に駆動状態となっている画素電極が分るだけ
で、この画素電極に接続されている複数の薄膜トランジ
スタのうちのどのトランジスタが短絡しているかは分ら
ないために、短絡を発生したトランジスタだけを選んで
これを画素電極から切離すことは不可能であり、したが
って従来は、点灯しっぱなしの画素がある液晶表示素子
はそのまま不良品として廃棄処分しなければならないか
ら、液晶表示素子の製造歩留りがかなり低いという問題
をもっていた。
数の薄膜トランジスタのうち、短絡を発生したトランジ
スタを画素電極から切離して、この画素電極を他のトラ
ンジスタだけで駆動するようにしてやれば、常に駆動状
態となる画素電極をなくすことができるが、従来は、液
晶表示素子を製造した後に実際に液晶表示素子を表示駆
動させてみなければ、薄膜トランジスタの短絡により常
に駆動状態となっている画素電極（点灯しっぱなしの画
素）を見つけ出すことができなかったために、トランジ
スタの切離しは液晶表示素子の外側から行なうしかな
く、このように液晶表示素子の外側からトランジスタの
切離しを行なうことは技術的に困難であるから、短絡を
発生したトランジスタを画素電極から切離すことは事実
上不可能であった。また、仮に液晶表示素子の外側から
トランジスタの切離しを行なう方法を開発したとして
も、液晶表示素子の表示駆動による点灯画素のチェック
では、常に駆動状態となっている画素電極が分るだけ
で、この画素電極に接続されている複数の薄膜トランジ
スタのうちのどのトランジスタが短絡しているかは分ら
ないために、短絡を発生したトランジスタだけを選んで
これを画素電極から切離すことは不可能であり、したが
って従来は、点灯しっぱなしの画素がある液晶表示素子
はそのまま不良品として廃棄処分しなければならないか
ら、液晶表示素子の製造歩留りがかなり低いという問題
をもっていた。
本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、ドレイン、ソース電
極間またはゲート、ソース電極間に短絡が発生している
薄膜トランジスタには電極を接続せずに、短絡のない薄
膜トランジスタだけに電極を接続することができるよう
にしたTFTパネルを得ることができるTFTパネルの製造方
法を提供することにある。
あって、その目的とするところは、ドレイン、ソース電
極間またはゲート、ソース電極間に短絡が発生している
薄膜トランジスタには電極を接続せずに、短絡のない薄
膜トランジスタだけに電極を接続することができるよう
にしたTFTパネルを得ることができるTFTパネルの製造方
法を提供することにある。
本発明のTFTパネルの製造方法は、基板上に、各々が、
ゲート電極、半導体層、ソース電極およびドレイン電極
を有する複数の薄膜トランジスタと、各薄膜トランジス
タのゲート電極およびドレイン電極を接続するゲートラ
インおよびデータラインを形成し、該ゲートライン、デ
ータラインおよび前記各薄膜トランジスタとを、前記各
薄膜トランジスタのソース電極の少なくとも一部を露出
する絶縁膜で覆った上、該薄膜トランジスタが形成され
た基板を電解液中に浸漬して、前記ゲートラインまたは
データラインに通電して電解エッチングを行い、この
後、前記各ソース電極に接続される電極を形成すること
を特徴とするものである。
ゲート電極、半導体層、ソース電極およびドレイン電極
を有する複数の薄膜トランジスタと、各薄膜トランジス
タのゲート電極およびドレイン電極を接続するゲートラ
インおよびデータラインを形成し、該ゲートライン、デ
ータラインおよび前記各薄膜トランジスタとを、前記各
薄膜トランジスタのソース電極の少なくとも一部を露出
する絶縁膜で覆った上、該薄膜トランジスタが形成され
た基板を電解液中に浸漬して、前記ゲートラインまたは
データラインに通電して電解エッチングを行い、この
後、前記各ソース電極に接続される電極を形成すること
を特徴とするものである。
このTFTパネルの製造方法によれば、基板面に形成した
各薄膜トランジスタのうち、ソース電極がドレイン電極
またはゲート電極と短絡している薄膜トランジスタの画
素接続部が電解エッチングによって除去されるために、
この後に基板面に形成される画素は、電解エッチングに
より画素接続部を除去されたトランジスタすなわち短絡
を生じているトランジスタには接続されずに、短絡を発
生していないトランジスタ（画素接続部が電解エッチン
グされずに残っているトランジスタ）だけに接続される
ことになる。したがってこの製造方法によれば、各画素
ごとに複数個ずつ配設される薄膜トランジスタのうち、
ドレイン，ソース電極間またはゲート，ソース電極間に
短絡が発生している薄膜トランジスタには画素を接続せ
ずに、短絡のない薄膜トランジスタだけに画素を接続す
ることができるから、短絡が存在する薄膜トランジスタ
の駆動を効率的に遮断することができる 〔実施例〕 以下、本発明の一実施例を、１つの画素電極を２個の薄
膜トランジスタで駆動するTFTパネルの製造について図
面を参照して説明する。
各薄膜トランジスタのうち、ソース電極がドレイン電極
またはゲート電極と短絡している薄膜トランジスタの画
素接続部が電解エッチングによって除去されるために、
この後に基板面に形成される画素は、電解エッチングに
より画素接続部を除去されたトランジスタすなわち短絡
を生じているトランジスタには接続されずに、短絡を発
生していないトランジスタ（画素接続部が電解エッチン
グされずに残っているトランジスタ）だけに接続される
ことになる。したがってこの製造方法によれば、各画素
ごとに複数個ずつ配設される薄膜トランジスタのうち、
ドレイン，ソース電極間またはゲート，ソース電極間に
短絡が発生している薄膜トランジスタには画素を接続せ
ずに、短絡のない薄膜トランジスタだけに画素を接続す
ることができるから、短絡が存在する薄膜トランジスタ
の駆動を効率的に遮断することができる 〔実施例〕 以下、本発明の一実施例を、１つの画素電極を２個の薄
膜トランジスタで駆動するTFTパネルの製造について図
面を参照して説明する。
第１図はTFTパネルの製造方法を工程順に示したもの
で、薄膜トランジスタは次のようにして形成される。
で、薄膜トランジスタは次のようにして形成される。
まず、第１図（ａ）に示すように、基板（ガラス基板）
１面に、薄膜トランジスタのゲート電極Ｇと、これにつ
ながるゲートラインGL（第２図参照）を形成する。な
お、ゲート電極Ｇは、後工程で基板１面に形成される各
画素電極の形成位置に対応させて、１つの画素電極の形
成位置に対しそれぞれ２個ずつ形成する。このゲート電
極ＧとゲートラインGLは、基板１面にCr,Al等の金属膜
を被着させ、この金属膜をパターニングして形成する。
次に、第１図（ｂ）に示すように、基板１面全体にSiN
等を被着させて透明なゲート絶縁膜２を形成し、このゲ
ート絶縁膜２の上に、各ゲート電極Ｇとそれぞれ対応さ
せて、i-a-Si半導体層３を形成するとともに、その上に
n+‐a-Siからなるコンタクト層４を形成する。この半導
体層３とコンタクト層４は、ゲート絶縁膜２の上にi-a-
Si膜とn+‐a-Si膜を連続させて堆積させ、これを一括し
てパターニングすることにより形成する。次に、第１図
（ｃ）に示すように、コンタクト層４の上に、ソース電
極Ｓと、ドレイン電極ＤおよびデータラインDL（第２図
参照）とを形成するとともに、ソース電極Ｓとドレイン
電極Ｄとの間のコンタクト層４を除去して薄膜トランジ
スタＴを完成する。このソース電極Ｓとドレイン電極Ｄ
およびデータラインDLは、基板１面全体にCr,Al等の金
属膜を被着させ、この金属膜をパターニングする（この
とき、ソース，ドレイン電極S,D間のコンタクト層４を
同時にエッチング除去する）ことによって形成する。ま
た、ソース電極Ｓは、その外側部を画素電極形成位置側
に延出させた形状にパターニングし、このソース電極Ｓ
の延出部を画素電極接続部Saとする。
１面に、薄膜トランジスタのゲート電極Ｇと、これにつ
ながるゲートラインGL（第２図参照）を形成する。な
お、ゲート電極Ｇは、後工程で基板１面に形成される各
画素電極の形成位置に対応させて、１つの画素電極の形
成位置に対しそれぞれ２個ずつ形成する。このゲート電
極ＧとゲートラインGLは、基板１面にCr,Al等の金属膜
を被着させ、この金属膜をパターニングして形成する。
次に、第１図（ｂ）に示すように、基板１面全体にSiN
等を被着させて透明なゲート絶縁膜２を形成し、このゲ
ート絶縁膜２の上に、各ゲート電極Ｇとそれぞれ対応さ
せて、i-a-Si半導体層３を形成するとともに、その上に
n+‐a-Siからなるコンタクト層４を形成する。この半導
体層３とコンタクト層４は、ゲート絶縁膜２の上にi-a-
Si膜とn+‐a-Si膜を連続させて堆積させ、これを一括し
てパターニングすることにより形成する。次に、第１図
（ｃ）に示すように、コンタクト層４の上に、ソース電
極Ｓと、ドレイン電極ＤおよびデータラインDL（第２図
参照）とを形成するとともに、ソース電極Ｓとドレイン
電極Ｄとの間のコンタクト層４を除去して薄膜トランジ
スタＴを完成する。このソース電極Ｓとドレイン電極Ｄ
およびデータラインDLは、基板１面全体にCr,Al等の金
属膜を被着させ、この金属膜をパターニングする（この
とき、ソース，ドレイン電極S,D間のコンタクト層４を
同時にエッチング除去する）ことによって形成する。ま
た、ソース電極Ｓは、その外側部を画素電極形成位置側
に延出させた形状にパターニングし、このソース電極Ｓ
の延出部を画素電極接続部Saとする。
ところで、上記基板１面に形成された薄膜トランジスタ
Ｔは、その全てが正常とは限らず、多数の薄膜トランジ
スタのなかには、ドレイン電極Ｄとソース電極Ｓとの
間、またはゲート電極Ｇとソース電極Ｓとの間に短絡が
発生しているものもある。この短絡の発生原因として
は、種々の原因が考えられるが、ドレイン，ソース電極
D,S間の短絡の主な原因としては、ソース，ドレイン電
極S,Dとなる金属膜をフォトエッチング法によりパター
ニングする際のフォトレジストの露光処理において、そ
の露光マスクに“ごみ”等の異物が付着していた場合が
考えられる。また、ゲート，ソース電極G,S間の短絡の
原因は、主に、ゲート絶縁膜２にピンホールやクラック
等が発生することによると考えられる。そして、このよ
うな短絡が生じている薄膜トランジスタでは、ドレイン
電極Ｄに供給されるデータ信号またはゲート電極Ｇに供
給されるゲート信号がそのままソース電極Ｓに流れるた
めに、上記短絡が生じている薄膜トランジスタにも画素
電極を接続したのでは、この画素電極が常に駆動状態と
なってしまうことになる。
Ｔは、その全てが正常とは限らず、多数の薄膜トランジ
スタのなかには、ドレイン電極Ｄとソース電極Ｓとの
間、またはゲート電極Ｇとソース電極Ｓとの間に短絡が
発生しているものもある。この短絡の発生原因として
は、種々の原因が考えられるが、ドレイン，ソース電極
D,S間の短絡の主な原因としては、ソース，ドレイン電
極S,Dとなる金属膜をフォトエッチング法によりパター
ニングする際のフォトレジストの露光処理において、そ
の露光マスクに“ごみ”等の異物が付着していた場合が
考えられる。また、ゲート，ソース電極G,S間の短絡の
原因は、主に、ゲート絶縁膜２にピンホールやクラック
等が発生することによると考えられる。そして、このよ
うな短絡が生じている薄膜トランジスタでは、ドレイン
電極Ｄに供給されるデータ信号またはゲート電極Ｇに供
給されるゲート信号がそのままソース電極Ｓに流れるた
めに、上記短絡が生じている薄膜トランジスタにも画素
電極を接続したのでは、この画素電極が常に駆動状態と
なってしまうことになる。
そこで、このTFTパネルの製造方法では、次のような工
程を経た後に画素電極を形成することより、短絡が発生
している薄膜トランジスタには画素電極が接続されない
ようにしている。
程を経た後に画素電極を形成することより、短絡が発生
している薄膜トランジスタには画素電極が接続されない
ようにしている。
すなわち、このTFTパネルの製造方法では、上記のよう
にして基板１面に薄膜トランジスタＴを形成した後、第
１図（ｄ）に示すように、基板１面全体にSOG（スピン
オンガラス）等からなる透明なトランジスタ保護絶縁膜
５を形成し、この保護絶縁膜５に、各薄膜トランジスタ
Ｔの画素電極接続部Saを露出させるコンタクト孔６をエ
ッチングにより穿設する。第２図はこの状態における平
面図であり、上記コンタクト孔６は、各薄膜トランジス
タＴの画素電極接続部Saにそれぞれ対応させて、この画
素電極接続部Saのほぼ全域を露出させる面積に形成され
ている。なお、図示しないが、データラインDLおよびゲ
ートラインGLの駆動回路接続端子部（基板側縁導出端）
は、その上を覆っている保護絶縁膜５を上記コンタクト
孔６の形成時に同時にエッチング除去することによって
露出されている。
にして基板１面に薄膜トランジスタＴを形成した後、第
１図（ｄ）に示すように、基板１面全体にSOG（スピン
オンガラス）等からなる透明なトランジスタ保護絶縁膜
５を形成し、この保護絶縁膜５に、各薄膜トランジスタ
Ｔの画素電極接続部Saを露出させるコンタクト孔６をエ
ッチングにより穿設する。第２図はこの状態における平
面図であり、上記コンタクト孔６は、各薄膜トランジス
タＴの画素電極接続部Saにそれぞれ対応させて、この画
素電極接続部Saのほぼ全域を露出させる面積に形成され
ている。なお、図示しないが、データラインDLおよびゲ
ートラインGLの駆動回路接続端子部（基板側縁導出端）
は、その上を覆っている保護絶縁膜５を上記コンタクト
孔６の形成時に同時にエッチング除去することによって
露出されている。
この後は、まず、基板１面に形成した全てのデータライ
ンDLの駆動回路接続端子部に、電解エッチング用電源10
を接触式のコネクタを介して接続し、基板１のトランジ
スタ形成領域全体を電解液中に浸漬して、各薄膜トラン
ジスタＴのドレイン電極ＤにデータラインDLを介して通
電する電解エッチング処理を行なう。なお、このとき
は、全てのゲートラインGLの駆動回路接続端子部は開放
させておく。この電解エッチング処理を行なうと、ソー
ス電極Ｓとドレイン電極Ｄとが短絡していない薄膜トラ
ンジスタでは、ドレイン電極Ｄからソース電極Ｓに電流
が流れないために、上記コンタクト孔６内において電解
液に接している画素電極接続部Saが電解エッチングされ
ることはなく、したがって、ドレイン，ソース電極D,S
間が短絡していない薄膜トランジスタＴの画素電極接続
部Saは第１図（ｅ−１）に示すようにそのまま残るが、
ドレイン，ソース電極D,S間に短絡が発生している薄膜
トランジスタＴでは、そのソース電極Ｓにドレイン電極
Ｄから電流が流れるために、画素電極接続部Saが電解エ
ッチングされ、この画素電極接続部Saが第１図（ｅ−
２）に示すように除去される。
ンDLの駆動回路接続端子部に、電解エッチング用電源10
を接触式のコネクタを介して接続し、基板１のトランジ
スタ形成領域全体を電解液中に浸漬して、各薄膜トラン
ジスタＴのドレイン電極ＤにデータラインDLを介して通
電する電解エッチング処理を行なう。なお、このとき
は、全てのゲートラインGLの駆動回路接続端子部は開放
させておく。この電解エッチング処理を行なうと、ソー
ス電極Ｓとドレイン電極Ｄとが短絡していない薄膜トラ
ンジスタでは、ドレイン電極Ｄからソース電極Ｓに電流
が流れないために、上記コンタクト孔６内において電解
液に接している画素電極接続部Saが電解エッチングされ
ることはなく、したがって、ドレイン，ソース電極D,S
間が短絡していない薄膜トランジスタＴの画素電極接続
部Saは第１図（ｅ−１）に示すようにそのまま残るが、
ドレイン，ソース電極D,S間に短絡が発生している薄膜
トランジスタＴでは、そのソース電極Ｓにドレイン電極
Ｄから電流が流れるために、画素電極接続部Saが電解エ
ッチングされ、この画素電極接続部Saが第１図（ｅ−
２）に示すように除去される。
次に、全てのゲートラインGLの駆動回路接続端子部に電
解エッチング用電源10を接触式のコネクタを介して接続
し（データラインDLの駆動回路接続端子部は開放させ
る）、基板１のトランジスタ形成領域全体を電解液中に
浸漬して、各薄膜トランジスタＴのゲート電極Ｇにゲー
トラインGLを介して通電する電解エッチング処理を行な
う。この電解エッチング処理を行なうと、上記と同様
に、ソース電極Ｓとゲート電極Ｇとが短絡していない薄
膜トランジスタでは、画素電極接続部Saは第１図（ｅ−
１）のようにそのまま残るが、ゲート，ソース電極G,S
間に短絡が発生している薄膜トランジスタＴでは、その
ソース電極Ｓにゲート電極Ｇから電流が流れるために、
画素電極接続部Saが電解エッチングされ、この画素電極
接続部Saが第１図（ｅ−２）のように除去される。
解エッチング用電源10を接触式のコネクタを介して接続
し（データラインDLの駆動回路接続端子部は開放させ
る）、基板１のトランジスタ形成領域全体を電解液中に
浸漬して、各薄膜トランジスタＴのゲート電極Ｇにゲー
トラインGLを介して通電する電解エッチング処理を行な
う。この電解エッチング処理を行なうと、上記と同様
に、ソース電極Ｓとゲート電極Ｇとが短絡していない薄
膜トランジスタでは、画素電極接続部Saは第１図（ｅ−
１）のようにそのまま残るが、ゲート，ソース電極G,S
間に短絡が発生している薄膜トランジスタＴでは、その
ソース電極Ｓにゲート電極Ｇから電流が流れるために、
画素電極接続部Saが電解エッチングされ、この画素電極
接続部Saが第１図（ｅ−２）のように除去される。
なお、上記電解エッチング処理は、ゲート電極Ｇに通電
する処理を先に行ない、ドレイン電極Ｄに通電する処理
を後に行なってもよい。
する処理を先に行ない、ドレイン電極Ｄに通電する処理
を後に行なってもよい。
このようにして短絡を発生している薄膜トランジスタＴ
の画素電極接続部Saを除去した後は、保護絶縁膜５の上
にITO等の透明導電膜を付着させ、この透明導電膜をパ
ターニングして、第１図（ｆ−１）および（ｆ−２）に
示すように画素電極ａを形成する。この画素電極ａは、
第２図に鎖線で示すように、２個の薄膜トランジスタＴ
の画素電極接続部Saを露出させている２つのコンタクト
孔６に画素電極ａの端部を重ねて形成され、この画素電
極ａは、上記コンタクト孔６内において薄膜トランジス
タＴの画素電極接続部Saに重なってこの画素電極接続部
Saに接続される。そして、この場合、薄膜トランジスタ
Ｔが短絡を生じていないトランジスタであれば、そのソ
ース電極Ｓの画素電極接続部は上記電解エッチング処理
によってエッチングされすに残っているから、画素電極
ａは、短絡を生じていない薄膜トランジスタＴに対して
はその画素電極接続部Saに第１図（ｆ−１）のように接
続されるが、薄膜トランジスタＴが短絡を生じているト
ランジスタである場合は、そのソース電極Ｓの画素電極
接続部が上記電解エッチング処理によって除去されてい
るために、画素電極ａのコンタクト孔６内に入った部分
が薄膜トランジスタＴのソース電極Ｓに接続することは
なく、したがって画素電極ａは、短絡を生じている薄膜
トランジスタＴに対しては接続されずに、第１図（ｆ−
２）のように切離された状態となる。
の画素電極接続部Saを除去した後は、保護絶縁膜５の上
にITO等の透明導電膜を付着させ、この透明導電膜をパ
ターニングして、第１図（ｆ−１）および（ｆ−２）に
示すように画素電極ａを形成する。この画素電極ａは、
第２図に鎖線で示すように、２個の薄膜トランジスタＴ
の画素電極接続部Saを露出させている２つのコンタクト
孔６に画素電極ａの端部を重ねて形成され、この画素電
極ａは、上記コンタクト孔６内において薄膜トランジス
タＴの画素電極接続部Saに重なってこの画素電極接続部
Saに接続される。そして、この場合、薄膜トランジスタ
Ｔが短絡を生じていないトランジスタであれば、そのソ
ース電極Ｓの画素電極接続部は上記電解エッチング処理
によってエッチングされすに残っているから、画素電極
ａは、短絡を生じていない薄膜トランジスタＴに対して
はその画素電極接続部Saに第１図（ｆ−１）のように接
続されるが、薄膜トランジスタＴが短絡を生じているト
ランジスタである場合は、そのソース電極Ｓの画素電極
接続部が上記電解エッチング処理によって除去されてい
るために、画素電極ａのコンタクト孔６内に入った部分
が薄膜トランジスタＴのソース電極Ｓに接続することは
なく、したがって画素電極ａは、短絡を生じている薄膜
トランジスタＴに対しては接続されずに、第１図（ｆ−
２）のように切離された状態となる。
第３図は、上記のようにして製造されたTFTパネルの回
路を示したもので、図中Txは短絡を発生して画素電極接
続部Saを電解エッチングにより除去された薄膜トランジ
スタであり、画素電極ａは、短絡を生じた薄膜トランジ
スタTxには接続されず、短絡のない薄膜トランジスタＴ
だけに接続されている。
路を示したもので、図中Txは短絡を発生して画素電極接
続部Saを電解エッチングにより除去された薄膜トランジ
スタであり、画素電極ａは、短絡を生じた薄膜トランジ
スタTxには接続されず、短絡のない薄膜トランジスタＴ
だけに接続されている。
このように、上記TFTパネルの製造方法によれば、基板
１面に形成した各薄膜トランジスタＴのうち、ソース電
極Ｓがドレイン電極Ｄまたはゲート電極Ｇと短絡してい
る薄膜トランジスタの画素電極接続部Saが電解エッチン
グによって除去されるために、この後に基板１面に形成
される画素電極ａは、電解エッチングにより画素電極接
続部Saを除去されたトランジスタすなわち短絡を生じて
いるトランジスタには接続されずに、短絡を発生してい
ないトランジスタ（画素電極接続部Saが電解エッチング
されずに残っているトランジスタ）だけに接続されるこ
とになり、したがって、この製造方法によれば、各画素
電極ａごとに２個ずつ配設される薄膜トランジスタＴの
うち、ドレイン，ソース電極D,S間またはゲート，ソー
ス電極G,S間のいずれかに一方でも短絡が発生している
薄膜トランジスタには画素電極ａを接続せずに、短絡の
ない薄膜トランジスタだけに画素電極ａを接続すること
ができるから、常に駆動状態となってしまう画素電極の
ないTFTパネルを得ることができる。
１面に形成した各薄膜トランジスタＴのうち、ソース電
極Ｓがドレイン電極Ｄまたはゲート電極Ｇと短絡してい
る薄膜トランジスタの画素電極接続部Saが電解エッチン
グによって除去されるために、この後に基板１面に形成
される画素電極ａは、電解エッチングにより画素電極接
続部Saを除去されたトランジスタすなわち短絡を生じて
いるトランジスタには接続されずに、短絡を発生してい
ないトランジスタ（画素電極接続部Saが電解エッチング
されずに残っているトランジスタ）だけに接続されるこ
とになり、したがって、この製造方法によれば、各画素
電極ａごとに２個ずつ配設される薄膜トランジスタＴの
うち、ドレイン，ソース電極D,S間またはゲート，ソー
ス電極G,S間のいずれかに一方でも短絡が発生している
薄膜トランジスタには画素電極ａを接続せずに、短絡の
ない薄膜トランジスタだけに画素電極ａを接続すること
ができるから、常に駆動状態となってしまう画素電極の
ないTFTパネルを得ることができる。
なお、上記実施例では、保護絶縁膜５に穿設するコンタ
クト孔６を、ソース電極Ｓの画素電極接続部Saを露出さ
せる大きさとしているが、このコンタクト孔６は、ソー
ス電極全体を露出させる大きさに形成してもよく、その
場合は、短絡を生じたトランジスタのソース電極全体が
電解エッチングによって除去される。また、上記実施例
では、薄膜トランジスタＴを形成した基板１面にその全
面を覆う保護絶縁膜５を形成して、この保護絶縁膜５に
各薄膜トランジスタＴの画素電極接続部Saを露出させる
コンタクト孔６を穿設しているが、この保護絶縁膜５
は、各薄膜トランジスタＴとそのドレイン電極Ｄおよび
ゲート電極ＧにつながるデータラインDLおよびゲートラ
インGLだけを覆うように形成してもよく、その場合は、
この保護絶縁膜５のトランジスタ部分の外形を、ソース
電極Ｓの画素電極接続部Saを露出させる形状とすればよ
い。さらに、上記実施例では、短絡を生じた薄膜トラン
ジスタの画素電極接続部Saを除去する電解エッチング処
理として、ドレイン電極Ｄに通電する処理と、ゲート電
極Ｇに通電する処理とを行なうことにより、薄膜トラン
ジスタの短絡がドレイン，ソース電極D,S間に発生して
いる場合も、ゲート，ソース電極G,S間に発生している
場合も、この薄膜トランジスタの画素電極接続部Saを除
去するようにしているが、ドレイン，ソース電極D,S間
に短絡が発生する確率が非常に低い場合は、上記電解エ
ッチング処理を、デート電極Ｇに通電する処理だけとし
てもよいし、また逆にゲート，ソース電極G,S間に短絡
が発生する確率が非常に低い場合は、上記電解エッチン
グ処理を、ドレイン電極Ｄに通電する処理だけとしても
よい。また、上記実施例では、１つの画素電極を２個の
薄膜トランジスタで駆動するTFTパネルの製造について
説明したが、本発明は、１つの画素電極を３個以上の薄
膜トランジスタで駆動するTFTパネルの製造にも適用で
きることはもちろんである。
クト孔６を、ソース電極Ｓの画素電極接続部Saを露出さ
せる大きさとしているが、このコンタクト孔６は、ソー
ス電極全体を露出させる大きさに形成してもよく、その
場合は、短絡を生じたトランジスタのソース電極全体が
電解エッチングによって除去される。また、上記実施例
では、薄膜トランジスタＴを形成した基板１面にその全
面を覆う保護絶縁膜５を形成して、この保護絶縁膜５に
各薄膜トランジスタＴの画素電極接続部Saを露出させる
コンタクト孔６を穿設しているが、この保護絶縁膜５
は、各薄膜トランジスタＴとそのドレイン電極Ｄおよび
ゲート電極ＧにつながるデータラインDLおよびゲートラ
インGLだけを覆うように形成してもよく、その場合は、
この保護絶縁膜５のトランジスタ部分の外形を、ソース
電極Ｓの画素電極接続部Saを露出させる形状とすればよ
い。さらに、上記実施例では、短絡を生じた薄膜トラン
ジスタの画素電極接続部Saを除去する電解エッチング処
理として、ドレイン電極Ｄに通電する処理と、ゲート電
極Ｇに通電する処理とを行なうことにより、薄膜トラン
ジスタの短絡がドレイン，ソース電極D,S間に発生して
いる場合も、ゲート，ソース電極G,S間に発生している
場合も、この薄膜トランジスタの画素電極接続部Saを除
去するようにしているが、ドレイン，ソース電極D,S間
に短絡が発生する確率が非常に低い場合は、上記電解エ
ッチング処理を、デート電極Ｇに通電する処理だけとし
てもよいし、また逆にゲート，ソース電極G,S間に短絡
が発生する確率が非常に低い場合は、上記電解エッチン
グ処理を、ドレイン電極Ｄに通電する処理だけとしても
よい。また、上記実施例では、１つの画素電極を２個の
薄膜トランジスタで駆動するTFTパネルの製造について
説明したが、本発明は、１つの画素電極を３個以上の薄
膜トランジスタで駆動するTFTパネルの製造にも適用で
きることはもちろんである。
本発明のTFTパネルの製造方法によれば、ドレイン、ソ
ース電極間またはゲート、ソース電極間に短絡が発生し
ている薄膜トランジスタには電極を接続せずに、短絡の
ない薄膜トランジスタだけに電極を接続することができ
るから、短絡が存在する薄膜トランジスタの駆動を効率
的に遮断することが可能なTFTパネルを得ることができ
る。
ース電極間またはゲート、ソース電極間に短絡が発生し
ている薄膜トランジスタには電極を接続せずに、短絡の
ない薄膜トランジスタだけに電極を接続することができ
るから、短絡が存在する薄膜トランジスタの駆動を効率
的に遮断することが可能なTFTパネルを得ることができ
る。
第１図〜第３図は本発明の一実施例を示したもので、第
１図はTFTパネルの製造工程図、第２図は第１図（ｄ）
の平面図、第３図は製造されたTFTパネルの回路図であ
る。第４図は１つの画素電極を２個の薄膜トランジスタ
で駆動するTFTパネルの回路図である。 １……基板、Ｔ……薄膜トランジスタ、Ｇ……ゲート電
極、GL……ゲートライン、２……ゲート絶縁膜、３……
半導体層、４……コンタクト層、Ｄ……ドレイン電極、
DL……ドレインライン、Ｓ……ソース電極、Sa……画素
電極接続部、５……保護絶縁膜、６……コンタクト孔、
ａ……画素電極。
１図はTFTパネルの製造工程図、第２図は第１図（ｄ）
の平面図、第３図は製造されたTFTパネルの回路図であ
る。第４図は１つの画素電極を２個の薄膜トランジスタ
で駆動するTFTパネルの回路図である。 １……基板、Ｔ……薄膜トランジスタ、Ｇ……ゲート電
極、GL……ゲートライン、２……ゲート絶縁膜、３……
半導体層、４……コンタクト層、Ｄ……ドレイン電極、
DL……ドレインライン、Ｓ……ソース電極、Sa……画素
電極接続部、５……保護絶縁膜、６……コンタクト孔、
ａ……画素電極。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786
Claims (1)
- 【請求項１】基板上に、各々が、ゲート電極、半導体
層、ソース電極およびドレイン電極を有する複数の薄膜
トランジスタと、各薄膜トランジスタのゲート電極およ
びドレイン電極を接続するゲートラインおよびデータラ
インを形成し、該ゲートライン、データラインおよび前
記各薄膜トランジスタとを、前記各薄膜トランジスタの
ソース電極の少なくとも一部を露出する絶縁膜で覆った
上、該薄膜トランジスタが形成された基板を電解液中に
浸漬して、前記ゲートラインまたはデータラインに通電
して電解エッチングを行い、この後、前記各ソース電極
に接続される電極を形成することを特徴とするTFTパネ
ルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688188A JPH07111522B2 (ja) | 1988-06-16 | 1988-06-16 | Ｔｆｔパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14688188A JPH07111522B2 (ja) | 1988-06-16 | 1988-06-16 | Ｔｆｔパネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022522A JPH022522A (ja) | 1990-01-08 |
| JPH07111522B2 true JPH07111522B2 (ja) | 1995-11-29 |
Family
ID=15417684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14688188A Expired - Lifetime JPH07111522B2 (ja) | 1988-06-16 | 1988-06-16 | Ｔｆｔパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111522B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0499979A3 (en) | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| KR100539833B1 (ko) | 2002-10-21 | 2005-12-28 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| JP4642554B2 (ja) * | 2005-05-30 | 2011-03-02 | シャープ株式会社 | 薄膜トランジスタ基板 |
| US7541213B2 (en) * | 2006-07-21 | 2009-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP5568543B2 (ja) * | 2011-12-02 | 2014-08-06 | 株式会社ジャパンディスプレイ | 平面表示装置用アレイ基板の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175032A (ja) * | 1984-02-20 | 1985-09-09 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-06-16 JP JP14688188A patent/JPH07111522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022522A (ja) | 1990-01-08 |
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