JP5568543B2 - 平面表示装置用アレイ基板の製造方法 - Google Patents

平面表示装置用アレイ基板の製造方法 Download PDF

Info

Publication number
JP5568543B2
JP5568543B2 JP2011265234A JP2011265234A JP5568543B2 JP 5568543 B2 JP5568543 B2 JP 5568543B2 JP 2011265234 A JP2011265234 A JP 2011265234A JP 2011265234 A JP2011265234 A JP 2011265234A JP 5568543 B2 JP5568543 B2 JP 5568543B2
Authority
JP
Japan
Prior art keywords
electrode
insulating film
pixel
switching element
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011265234A
Other languages
English (en)
Other versions
JP2013117644A (ja
Inventor
信雄 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Original Assignee
Japan Display Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Display Inc filed Critical Japan Display Inc
Priority to JP2011265234A priority Critical patent/JP5568543B2/ja
Priority to US13/680,411 priority patent/US9082889B2/en
Publication of JP2013117644A publication Critical patent/JP2013117644A/ja
Application granted granted Critical
Publication of JP5568543B2 publication Critical patent/JP5568543B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0041—Devices characterised by their operation characterised by field-effect operation
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/861—Repairing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)

Description

本発明の実施形態は、平面表示装置用アレイ基板及びその製造方法に関する。
液晶表示装置や有機エレクトロルミネッセンス表示装置などの平面表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、平面表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。
このような平面表示装置に適用されるアレイ基板は、絶縁膜を介して交差するように配置されたゲート配線及びソース配線や、これらのゲート配線及びソース配線と電気的に接続されたスイッチング素子、スイッチング素子と電気的に接続された画素電極などを備えているものがある。このようなアレイ基板は、絶縁膜の形成や導電膜のパターニングなどを経て製造される。しかしながら、導電膜のパターニングにおいては、不所望な加工不良が生じることによって製造歩留まりの低下を招くおそれがある。このため、導電膜の加工不良に対して、各種リペア手法が提案されている。
特開２００９−５８７２８号公報
本実施形態の目的は、ダメージの少ないリペアにより製造歩留まりの低下を抑制することが可能な平面表示装置用アレイ基板及びその製造方法を提供することにある。
本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に直交する第２方向に沿って延出したソース配線と、半導体層、前記ゲート配線と電気的に接続されたゲート電極、前記ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子と、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールが形成された絶縁膜と、前記絶縁膜上に形成された画素電極と、を備えた平面表示装置用アレイ基板であって、前記ソース配線と前記ドレイン電極とがショートした画素においては、前記絶縁膜の前記コンタクトホールに充填され前記ドレイン電極と前記画素電極との間に介在する絶縁性の充填部材を備えたことを特徴とする平面表示装置用アレイ基板が提供される。
本実施形態によれば、
絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、前記ソース配線と前記ドレイン電極とがショートした画素においては、前記絶縁膜の前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、ことを特徴とする平面表示装置用アレイ基板の製造方法が提供される。
本実施形態によれば、
絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、前記スイッチング素子を形成済みの処理基板について、前記ソース配線と前記ドレイン電極とのショートの有無を検査し、前記ショートを検出した場合には、前記処理基板上における前記ショートの位置情報を出力し、前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、前記ショートを検出しなかった画素においては、前記絶縁膜上及び前記コンタクトホールに延在し前記ドレイン電極にコンタクトした画素電極を形成し、前記ショートを検出した画素においては、前記位置情報に基づいて前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、ことを特徴とする平面表示装置用アレイ基板の製造方法が提供される。
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルの構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板における画素の構造を対向基板の側から見た概略平面図である。 図３は、図１に示した液晶表示パネルの断面構造を概略的に示す図である。 図４は、図３に示したアレイ基板の製造工程を概略的に説明するためのフローチャートである。 図５は、リペア処理を受けたアレイ基板の断面構造を概略的に示す図である。 図６は、図３に示したアレイ基板の製造工程におけるリペア処理を概略的に説明するためのフローチャートである。
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
本実施形態の平面表示装置は、液晶表示装置や有機エレクトロルミネッセンス表示装置などに相当するが、以下では、液晶表示装置を例に説明する。
図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿ってそれぞれ延出したｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）及びｎ本の容量線Ｃ（Ｃ１〜Ｃｎ）、第１方向Ｘに直交する第２方向Ｙに沿ってそれぞれ延出したｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに各々電気的に接続された画素電極ＰＥ、画素電極ＰＥと向かい合う共通電極ＣＥなどを備えている。
共通電極ＣＥは、複数の画素ＰＸに亘って共通に形成されている。画素電極ＰＥは、各画素ＰＸにおいて島状に形成されている。
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。各容量線Ｃは、アクティブエリアＡＣＴの外側に引き出され、補助容量電圧が供給される電圧印加部ＶＣＳと電気的に接続されている。共通電極ＣＥは、コモン電圧が供給される給電部ＶＳと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、液晶表示パネルＬＰＮを駆動するのに必要な信号源としての駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。
また、図示した例の液晶表示パネルＬＰＮは、ＦＦＳモードあるいはＩＰＳモードに適用可能な構成であり、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備えている。このような構成の液晶表示パネルＬＰＮでは、画素電極ＰＥ及び共通電極ＣＥの間に形成される横電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングする。
なお、本実施形態においては、ＩＰＳモードやＦＦＳモードに限らず、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ）モードなども適用可能である。ＴＮモード、ＯＣＢモード、ＶＡモードなどにおいては、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられた構成となる。
図２は、図１に示したアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示している。
ゲート配線Ｇ１及びＧ２は、第１方向Ｘに沿ってそれぞれ延出している。このようなゲート配線Ｇ１及びＧ２は、第２方向Ｙに沿って第１ピッチで配置されている。容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間において、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びＳ２は、第２方向Ｙに沿ってそれぞれ延出している。このようなソース配線Ｓ１及びＳ２は、第１方向Ｘに沿って第１ピッチよりも小さい第２ピッチで配置されている。ゲート配線Ｇ１及びＧ２とソース配線Ｓ１及びＳ２とで規定された画素ＰＸは、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状である。つまり、画素ＰＸの第２方向Ｙに沿った長さはゲート配線間の第１ピッチに相当し、画素ＰＸの第１方向Ｘに沿った長さはソース配線間の第２ピッチに相当する。
図中の左側の画素ＰＸにおいては、スイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１との交差部付近に配置され、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。このスイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）である。このスイッチング素子ＳＷは、ポリシリコンやアモルファスシリコンによって形成された半導体層ＳＣを備えている。なお、スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。
このようなスイッチング素子ＳＷは、ゲート配線Ｇ２と電気的に接続されたゲート電極ＷＧ、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。なお、図示した例では、ゲート電極ＷＧはゲート配線Ｇ２と一体的に形成されており、また、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。
共通電極ＣＥは、第１方向Ｘに沿って延在している。すなわち、共通電極ＣＥは、各画素ＰＸに配置されるとともにソース配線Ｓの上方を跨いで、第１方向Ｘに隣接する複数の画素ＰＸに亘って共通に形成されている。
各画素ＰＸの画素電極ＰＥは、共通電極ＣＥの上方に配置されている。各画素電極ＰＥは、各画素ＰＸにおいて長方形状の画素形状に対応した島状に形成されている。図示した例では、画素電極ＰＥは、第１方向Ｘに沿った短辺と、第２方向Ｙに沿った長辺と、を有する概略長方形状に形成されている。このような各画素電極ＰＥは、スイッチング素子ＳＷのドレイン電極ＷＤと電気的に接続されている。
また、各画素電極ＰＥには、共通電極ＣＥと向かい合う複数のスリットＰＳＬが形成されている。図示した例では、スリットＰＳＬのそれぞれは、第２方向Ｙに沿って延出しており、第２方向Ｙと平行な長軸を有している。画素電極ＰＥとソース配線Ｓ１及びＳ２との位置関係に着目すると、画素電極ＰＥのスリットＰＳＬは、いずれもソース配線Ｓ１とソース配線Ｓ２との間に位置している。また、いずれのスリットＰＳＬも共通電極ＣＥの上方に位置している。
図３は、図１に示した液晶表示パネルＬＰＮの断面構造を概略的に示す図である。なお、ここでは、説明に必要な主要部のみを図示しており、しかも、ソース配線とドレイン電極とがショートしていない正常な画素の断面構造を図示している。
すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内面（すなわち対向基板ＣＴに対向する側）１０Ａにスイッチング素子ＳＷ、共通電極ＣＥ、画素電極ＰＥなどを備えている。
スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁基板１０の上に配置されている。この半導体層ＳＣは、例えば、ポリシリコンによって形成されている。なお、第１絶縁基板１０と半導体層ＳＣとの間に絶縁膜からなるアンダーコート層が介在していても良い。この半導体層ＳＣは、第１絶縁膜１１によって覆われている。また、この第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。
スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁膜１１の上に形成され、半導体層ＳＣの上方に位置している。このゲート電極ＷＧは、ゲート配線Ｗ２と一体的に形成され、第２絶縁膜１２によって覆われている。また、この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。
スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第２絶縁膜１２の上に形成されている。また、ソース配線Ｓ１及びＳ２も同様に第２絶縁膜１２の上に形成されている。ソース電極ＷＳは、ソース配線Ｓ１と一体的に形成されている。これらのソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣにコンタクトしている。このような構成のスイッチング素子ＳＷは、ソース配線Ｓ１及びＳ２とともに第３絶縁膜１３によって覆われている。この第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。この第３絶縁膜１３には、ドレイン電極ＷＤまで貫通した第１コンタクトホールＣＨ１が形成されている。このような第３絶縁膜１３は、スイッチング素子ＳＷを覆う第１層間絶縁膜として機能する。なお、第３絶縁膜１３は、例えば、透明な樹脂材料によって形成されている。
共通電極ＣＥは、第３絶縁膜１３の上に形成されている。なお、この共通電極ＣＥは、第３絶縁膜１３に形成された第１コンタクトホールＣＨ１には延出していない。このような共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。この共通電極ＣＥの上には、第４絶縁膜１４が配置されている。また、この第４絶縁膜１４は、第３絶縁膜１３の上にも配置されている。つまり、共通電極ＣＥは、第３絶縁膜１３と第４絶縁膜１４との間に位置している。
この第４絶縁膜１４は、第１コンタクトホールＣＨ１の一部を覆っている。この第４絶縁膜１４の第１コンタクトホールＣＨ１を覆っている部分においては、ドレイン電極ＷＤまで貫通した第２コンタクトホールＣＨ２が形成されている。これにより、ドレイン電極ＷＤの一部は、第３絶縁膜１３及び第４絶縁膜１４から露出する。このような第４絶縁膜１４は、第２層間絶縁膜として機能する。なお、第４絶縁膜１４は、例えば、シリコン窒化物（ＳｉＮｘ）によって形成されている。
画素電極ＰＥは、第４絶縁膜１４の上に形成され、共通電極ＣＥと向かい合っている。この画素電極ＰＥは、第３絶縁膜１３を貫通する第１コンタクトホールＣＨ１及び第４絶縁膜１４を貫通する第２コンタクトホールＣＨ２を介してスイッチング素子ＳＷのドレイン電極ＷＤに電気的に接続されている。また、この画素電極ＰＥには、スリットＰＳＬが形成されている。このような画素電極ＰＥは、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。
このような画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。また、この第１配向膜ＡＬ１は、第４絶縁膜１４も覆っている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０の内面（すなわちアレイ基板ＡＲに対向する側）３０Ａに、各画素ＰＸを区画するブラックマトリクス３１、カラーフィルタ３２、オーバーコート層３３などを備えている。
ブラックマトリクス３１は、第２絶縁基板３０の内面３０Ａにおいて、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向するように形成されている。
カラーフィルタ３２は、第２絶縁基板３０の内面３０Ａに形成され、ブラックマトリクス３１の上にも延在している。このカラーフィルタ３２は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ３２間の境界は、ブラックマトリクス３１上に位置している。
オーバーコート層３３は、カラーフィルタ３２を覆っている。このオーバーコート層３３は、ブラックマトリクス３１やカラーフィルタ３２の表面の凹凸を平坦化する。このようなオーバーコート層３３は、透明な樹脂材料によって形成されている。また、オーバーコート層３３は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子ＬＭを含む液晶組成物によって構成されている。
このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
アレイ基板ＡＲの外面、すなわち第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面、すなわち第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸（あるいは第１吸収軸）と第２偏光板ＰＬ２の第２偏光軸（あるいは第２吸収軸）とは、例えば、クロスニコルの位置関係にある。
第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、図２に示したように、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）されている。第１配向膜ＡＬ１は、スリットＰＳＬの長軸（図２に示した例では第２方向Ｙ）に対して４５°以下の鋭角に交差する方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１は、例えば、スリットＰＳＬが延出した第２方向Ｙに対して５°〜１５°の角度をもって交差する方向である。また、第２配向膜ＡＬ２は、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１と第２配向膜ＡＬ２の配向処理方向Ｒ２とは互いに逆向きである。
なお、このとき、第１偏光板ＰＬ１の第１偏光軸は、例えば、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方位に設定され、第２偏光板ＰＬ２の第２偏光軸は、第１配向膜ＡＬ１の配向処理方向Ｒ１と直交する方位に設定されている。
上記構成の液晶表示装置のうち、特にアレイ基板ＡＲは以下のようにして製造される。
図４は、図３に示したアレイ基板ＡＲの製造工程を概略的に説明するためのフローチャートである。
まず、第１絶縁基板１０の上にスイッチング素子ＳＷを形成する（ＳＴ１）。このスイッチング素子ＳＷを形成する過程では、島状にパターン化された半導体層ＳＣ、第１絶縁膜１１、ゲート配線Ｇ及びゲート電極ＷＧ、第２絶縁膜１２を順次形成した後に、第２絶縁膜１２の上にソースメタルを成膜し、フォトリソグラフィプロセスなどを経てソースメタルをパターニングし、ソース配線Ｓ、ソース電極ＷＳ及びドレイン電極ＷＤを一括して形成する。
続いて、スイッチング素子ＳＷを形成済みの処理基板を検査装置に導入し、形成したパターンの検査を行う（ＳＴ２）。ここでのパターン検査においては、特に、ソースメタルのパターニングによって形成されたソース配線Ｓ、ソース電極ＷＳ及びドレイン電極ＷＤのパターンを検査し、ドレイン電極ＷＤとソース配線Ｓとのショートの有無を検査する。このとき、正常なスイッチング素子ＳＷでは、ドレイン電極ＷＤがいずれのソース配線Ｓからも切り離されている。一方で、ソースメタルを正常にパターニングできず、ソースメタルのパターン残りが発生したときには、ドレイン電極ＷＤとソース配線Ｓとが繋がってしまうことがある。このようにドレイン電極ＷＤとソース配線Ｓとがショートした状態では、スイッチング素子ＳＷは正常に動作しない。つまり、後の工程でスイッチング素子ＳＷに接続された画素電極ＰＥには、常にソース配線Ｓの電圧が印加された状態となってしまう。
このようなパターン検査において、ドレイン電極ＷＤとソース配線Ｓとのショートを検出した場合には、検査装置は、当該検査対象となっている処理基板上におけるショートの位置情報を生成する。この位置情報は、ショート位置の座標情報（例えば、第１絶縁基板１０上における第１方向Ｘに沿ったＸ座標及び第２方向Ｙに沿ったＹ座標）の他に、ショートを検出した処理基板の識別情報も含んでいる。このため、生成された位置情報を参照することにより、ショートを検出した処理基板が特定できるとともに、当該処理基板においてショートが生じている位置（処理基板内の座標）を特定することが可能となる。このように検査装置で生成されたショートの位置情報は、検査装置よりも上位の管理サーバに出力される。ここでの管理サーバとは、アレイ基板の製造過程で生じた不具合やリペア情報などの各種情報を管理するものである。
続いて、パターン検査を経て異常が検出されなかった処理基板、あるいは、異常が検出されてもリペア可能と判断された処理基板については、第３絶縁膜１３を形成する（ＳＴ３）。第３絶縁膜１３の形成過程では、ドレイン電極ＷＤを露出する第１コンタクトホールＣＨ１を形成する。
続いて、第３絶縁膜１３の上に共通電極ＣＥを形成し（ＳＴ４）、さらに、共通電極ＣＥの上に第４絶縁膜１４を形成する（ＳＴ５）。第４絶縁膜１４の形成過程では、ドレイン電極ＷＤを露出する第２コンタクトホールＣＨ２を形成する。
続いて、パターン検査によってショートを検出しなかった処理基板については、第４絶縁膜１４の上にスリットＰＳＬを有する画素電極ＰＥを形成する（ＳＴ６）。この画素電極ＰＥは、第４絶縁膜１４の上のみならず、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２が形成された位置にも延在し、これらのコンタクトホールから露出したドレイン電極ＷＤにコンタクトする。そして、画素電極ＰＥが形成された処理基板の表面に第１配向膜ＡＬ１を形成し（ＳＴ７）、アレイ基板ＡＲが完成する。
一方、パターン検査によってショートを検出した処理基板については、リペア装置に導入し、リペア処理を行う（ＳＴ８）。すなわち、ドレイン電極ＷＤとソース配線Ｓとがショートした画素ＰＸにおいては、検査装置から出力された位置情報に基づいて第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２に絶縁性の充填部材を充填してドレイン電極ＷＤを覆う。つまり、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２は充填部材によって塞がれる。
その後、リペア処理を受けた処理基板については、ショートを検出しなかった処理基板と同様に、第４絶縁膜１４の上に画素電極ＰＥを形成し（ＳＴ６）、その後、第１配向膜ＡＬ１を形成する（ＳＴ７）。但し、形成された画素電極ＰＥは、第４絶縁膜１４の上のみならず、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２が形成された位置にも延在するが、これらのコンタクトホールの位置では画素電極ＰＥとドレイン電極ＷＤとの間に充填部材が介在している。つまり、画素電極ＰＥは、ドレイン電極ＷＤにはコンタクトせず、ソース配線Ｓとショートしたドレイン電極ＷＤと備えたスイッチング素子ＳＷとは電気的に接続されない。したがって、このように形成された画素電極ＰＥについては、電圧が印加されることはない。
図５は、リペア処理を受けたアレイ基板ＡＲの断面構造を概略的に示す図である。
すなわち、第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２が形成された位置には、充填部材ＦＬが充填されている。このような充填部材ＦＬは、例えば、絶縁性の樹脂材料によって形成されている。図示した例では、充填部材ＦＬの上面ＦＬＴは平坦化され、第４絶縁膜１４の上面１４Ｔと同一平面を形成しているが、上面１４Ｔよりも上方に向かってドーム状に盛り上がる場合もありうるし、上面１４Ｔよりも下方に向かってボール状に窪む場合もありうる。いずれにしても、充填部材ＦＬは、ドレイン電極ＷＤを隙間なく覆うように形成されている。
このような形状の充填部材ＦＬは、例えば、液状の樹脂材料を塗布し、ドレイン電極ＷＤを覆うとともに第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２によって形成された凹みを埋め、その全周が第４絶縁膜１４と馴染んだ状態で樹脂材料を硬化させることによって形成可能である。
このとき、樹脂材料の塗布量が凹みの容積と略同等である場合には充填部材ＦＬの上面ＦＬＴが略平坦化され、樹脂材料の塗布量が凹みの容積よりも多い場合には充填部材ＦＬの上面ＦＬＴが盛り上がり、樹脂材料の塗布量が凹みの容積よりも少ない場合には充填部材ＦＬの上面ＦＬＴが窪むことになる。
次に、リペア装置によるリペア処理についてより具体的に説明する。
図６は、図３に示したアレイ基板ＡＲの製造工程におけるリペア処理を概略的に説明するためのフローチャートである。
まず、リペア装置では、検査装置で生成された位置情報、あるいは、管理サーバで管理されている位置情報を取得する（ＳＴ１１）。そして、導入された処理基板の識別情報と、取得した位置情報に含まれる処理基板の識別情報とを照合して、リペア対象である処理基板を特定する（ＳＴ１２）。そして、取得した位置情報に含まれる座標情報に基づいて、特定した処理基板において、該当するショート位置つまり処理基板内の座標を特定する（ＳＴ１３）。そして、特定した座標に基づいて処理基板の位置合わせを行う（ＳＴ１４）。
続いて、リペア装置では、ショートを検出した画素において第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２が形成された位置（リペア位置）に向けて液状の樹脂材料を塗布する（ＳＴ１５）。このような樹脂材料の塗布には、例えば、マイクロディスペンサなどを適用可能である。そして、塗布した樹脂材料に光を照射するなどして、樹脂材料を硬化させる（ＳＴ１６）。このようにして、充填部材ＦＬの充填を行う。
以下に、上記構成の液晶表示装置における動作について説明する。
画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないＯＦＦ時においては、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、図２に実線で示したように、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向（Ｒ１及びＲ２）に初期配向する（液晶分子ＬＭが初期配向する方向を初期配向方向と称する）。
ＯＦＦ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたＯＮ時においては、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子ＬＭは、図２に破線で示したように、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子ＬＭは、電界と略平行な方向（つまり、スリットＰＳＬの長軸と略直交する方向）に配向する。
このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
このようなノーマリブラックの構成では、アレイ基板ＡＲの製造過程でスイッチング素子ＳＷの不良（具体的には、例えば、ドレイン電極ＷＤがソース配線Ｓとショートした不良）が発生した場合には、ＯＦＦ時であっても画素電極ＰＥにソース電圧が印加された状態となってしまう。このため、本来は黒表示であるべきところ、当該画素においては、白表示となってしまういわゆる輝点不良を発生してしまう。
本実施形態においては、上記のスイッチング素子ＳＷを形成した後であって、画素電極ＰＥを形成する前に、スイッチング素子ＳＷのパターン検査を行い、画素電極ＰＥと電気的に接続される以前にスイッチング素子ＳＷの不良を検出することが可能となる。そして、スイッチング素子ＳＷが不良の画素ＰＸについては、コンタクトホールに充填部材ＦＬを充填し、画素電極ＰＥが電気的に接続されるべきドレイン電極ＷＤを充填部材ＦＬで覆う。これにより、当該画素ＰＸに画素電極ＰＥを形成した際には、ドレイン電極ＷＤと画素電極ＰＥとの間に絶縁性の充填部材ＦＬが介在するため、画素電極ＰＥとスイッチング素子ＳＷとが電気的に接続されることはない。したがって、このような画素電極ＰＥには、電圧が常時印加されることはなく、ＯＦＦ時においては黒表示となる。つまり、スイッチング素子ＳＷが不良の画素ＰＸを滅点化することが可能となる。このようなリペア手法により、スイッチング素子ＳＷの不良を救済することが可能となり、製造歩留まりの低下を抑制することが可能となる。
このような本実施形態のリペア手法は、レーザー照射により画素電極ＰＥをカットし、スイッチング素子ＳＷと画素電極ＰＥとを電気的に切り離すリペア手法に比べて、アレイ基板ＡＲを構成する他のレイヤへのダメージを軽減することが可能となる。特に、スイッチング素子ＳＷと画素電極ＰＥとを電気的に接続する位置の周辺に配線が密集していたり、カットしにくいレイヤが存在していたり、カットすることで他の画素に影響を及ぼすレイヤが存在していたりする場合には、本実施形態のリペア手法が有効である。
上記した例では、平面表示装置として液晶表示装置について説明したが、同様のスイッチング素子ＳＷ及び画素電極ＰＥを備えたアレイ基板ＡＲを適用する他の平面表示装置についても上記のリペア手法を適用できることは言うまでもない。
また、本実施形態では、ＦＦＳモードの液晶表示装置を例に説明したが、他の表示モードの液晶表示装置においても、同様のスイッチング素子ＳＷの不良が生じた場合に画素電極ＰＥとのコンタクトを取るコンタクトホールに絶縁性の充填部材ＦＬを充填することによって、スイッチング素子ＳＷと画素電極ＰＥとが接続されず、スイッチング素子ＳＷの不良に起因した表示不良を改善することが可能である。
特に、ＦＦＳモードの液晶表示装置においては、共通電極ＣＥと画素電極ＰＥとの間には比較的薄い膜厚の第４絶縁膜１４が介在しているのみである。共通電極ＣＥと画素電極ＰＥとは電気的に絶縁されていることが必須であるが、レーザー照射により画素電極ＰＥをカットしようとすると、レーザー出力の変動等の影響により、画素電極ＰＥのみならず第４絶縁膜１４も突き破り、さらに、下層の共通電極ＣＥと画素電極ＰＥとがショートするおそれがある。このため、ＦＦＳモードの液晶表示装置においては、上記した本実施形態のリペア手法を適用することにより、共通電極ＣＥと画素電極ＰＥとのショートの発生を抑制することが可能となる。
以上説明したように、本実施形態によれば、ダメージの少ないリペアにより製造歩留まりの低下を抑制することが可能な平面表示装置用アレイ基板及びその製造方法を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施形態においては、画素電極ＰＥのスリットＰＳＬは第２方向Ｙに平行な長軸を有するように形成したが、第１方向Ｘに平行な長軸を有するように形成しても良いし、第１方向Ｘ及び第２方向Ｙに交差する方向に平行な長軸を有するように形成しても良いし、くの字形に屈曲した形状に形成しても良い。
ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＳＬ…スリット
ＣＥ…共通電極
Ｇ…ゲート配線 Ｓ…ソース配線 ＳＷ…スイッチング素子
ＦＬ…充填部材

Claims (1)

  1. 絶縁基板上に、半導体層、ゲート配線と電気的に接続されたゲート電極、ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極及び前記半導体層にコンタクトしたドレイン電極を備えたスイッチング素子を形成し、
    前記スイッチング素子を形成済みの処理基板について、前記ソース配線と前記ドレイン電極とのショートの有無を検査し、
    前記ショートを検出した場合には、前記処理基板上における前記ショートの位置情報を出力し、
    前記ソース配線及び前記スイッチング素子を覆うとともに前記ドレイン電極を露出するコンタクトホールを有する絶縁膜を形成し、
    前記ショートを検出しなかった画素においては、前記絶縁膜上及び前記コンタクトホールに延在し前記ドレイン電極にコンタクトした画素電極を形成し、
    前記ショートを検出した画素においては、前記位置情報に基づいて前記コンタクトホールに絶縁性の充填部材を充填して前記ドレイン電極を覆い、前記絶縁膜上及び前記充填部材上に画素電極を形成する、製造方法であって、
    前記充填部材の充填は、前記位置情報に基づいて位置合わせを行い、ディスペンサにより前記コンタクトホールに向けて液状の樹脂材料を塗布した後に、前記樹脂材料を硬化させることにより行うことを特徴とする平面表示装置用アレイ基板の製造方法。
JP2011265234A 2011-12-02 2011-12-02 平面表示装置用アレイ基板の製造方法 Active JP5568543B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011265234A JP5568543B2 (ja) 2011-12-02 2011-12-02 平面表示装置用アレイ基板の製造方法
US13/680,411 US9082889B2 (en) 2011-12-02 2012-11-19 Array substrate for flat display device and manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011265234A JP5568543B2 (ja) 2011-12-02 2011-12-02 平面表示装置用アレイ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2013117644A JP2013117644A (ja) 2013-06-13
JP5568543B2 true JP5568543B2 (ja) 2014-08-06

Family

ID=48523366

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011265234A Active JP5568543B2 (ja) 2011-12-02 2011-12-02 平面表示装置用アレイ基板の製造方法

Country Status (2)

Country Link
US (1) US9082889B2 (ja)
JP (1) JP5568543B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5997958B2 (ja) * 2012-07-23 2016-09-28 株式会社ジャパンディスプレイ 表示装置及びアレイ基板
JP6514780B2 (ja) * 2015-09-25 2019-05-15 シャープ株式会社 液晶表示装置
KR102547501B1 (ko) * 2016-04-28 2023-06-26 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
US11294216B2 (en) * 2017-06-14 2022-04-05 Sharp Kabushiki Kaisha Display substrate and display device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61100971A (ja) * 1984-10-23 1986-05-19 Fujitsu Ltd 薄膜トランジスタの製造方法
JPS6486113A (en) * 1987-09-29 1989-03-30 Casio Computer Co Ltd Manufacture of thin film transistor
JPH07111522B2 (ja) * 1988-06-16 1995-11-29 カシオ計算機株式会社 Ｔｆｔパネルの製造方法
JPH0711642B2 (ja) * 1988-10-27 1995-02-08 シャープ株式会社 表示電極基板の製造方法
JP5148819B2 (ja) * 2005-08-16 2013-02-20 エルジー ディスプレイ カンパニー リミテッド 液晶表示素子
JP4439546B2 (ja) 2007-08-31 2010-03-24 東芝モバイルディスプレイ株式会社 表示装置用アレイ基板及びその製造方法
JP2010066546A (ja) * 2008-09-11 2010-03-25 Sharp Corp 配線基板製造装置、配線基板における絶縁膜の欠損修正判定方法、絶縁膜の欠損の修正を判定するプログラム、及び、当該プログラムを記録した記録媒体
JP5534715B2 (ja) * 2009-05-27 2014-07-02 株式会社ジャパンディスプレイ 電子回路パターンの欠陥修正方法およびその装置

Also Published As

Publication number Publication date
US9082889B2 (en) 2015-07-14
US20130140571A1 (en) 2013-06-06
JP2013117644A (ja) 2013-06-13

Similar Documents

Publication Publication Date Title
US9880430B2 (en) Liquid crystal display device
US9424786B2 (en) Liquid crystal display device
US9207510B2 (en) Liquid crystal display device
US9019439B2 (en) Liquid crystal display device
US9551911B2 (en) Liquid crystal display device
JP2014145992A (ja) 液晶表示装置
JP5568543B2 (ja) 平面表示装置用アレイ基板の製造方法
US9134576B2 (en) Liquid crystal display device
US9146434B2 (en) Liquid crystal display device having particular electrodes structure
JP2013127558A (ja) 液晶表示装置
US20150009439A1 (en) Liquid crystal display device
JP5699068B2 (ja) 液晶表示装置
JP5677239B2 (ja) 液晶表示装置および液晶表示装置の製造方法
US9134578B2 (en) Liquid crystal display device
JP5779510B2 (ja) 液晶表示装置及びその製造方法
US20130128171A1 (en) Liquid crystal display device
US9316872B2 (en) Liquid crystal display device that expands the transmissive area
JP5845042B2 (ja) 液晶表示装置
JP2013218236A (ja) 液晶表示装置
JP5785834B2 (ja) 液晶表示装置
JP5824301B2 (ja) 液晶表示装置
JP2013114069A (ja) 液晶表示装置
JP5938181B2 (ja) 液晶表示装置
JP2011164212A (ja) 液晶表示装置
JP2013246409A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20130711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130910

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140527

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140623

R150 Certificate of patent or registration of utility model

Ref document number: 5568543

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250