JPS61100971A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS61100971A JPS61100971A JP59223709A JP22370984A JPS61100971A JP S61100971 A JPS61100971 A JP S61100971A JP 59223709 A JP59223709 A JP 59223709A JP 22370984 A JP22370984 A JP 22370984A JP S61100971 A JPS61100971 A JP S61100971A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のトランジスタを並列に接続して冗長性を
持たせるための薄膜トランジスタ回路の製造方法に係り
、特に、並列に接続されるトランジスタのうち不良のト
ランジスタを電気的に絶縁して、良品のトランジスタの
みを選択的に共通接続する方法に関するものである。
持たせるための薄膜トランジスタ回路の製造方法に係り
、特に、並列に接続されるトランジスタのうち不良のト
ランジスタを電気的に絶縁して、良品のトランジスタの
みを選択的に共通接続する方法に関するものである。
ＥＬ、液晶、ＦＤＰ等のマトリックス型表示デバイスを
駆動するに際して、駆動の安定化、装置のコンパクト化
のために、表示デバイスと同一基板上に直接能動素子で
ある薄膜トランジスタを形成し、表示デバイスの各電極
対応に接続して駆動する方法が採られている。
駆動するに際して、駆動の安定化、装置のコンパクト化
のために、表示デバイスと同一基板上に直接能動素子で
ある薄膜トランジスタを形成し、表示デバイスの各電極
対応に接続して駆動する方法が採られている。
この場合、基板上に形成された複数の薄膜トランジスタ
のうち、１個でも不良のトランジスタがあると表示デバ
イスが不良となるので、高い歩留を得ることが困難であ
る。その対策として表示デバイスの１つの電極に対して
複数の薄膜トランジスタを並列に接続することによって
、冗長性を持たせる方法が検討されている。
のうち、１個でも不良のトランジスタがあると表示デバ
イスが不良となるので、高い歩留を得ることが困難であ
る。その対策として表示デバイスの１つの電極に対して
複数の薄膜トランジスタを並列に接続することによって
、冗長性を持たせる方法が検討されている。
第３図、第４図および第５図は１つの表示電極に複数の
逆スタガー形アモルファスシリコン薄膜トランジスタを
接続した表示デバイスの表示電極とトランジスタ部分の
構造を示す平面図、 Ａ−Ａ゛断面図およびＢ−Ｂ’断
面図である。
逆スタガー形アモルファスシリコン薄膜トランジスタを
接続した表示デバイスの表示電極とトランジスタ部分の
構造を示す平面図、 Ａ−Ａ゛断面図およびＢ−Ｂ’断
面図である。
表示電極２１の形成されたガラス基板１上に、クロム等
の金属でゲートパスライン３および各表示電極対応にゲ
ート電極３１がバターニングされている。その上に窒化
シリコンの絶縁層２２．アモルファスシリコン薄膜２３
が連続して成膜された後、フォトレジスト膜が塗布され
、ゲート電極３１をマスクにしてガラス基板１側より露
光され、続いて、現像される。
の金属でゲートパスライン３および各表示電極対応にゲ
ート電極３１がバターニングされている。その上に窒化
シリコンの絶縁層２２．アモルファスシリコン薄膜２３
が連続して成膜された後、フォトレジスト膜が塗布され
、ゲート電極３１をマスクにしてガラス基板１側より露
光され、続いて、現像される。
さらに、その上に電極とのオーミックコンタクトのため
のｎ０アモルファスシリコン膜２４およびアルミニウム
膜が形成された後、ドレイン電極４１〜４５．ソース電
極５１〜５５および素子分離のパターニングを行うと共
に、ゲート電極３１上のｎ０アモルファスシリコン膜と
アルミニウム膜が感光性樹脂膜と共に剥離され、ゲート
電極３１を挟んでアルミニウムのドレイン電極４１〜４
５とソース電極５１〜５５が形成される。
のｎ０アモルファスシリコン膜２４およびアルミニウム
膜が形成された後、ドレイン電極４１〜４５．ソース電
極５１〜５５および素子分離のパターニングを行うと共
に、ゲート電極３１上のｎ０アモルファスシリコン膜と
アルミニウム膜が感光性樹脂膜と共に剥離され、ゲート
電極３１を挟んでアルミニウムのドレイン電極４１〜４
５とソース電極５１〜５５が形成される。
その後、並列して設けられたトランジスタのドレイン電
極４１〜４５共通のドレインパスライン４に、また、ソ
ース電極５１〜５５が表示接続線８１〜８５に、それぞ
れ層間絶縁層２５に設けられたコンタクトホール６１〜
６５．７１〜７５を介して接続されている。
極４１〜４５共通のドレインパスライン４に、また、ソ
ース電極５１〜５５が表示接続線８１〜８５に、それぞ
れ層間絶縁層２５に設けられたコンタクトホール６１〜
６５．７１〜７５を介して接続されている。
しかし、薄膜トランジスタの製作工程においては、第４
図のごとく下部のゲート電極３１と上部のドレイン電極
４２、または、第５図のごとく下部のゲート電極３１と
上部のソース電極５４との間に短絡箇所９１および９２
がしばしば発生する。
図のごとく下部のゲート電極３１と上部のドレイン電極
４２、または、第５図のごとく下部のゲート電極３１と
上部のソース電極５４との間に短絡箇所９１および９２
がしばしば発生する。
複数のトランジスタを並列に接続すると、この短絡不良
のトランジスタを通して、第４図のようにゲート電極３
１とドレイン電極４２が短絡している場合には、ドレイ
ンパスライン４に共通に接続された複数のトランジスタ
全部が短絡されて使用不能となり、１ライン全部に表示
欠陥が生じる。また、第５図のようにゲート電極３１と
ソース電極５４が短絡している場合には、１箇所の表示
欠陥となる。
のトランジスタを通して、第４図のようにゲート電極３
１とドレイン電極４２が短絡している場合には、ドレイ
ンパスライン４に共通に接続された複数のトランジスタ
全部が短絡されて使用不能となり、１ライン全部に表示
欠陥が生じる。また、第５図のようにゲート電極３１と
ソース電極５４が短絡している場合には、１箇所の表示
欠陥となる。
そこで、短絡不良のトランジスタが共通のドレインパス
ライン４および表示電極接続線８４に接続されないよう
に、上部のドレイン電極およびソース電極が形成された
時点で、全数のトランジスタについてゲートパスライン
３とドレイン電極４１〜４５、ゲートパスライン３とソ
ース電極５１〜５５の短絡を調べ、短絡不良のトランジ
スタの配線をレーザ光で切断した後、眉間絶縁層２５を
設け、コンタクトホール６１〜６５．７１〜７５を介し
て、それぞれドレインパスライン４および表示接続線８
１〜８５に接・続していた。
ライン４および表示電極接続線８４に接続されないよう
に、上部のドレイン電極およびソース電極が形成された
時点で、全数のトランジスタについてゲートパスライン
３とドレイン電極４１〜４５、ゲートパスライン３とソ
ース電極５１〜５５の短絡を調べ、短絡不良のトランジ
スタの配線をレーザ光で切断した後、眉間絶縁層２５を
設け、コンタクトホール６１〜６５．７１〜７５を介し
て、それぞれドレインパスライン４および表示接続線８
１〜８５に接・続していた。
上記従来の薄膜トランジスタの製造方法にあっては、冗
長性を持たせ１つの表示電極に複数のトランジスタを設
けても、短絡不良のトランジスタを通して共通接続され
ているトランジスタ全てが駆動不能になるので、製造工
程中で全数のトランジスタを検査して、不良トランジス
タを除去しなければならないという問題があった。
長性を持たせ１つの表示電極に複数のトランジスタを設
けても、短絡不良のトランジスタを通して共通接続され
ているトランジスタ全てが駆動不能になるので、製造工
程中で全数のトランジスタを検査して、不良トランジス
タを除去しなければならないという問題があった。
本発明は、上記問題点を解消した薄膜トランジスタを提
供するもので、その手段は、複数の薄膜トランジスタ間
の上部電極を共通接続する前に、電解溶液中で下部電極
から電圧を印加して、下部電極と短絡状態にある上部電
極の露出部表面に選択的に陽極酸化膜を形成することを
特徴とする薄膜トランジスタの製造方法によって解決さ
れる。
供するもので、その手段は、複数の薄膜トランジスタ間
の上部電極を共通接続する前に、電解溶液中で下部電極
から電圧を印加して、下部電極と短絡状態にある上部電
極の露出部表面に選択的に陽極酸化膜を形成することを
特徴とする薄膜トランジスタの製造方法によって解決さ
れる。
上記薄膜トランジスタの製造方法においては、上部電極
上に共通接続配線が形成されても、短絡不良のトランジ
スタの上部電極は露出部に絶縁性の陽極酸化膜が形成さ
れているので、共通配線から電気的に切り離される。
上に共通接続配線が形成されても、短絡不良のトランジ
スタの上部電極は露出部に絶縁性の陽極酸化膜が形成さ
れているので、共通配線から電気的に切り離される。
〔実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図および第２図は本発明の並列接続された複数の逆
スタガー形アモルファスシリコン薄膜トランジスタの製
造工程を説明するための断面図で、第１図はゲート電極
とドレイン電極の間に、また、第２図はゲート電極とソ
ース電極の間に短絡箇所がある場合について示されてい
る。
スタガー形アモルファスシリコン薄膜トランジスタの製
造工程を説明するための断面図で、第１図はゲート電極
とドレイン電極の間に、また、第２図はゲート電極とソ
ース電極の間に短絡箇所がある場合について示されてい
る。
第１図（ａ）は上部電極（ドレイン電極およびソース電
極）が形成された状態を示す図で、ガラス基板１上に表
示電極２１．ゲートパスライン（図示せず）および各表
示電極対応にゲート電極３１が形成され、その上に絶縁
層２２．アモルファスシリコン薄膜２３が連続して成膜
され、フォトレジスト膜が塗布されてゲート電極３１を
マスクにしてガラス基板１側より露光され、続いて、現
像される。
極）が形成された状態を示す図で、ガラス基板１上に表
示電極２１．ゲートパスライン（図示せず）および各表
示電極対応にゲート電極３１が形成され、その上に絶縁
層２２．アモルファスシリコン薄膜２３が連続して成膜
され、フォトレジスト膜が塗布されてゲート電極３１を
マスクにしてガラス基板１側より露光され、続いて、現
像される。
その上にｎ゛アモルファスシリコン膜２４およびアルミ
ニウム膜が成膜された後、ゲート電極３１上のｎ４アモ
ルファスシリコン膜とアルミニウム膜が感光性樹脂膜と
共に剥離されて、ゲート電極３１を挟んでアルミニウム
のドレイン電極４２とソース電極５２が形成され、さら
に、その上にコンタクトホール６２．７２を有する眉間
絶縁層２５が設けられている。
ニウム膜が成膜された後、ゲート電極３１上のｎ４アモ
ルファスシリコン膜とアルミニウム膜が感光性樹脂膜と
共に剥離されて、ゲート電極３１を挟んでアルミニウム
のドレイン電極４２とソース電極５２が形成され、さら
に、その上にコンタクトホール６２．７２を有する眉間
絶縁層２５が設けられている。
第１図（ｂ）は陽極酸化膜の形成工程を説明するための
図で、ガラス基板１を電解溶液例えば２％の硫酸（Ｈｇ
ＳＯ４）溶液中に入れ、全てのゲートパスラインをまと
めて陽極にして通電されると、ゲート電極３１と短絡状
態にあるドレイン電極４２は短絡箇所９１を通して電気
的に接続されているので、コンタクトホール６２から電
解溶液中に露出している部分が陽極酸化され、陽極酸化
膜（Ａ １２０３）９３が表面にできる。しかし、ゲー
ト電極３１と短絡していないソース電極５２はコンタク
トホール７２から電解溶液中に露出していても、ゲート
電極３１と電気的に接続されていないので、酸化膜はで
きない。
図で、ガラス基板１を電解溶液例えば２％の硫酸（Ｈｇ
ＳＯ４）溶液中に入れ、全てのゲートパスラインをまと
めて陽極にして通電されると、ゲート電極３１と短絡状
態にあるドレイン電極４２は短絡箇所９１を通して電気
的に接続されているので、コンタクトホール６２から電
解溶液中に露出している部分が陽極酸化され、陽極酸化
膜（Ａ １２０３）９３が表面にできる。しかし、ゲー
ト電極３１と短絡していないソース電極５２はコンタク
トホール７２から電解溶液中に露出していても、ゲート
電極３１と電気的に接続されていないので、酸化膜はで
きない。
第１図（Ｃ）はトランジスタの完成状態を示す図で、ド
レイン電極４２は共通のドレインパスライン４に、また
、ソース電極５２は表示接続線８２に、それぞれ接続さ
れて薄膜トランジスタが完成する。短絡箇所９１がある
トランジスタのドレイン電極４２は陽極酸化膜９３によ
って、共通のドレインパスライン４と絶縁され、電気的
に切り離されている。
レイン電極４２は共通のドレインパスライン４に、また
、ソース電極５２は表示接続線８２に、それぞれ接続さ
れて薄膜トランジスタが完成する。短絡箇所９１がある
トランジスタのドレイン電極４２は陽極酸化膜９３によ
って、共通のドレインパスライン４と絶縁され、電気的
に切り離されている。
第２図はソース電極５４側でゲート電極３１との間に、
短絡箇所９２があるトランジスタの完成状態を示す断面
図で、第１図（Ｃ１の場合と同様に、ゲート電極３１と
短絡状態にあるソース電極５４は短絡箇所９２を通して
電気的に接続されているので、コンタクトホール７４か
ら電解溶液中に露出している部分が陽極酸化され、陽極
酸化膜（Ａ ｌ ｚ ０り９４が表面にできる。
短絡箇所９２があるトランジスタの完成状態を示す断面
図で、第１図（Ｃ１の場合と同様に、ゲート電極３１と
短絡状態にあるソース電極５４は短絡箇所９２を通して
電気的に接続されているので、コンタクトホール７４か
ら電解溶液中に露出している部分が陽極酸化され、陽極
酸化膜（Ａ ｌ ｚ ０り９４が表面にできる。
ドレイン電極４４は共通のドレインパスライン４に、ま
た、ソース電極５４は表示接続線８４に、それぞれ接続
されて薄膜トランジスタが完成する。短絡箇所９２があ
るトランジスタのソース電極５４は陽極酸化膜９４によ
って表示接続線８４と絶縁され、電気的に切り離されて
いる。
た、ソース電極５４は表示接続線８４に、それぞれ接続
されて薄膜トランジスタが完成する。短絡箇所９２があ
るトランジスタのソース電極５４は陽極酸化膜９４によ
って表示接続線８４と絶縁され、電気的に切り離されて
いる。
以上説明したように本発明によれば、トランジスタの製
造工程中に陽極酸化工程を追加することにより、短絡不
良トランジスタを検査することなく、共通配線から選択
的に容易に切り離すことができ、工数が大幅に減少でき
、かつ、検査もれの恐れもないといった効果がある。
造工程中に陽極酸化工程を追加することにより、短絡不
良トランジスタを検査することなく、共通配線から選択
的に容易に切り離すことができ、工数が大幅に減少でき
、かつ、検査もれの恐れもないといった効果がある。
第１図および第２図は本発明の並列接続された複数の逆
スタガー形アモルファスシリコン薄膜トランジスタの製
造工程を説明するための断面図、第３図、第４図および
第５図は１つの表示電極に複数の逆スタガー形のアモル
ファスシリコン薄膜トランジスタを接続、した表示デバ
イスの表示電極とトランジスタ部分の構造を示す平面図
、Ａ−Ａ′断面図およびＢ−Ｂ’断断面面図ある。 図において、 １はガラス基板、 ３はゲートパスライン、４は
ドレインパスライン、 ２１は表示電極、 ２２は絶縁層、２３はアモル
ファスシリコン薄膜、 ２４はｎ＋アモルファスシリコン膜、 ２５は眉間絶縁層、 ３１はゲート電極、４１〜４
５はドレイン電極、５１〜５５はソース電極、６１〜６
５．７１〜７５はコンタクトホール、８１〜８５は表示
接続線、 ９１．９２は短絡箇所、９３、９４は陽極酸
化膜、 をそれぞれ示す。
スタガー形アモルファスシリコン薄膜トランジスタの製
造工程を説明するための断面図、第３図、第４図および
第５図は１つの表示電極に複数の逆スタガー形のアモル
ファスシリコン薄膜トランジスタを接続、した表示デバ
イスの表示電極とトランジスタ部分の構造を示す平面図
、Ａ−Ａ′断面図およびＢ−Ｂ’断断面面図ある。 図において、 １はガラス基板、 ３はゲートパスライン、４は
ドレインパスライン、 ２１は表示電極、 ２２は絶縁層、２３はアモル
ファスシリコン薄膜、 ２４はｎ＋アモルファスシリコン膜、 ２５は眉間絶縁層、 ３１はゲート電極、４１〜４
５はドレイン電極、５１〜５５はソース電極、６１〜６
５．７１〜７５はコンタクトホール、８１〜８５は表示
接続線、 ９１．９２は短絡箇所、９３、９４は陽極酸
化膜、 をそれぞれ示す。
Claims (1)
- 同一基板上に半導体層を介して制御電極と対向して入力
電極と出力電極が配置されて成る複数のトランジスタ素
子を構成し、各トランジスタ素子の対応する電極同志を
共通接続して並列駆動形式の薄膜トランジスタを製造す
る方法において、各トランジスタ素子の制御電極を共通
に形成するとともに、入力電極および出力電極を個別に
電極を露出させた状態で形成し、入力電極および出力電
極を共通接続する前に、電解溶液中で制御電極に電圧を
印加して、前記制御電極と短絡状態にある入力電極およ
び出力電極の露出部表面に選択的に陽極酸化膜を形成す
ることを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223709A JPS61100971A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223709A JPS61100971A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100971A true JPS61100971A (ja) | 1986-05-19 |
| JPH0457114B2 JPH0457114B2 (ja) | 1992-09-10 |
Family
ID=16802432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223709A Granted JPS61100971A (ja) | 1984-10-23 | 1984-10-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100971A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486113A (en) * | 1987-09-29 | 1989-03-30 | Casio Computer Co Ltd | Manufacture of thin film transistor |
| JPH02116831A (ja) * | 1988-10-27 | 1990-05-01 | Sharp Corp | 表示電極基板の製造方法 |
| JPH06347821A (ja) * | 1990-05-15 | 1994-12-22 | Centre Natl Etud Telecommun (Ptt) | 表示スクリーン製造方法及び該方法で製造された表示スクリーン |
| WO2006046676A1 (ja) * | 2004-10-25 | 2006-05-04 | Pioneer Corporation | 電子回路基板及びその製造方法 |
| JP2013117644A (ja) * | 2011-12-02 | 2013-06-13 | Japan Display Central Co Ltd | 平面表示装置用アレイ基板及びその製造方法 |
-
1984
- 1984-10-23 JP JP59223709A patent/JPS61100971A/ja active Granted
Cited By (8)
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