KR960011942B1 - 박막트랜지스터(tft)패널 제조방법 - Google Patents

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Abstract

내용없음.

Description

박막트랜지스터(TFT) 패널 제조방법
제 1 도는 본 발명의 TFT 패널이 적용되는 액티브 매트릭스 액정표시소자의 단면도.
제 2 도는 본 발명의 제 1 실시예에 있어서 제조과정의 투명기판을 표시한 평면도.
제 3 도는 제 1 실시예의 방법에 의하여 제조된 TFT 패널을 표시한 평면도.
제 4 도는 제 3 도에 도시한 TFT 패널의 TFT 및 화소 전극 부분의 단면도.
제 5 도는 제 3 도에 도시한 TFT 패널에 있어서의 커패시터 라인의 공통접속부의 단면도.
제 6 도는 제 5 도의 VI-VI선 단면도.
제 7 도는 본 발명의 제 2 실시예의 방법으로 제조된 TFT 패널의 평면도.
제 8 도는 제 3 실시예에서의 제조과정의 투명기판의 평면도.
제 9 도는 제 3 실시예에서의 게이트라인 및 커패시터라인의 양극산화방법의 일과정을 일부 확대 표시한 부분평면도.
제 10a 도 및 제 10b 도는 각각 양극산화공정을 표시하고 제 9 도의 X-X선으로 절단하여 도시하는 확대단면도.
제 11 도는 제 3 실시예에서의 커패시터라인과 게이트라인과를 분리시킨 상태의 평면도.
제 12 도는 제 11 도에 도시한 커패시터라인과 게이트라인을 분리한 상태로 하는 과정을 확대 표시한 부분 평면도.
제 13 도는 제 12 도의 Ⅷ-Ⅷ선으로 절단하여 도시하는 확대 단면도.
제 14 도는 제 3 실시예의 방법으로 제조된 TFT 패널의 평면도.
제 15a, 15b 도 및 제 15c 도는 각각 제 3 실시예에서의 커패시터라인 및 게이트라인과를 분리하기 위한 다른 방법을 표시한 공정도.
제 16 도는 종래의 방법으로 제조된 TFT 패널의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 박막트랜지스터
3 : 게이트절연막 7 : 보호절연막
11 : 화소전극 CL : 커패시터라인
DL : 데이터라인 EL : 접지라인
GL : 게이트라인
본 발명은 액티브 매트릭스 액정표시소자에 사용되는 박막트랜지스터 패널의 제조방법에 관한 것이다.
액티브 매트릭스 액정표시소자에 사용되는 박막트랜지스터 패널(이하 TFT 패널이라고 한다)은, 유리등의 투명기판상에, 복수의 게이트라인과 복수의 데이터라인과, 이들의 교차점 각각에 대응시켜서 배치한 복수의 박막트랜지스터와, 이 복수의 박막트랜지스터에 접속되고 매트릭스상태로 배열된 화소전극으로 되어 있다. 이 박막트랜지스터로서는, 역스태거 구조가 사용된다.
즉, 상술한 종래의 TFT 패널은 제 16 도에 도시한 바와같이, 유리로 된 투명기판(1)상에, 복수개의 게이트라인(GL)과, 복수개의 데이터라인(DL)과, 복수의 역스태거형의 박막트랜지스터(2)와, 복수의 화소전극(6)이 형성되어 있다.
이 역스태거 구조의 박막트랜지스터(2)는 기판(1)상에 형성된 상기 게이트라인(GL)을 게이트라인으로 하고, 이 게이트전극을 덮는 게이트절연막(3)상에 i형 반도체층을 형성하고, 이 i형 반도체층(5)상에 n형 반도체층을 개재하여 소스 드레인전극을 형성한 구성으로 되어 있다.
이 박막트랜지스터(2)의 게이트절연막(3)은 게이트라인(GL)을 덮고 기판(1)의 전면에 형성되어 있다. 이 게이트절연막(3)은 SiN(질화실리콘)으로 된 투명막이고, 화소전극(6)은 이 게이트절연막(3)상에 형성되어 있다. 이 화소전극(6)은 ITO 등으로 된 투명도전막으로 형성되어 있고, 그 일단부에 있어서 박막트랜지스터(2)의 소스 전극에 접속되어 있다.
또, 상기 박막트랜지스터(2)는 게이트절연막(3)상에 그 전면에 걸쳐서 형성한 SiN으로 된 보호절연막(7)에 의하여 덮여져 있고, 데이터라인(DL)은 상기 보호절연막(7)상에 형성되어 있다. 이 데이터라인(DL)은 보호절연막(7)에 설치한 접촉구멍에서 있어서 박막트랜지스터(2)의 드레인전극에 접속되어 있다. 더욱이 보호절연막(7)에는 각 화소전극(6)을 노출시키는 열림구가 형성되어 있다.
더욱이 게이트라인(GL) 및 데이터라인(DL)의 일단은 도면에서 2점쇄선으로 표시한 윤곽내의 표시영역(액정표시소자의 표시영역) A의 외측에 도출되어 있고, 게이트라인(GL)의 도출단에는 광폭의 게이트라인단자(GLa)가 형성되고, 데이터라인(DL)의 도출단에는 광폭의 데이터라인 단자(DLa)가 형성되어 있다.
더욱이 TFT 패널에는 모든 게이트라인(GL)의 단자(GLa)를 동일측에 형성하고 있는 것도 있지만 액정표시소자의 해상도를 올리기 위하여 게이트라인수를 많게 하고 TFT 패널에서는 각 게이트라인 단자간의 간격을 확보하기 위하여, 제 12 도와 같이 각 게이트라인(GL)의 단자(GLa)를 교대로 반대측에 형성하고 있다. 이 게이트라인 단자(GLa)는 그 상측의 게이트절연막(3) 및 보호절연막(7)에 열림구를 형성하므로서 노출되어 있다.
또, 도시되어 있지는 않지만, 상기 TFT 패널의 표면에는 박막트랜지스터(2) 및 데이터라인(DL)을 덮는 오버코트 절연막이 형성되고, 그 표면에는 배향처리가 된다.
그리고, 액티브 매트릭스 액정표시소자는 상기 TFT 패널과, 투명기판상에 대향전극(투명전극)을 형성하는 동시에 그 상측에 배향처리를 한 도시없는 대향패널을 표시영역 A를 포위하는 틀 형태의 시일재를 개재하여 접착하고, 이 양 패널간에 액정을 봉입하여 제조되고 있다. 더욱이, 상기 기판(1)은 복수의 TFT 패널을 채취할 수 있는 대형기판이고, 이 기판(박막트랜지스터)에 구성된 각 TFT 패널은, 그 제조후 또는 액정표시소자의 조립후에 도면에 1점쇄선으로 표시한 분단선 B에 따라 기판(1)을 절단하므로서 각각의 TFT 패널로 분리되어 있다.
또, 상기 액티브 매트릭스 액정표시소자에 있어서는 비선택기간중의 화소전극에 유지되는 전위의 변동을 작게 하기 위하여 상기 TFT 패널에 각 화소전극(6)에 각각 대응시켜서 스토리지 커패시터를 설치하고 있다.
제 16 도에 있어서, CL는 상기 스토리지 커패시터를 구성하기 위한 커패시터라인이고, 이 커패시터라인(CL)은 기판(1)상에 게이트라인(GL)과 동일금속(Al, A1계 합금, Ta, W, Mo등)으로 형성되어 있다. 이 커패시터라인(CL)은 게이트라인(GL)과 평행하게 형성되어 있고, 게이트라인(GL)에 따라 이어져 있는 각 화소전극 6의 일측 가장자리부에 대항하고 있다.
그리고, 스토리지 커패시터는 상기 커패시터라인(CL)과 화소전극(6) 및 그 사이의 게이트절연막(3)으로 구성되어 있다. 이 스토리지 커패시터는, 화소전극(6)의 선택시(박막트랜지스터)(2)의 ON시)에 화소전극(6)에 인가되는 전하를 축적하는 것으로서, 이 스토리지 커패시터에 의하여 비선택기간중의 화소전극(6)의 전위가 유지된다.
또, 상기 커패시터라인(CL)의 양단은 표시영역 A의 외측으로 도출되어 있고, 각 커패시터라인(CL)은, 그 양단에 있어서 접지라인(EL)에 의하여 공통 접속되어 있다. 이 접지라인(EL)은 보호절연막(7)의 상측에 데이터라인(DL)과 평행하게 형성되어 있고, 보호절연막(7) 및 게이트절연막(3)에 설치한 접촉구멍에있어 각 커패시터라인(CL)의 단부에 접속되어 있다. 이 접지라인(EL)은 그 단자(ELa)에 있어서 기준전위로 접속된다.
그런데, 상기 TFT 패널에 있어서는 게이트절연막(3)이나 보호절연막(7)에 핀홀이나 클랙등의 결함이 있으면, 박막트랜지스터 부분에 있어서 게이트라인(GL)과 소스, 드레인 전극과의 단락이나, 게이트라인(GL)이나, 커패시터라인(CL)과 데이터라인(DL)과의 교차부에 있어서의 양 라인의 단락등의 층간단락을 발생한다.
이 때문에 상기 TFT 패널에서는 게이트라인(GL) 및 커패시터라인(CL)의 표면을 산화처리하여 산화막을 생성시키고, 이 산화막에 의하여 게이트라인(GL) 및 커패시터라인(CL)의 표면을 절연하여 상기 층간단락의 발생을 방지하고 있다.
상기와 같이 게이트라인(GL) 및 커패시터라인(CL)의 표면에 산화막을 생성한 TFT 패널은 다음과 같은 제법으로 제조되고 있다.
우선, 기판(1)상에 Al, Ti, Ta 등을 함유한 Al계 합금, 또는 Ta, W, Mo 등으로 된 금속막을 성막하고, 이 금속막을 패터닝하여, 게이트라인(GL)및 커패시터라인(CL)과, 산화전압 인가라인(8)을 형성한다. 더욱이 상기 산화전압 인가라인(8)은 TFT 패널이 되는 부분의 양측(분단선 B의 외측)에 각각 형성한다. 이 경우 각 게이트라인(GL)은 교대로 반대측에 형성하는 단자(GLa)의 외단에 연장부를 형성한 형상으로 패터닝하고 이 연장부에 있어서 좌우의 산화전압 인가라인(8)에 교대로 단락시켜둔다. 또, 각 커패시터라인(CL)은 그 한쪽의 단부를 교대로 반대측으로 연장시킨 형상으로 패터닝하고, 그 연장부에 있어서 좌우의 산화전압인가라인(8)에 교대로 단락시켜 둔다.
다음은, 상기 산화전압인가라인(8)에서 게이트라인(GL) 및 커패시터라인(GL)에 전압을 인가하여 양극산화처리를 하여, 게이트라인(GL) 및 커패시터라인(CL)의 표면에 산화막을 생성시킨다.
이 양극산화처리는 상기 기판(1)을 전해액중에 침지하여 게이트라인(GL) 및 커패시터라인(CL)을 전해액중에서 대향전극(백금전극)과 대향시키고, 이들 라인(GL,CL)을 양극으로 하고, 대향전극을 음극으로 하여, 이 양극사이에 전압을 인가하여 행하여지고 있다. 이와같이 전해액중에 있어 양극사이에 전압을 인가하면, 양극인 게이트라인(GL) 및 커패시터라인(CL)의 표면이 화성반응을 일으켜서 산화되고, 이들 라인(GL,CL)의 표면에 산화막이 생성된다.
더욱이, 상기 양극산화처리는 게이트라인(GL)의 단자(GLa)와 커패시터라인(CL)의 접지라인(EL)를 접속하는 장소를 레지스트마스크로 덮어놓고 이루어지고 있다. 이와 같이 하면 레지스트마스크로 덮여져 있는 부분은 전해액에 접촉되지 아니하여 양극산화되지 않기 때문에 게이트라인 단자(GKa)와 커패시터라인(CL)의 접지라인 접속부는 그 표면도 도전성을 갖는 상태대로 남겨둘 수가 있다.
이후는 게이트절연막(3)을 성막하고, 그위에 공지의 방법에 의하여 i형 반도체층, n형 반도체층 및 소스, 드레인전극을 형성하며 박막트랜지스터(2)를 형성함과 함께 화소전극(6)과, 데이터라인(DL)과, 접지라인(EL)과를 형성하여 TFT 패널을 완성한다.
이 상태에서는 게이트라인(GL) 및 커패시터라인(CL)이 각각 그 일단에 있어서 좌우의 산화전압인가라인(8)의 어느한쪽에 단락된 대로 되어 있지만, 산화전압인가라인(8)의 형성부분은 TFT 패널의 제조후 또는 액정표시소자의 조립후에 기판(1)을 분단석(B)에 따라서 절단하므로서 TFT 패널로부터 절단 분리되기 때문에, 이때에 게이트라인(GL) 및 커패시터라인(CL)이 산화전압인가라인(8)에서 절단 분리된다.
그렇지만 상기 종래의 TFT 패널의 제조방법에서는 게이트라인(GL) 및 커패시터라인(CL)의 양극산화처리를 각 라인(GL,CL)에 각각 그 일단에서 전압을 인가하여 행하고 있기 때문에 커패시터라인(CL)에 단선이 있으면, 이 커패시터라인(CL)의 단선개소로부터 앞부분의 표면에는 산화막을 생성시킬 수가 없고, 그것때문에 커패시터라인(CL)의 단선개소로부터 앞의 부분에 데이터라인(DL)과의 층간단락이 발생되어지는 일이 있었다.
이것은 상술한 양극산화처리에 있어서, 커패시터라인(CL)의 전압인가로에서 단선개소까지의 사이부분에는 전압이 인가되지만, 단선 개소에서 앞부분에는 전압이 인가되지 않기 때문에 단선개소에서 앞부분은 양극산화하지 않기 때문이다.
이 때문에 상술한 바와같이 게이트절연막 및 보호 절연막에 핀 홀이나 클랙 등의 결함이 있으면, 보호절연막상에 형성한 데이터라인(DL)이, 커패시터라인(CL)의 산화막으로 덮여져 있지 아니한 부분과의 교차부에 있어서 커패시터라인(CL)과 단락하여, 제조된 TFT 패널이 불량품이 된다.
더욱이, 상기 라인의 단선은 커패시터라인(CL)만이 아니고, 게이트라인(GL)에도 발생하는 일이 있고, 그 경우는 게이트라인(GL)에도 표면을 양극산화되지 않는 부분이 생겨 게이트라인(GL)의 단선은 액정표시소자의 표시결함이 되기 때문에 게이트라인(GL)이 단선되고 있는 TFT 패널은 게이트라인(GL)의 산화상태에 관계없이 불량품이 된다.
이것에 대하여 커패시터라인(CL)는 그 양단에 접속한 접지라인(EL)을 개재하여 기준전위에 접속되기 때문에, 이 커패시터라인(CL)에 단선이 있어도, 이 단선개소가 1개소뿐인 경우는 커패시터라인(CL)과 각 화소전극(6)과의 사이에 구성되는 모든 스토리지 커패시터에 전하를 축적시켜서 모든 화소전극(6)의 비선택기간중의 전위를 유지할 수가 있다.
그러나, 종래의 제조방법에서는 커패시터라인(CL)에 단선이 있으면, 상술한 바와 같이 커패시터라인(CL)의 단선개소에서 앞부분에 데이터라인(DL)과의 층간단락이 발생되어지기 때문에 모든 게이트라인(GL)에 단선이 없더라도 제조된 TFT 패널이 상기 층간단락이 있는 불량품이 되어 버리며, 그 때문에 TFT 패널의 제조생산율이 나빠진다.
또, 상기 종래의 TFT 패널의 제조방법에서는 게이트라인(GL)과 커패시터라인(CL)과의 양방을 동일한 산화전압인가라인(8)에 단락시키고 있기 때문에 TFT 패널의 제조후에 분단선(B)에 따라 기판(1)을 절단하여 산화전압인가라인 형성부를 분리한때에 기판의 절단에 있어서 게이트라인(GL)과 커패시터라인(CL)이 단락하여 버리는 일이 있다는 문제점을 가지고 있다.
이것은 기판(1)을 분산선(B)에 따라 절단했을때에 게이트라인(GL) 및 커패시터라인(CL)의 절단단에 수염 형태로 연장된 연출부가 생기기 때문이고, 이 연출은 산화막의 내측의 금속막이 지연되어서 생기기 때문에 양 라인(GL,GL)끼리 접촉하거나 일방의 라인의 연출이 다른쪽의 라인을 절단단면에 접촉되거나 하여 게이트라인(GL)과 커패시터라인(CL)이 단락되어 버린다.
본 발명의 제 1 의 목적은 양극산화에 의한 절연막을 커패시터라인에 단선이 있더라도 이 커패시터라인의 대략 전면에 생성시킬 수가 있도록 하여 커패시터라인과 다른 도전체와의 층간단락을 방지하여 제조비율이 높은 TFT패널의 제조방법을 제공하고자 하는 것이다.
또, 본 발명의 제 2 의 목적은 커패시터라인을 양극산화하여 그 표면에 산화막으로 된 절연막을 생성시킨 TFT 패널에 있어서, 게이트라인과 커패시터라인과의 도체간 단락을 방지하여 제조생산율이 높은 TFT 패널의 제조방법을 제공하고자 하는 것이다.
상술한 목적을 달성하기 위하여 본 발명의 TFT 패널의 제조방법은 게이트라인과 커패시터라인과 산화전압공급라인과를 커패시터라인의 양단과 게이트라인이 산화전압공급라인과 전기적 접속하도록 기관상에 형성하는 제 1 공정과; 적어도 게이트라인과 커패시터라인과의 표면에 양극산화에 의하여 산화막을 생성시키는 제 2 공정과; 박막 트랜지스터, 이 박막 트랜지스터에 각기 접속된 화소전극, 데이터라인 및 상기 산화전압공급라인을 접속하는 접지라인을 형성하는 제 3 공정과; 그리고 상기 산화막을 형성하는 제 2 공정의 후공정으로 상기 게이트라인과 커패시터라인을 산화전압공급라인으로 부터 전기적으로 분리하는 제 4 공정과를 구비하고 있다.
이 제조방법에 의하면 게이트라인 및 커패시터라인의 양극산화에 있어서, 커패시터라인에 그 양단에서 전압을 인가하고 있기 때문에 커패시터라인에 단선이 있더라도 이 커패시터라인 전체에 전압을 인가하여 그 표면 전체에 산화막을 생성시킬 수가 있다.
또, 본 발명의 TFT 패널의 제조방법은 게이트라인과 커패시터라인과 산화전압공급라인과를, 게이트라인이 산화전압공급라인과 접속하고, 커패시터라인이 산화전압공급라인과 전기적으로 접속되도록 게이트라인에 접속시켜서 절연기판상에 형성한 제1 공정과: 적어도 게이트라인과, 커패시터라인과의 표면에 양극산화에 의하여 산화막을 생성시키는 제 2 공정과: 박막 트랜지스터, 이 박막 트랜지스터에 각각 접속된 화소전극,데이터라인 및 상기 산화전압공급라인을 접속하는 접지라인과를 형성하는 제 3 공정과그리고; 상기 산화막을 형성하는 제 2 공정의 후공정으로 상기 커패시더라인과 상기 게이트라인과 산화전압공급라인과를 각각 전기적으로 분리하는 제 4 공정을 구비하고 있다.
이 제조방법에 의하면, 게이트라인만을 산화전압인가라인에 단락시키고, 커패시터라인은 그 단부를 게이트라인에 단락시키므로서, 산화전압인가라인에서 게이트라인에 전압을 인가하는 동시에 게이트라인으로 부터 커패시터라인에도 전압을 인가하여 게이트라인과 커패시터라인의 양극산화처리를 하여, 커패시터라인의 게이트라인 단락부를 적어도 양극산화처리를 한 후에 절단하여 분리하는 것이기 때문에 기판을 분산선에 따라 절단하여 산화전압인가라인 형성부를 분리할때에 절단되는 것은 게이트라인 뿐이다. 따라서 수염형태로 연장된 연출은 게이트라인에만 연출되며, 또 커패시터라인의 단부는 기판의 절단단부에 노출하지 않기 때문에 기판에 절단단부에 있어서, 게이트라인과 커패시터라인이 단락되어버리는 일은 없다.
더욱이, 본 발명의 제조방법은 산화전압공급라인에 접속된 게이트라인에 커패시터라인의 양단을 접속하도록 하여도 되고, 그 경우는 양극산화공정의 후공정으로 커패시터라인과 게이트라인이 전기적으로 분리된다.
이 제조방법에 의하여 양극산화에 의한 절연피막이 커패시터라인상에 균일하게 생성시킬 수가 있고, 또 커패시터라인이 게이트라인 단자사이에 형성하지 아니하므로, 층간단락 및 도체간 단락을 발생시키지 않게 되어 제조생산율이 현저하게 향상된다.
이하 본원 발명의 실시예에 대하여 도면을 참조하여 상세하게 설명한다.
[실시예 1]
우선, 본원 발명의 TFT 패널이 사용되는 액티브 매트릭스 액정표시소자에 대하여 제 1 도를 참조하여 설명한다. 제 1 도는 액티브 매트릭스 액정표시소자의 단면을 도시한 것이다.
TFT 패널(101)은 유리등의 투명기판(10)과, 이 투명기판(10)상에 매트릭스 형태로 복수배열된 투명한 화소전극(11)과, 이들 화소전극(11) 각각에 대응하여 배치된 박막 트랜지스터(TFT)(12)와, 매트릭스의 행방향에 따라서 배치된 복수의 TFT의 게이트 전극이 각각 공통 접속된 게이트라인과, 매트릭스의 열방향에 따라서 배치된 복수의 TFT의 드레인 전극을 공통 접속하는 데이터라인과 및 상기 게이트라인의 단자(13)로 구성되어 있다.
이 TFT 패널(101)은 상기 화소전극(11)이 배열된 표시영역에 배향막(14)이 형성된다. 그리고, TFT 패널(101)은 투명한 대향전극(15)과 배향막(16)이 형성된 투명한 대향기판(17)이 대향 배치되고, 시일재(18)에 의하여 양 기판이 접합되고, 이들의 기판사이에 액정을 봉입하여 액정표시소자(100)가 구성된다.
이 TFT 패널(101)은 다음 공정에 의하여 제조된다.
(공정 1)
제 2 도에 도시한 바와같이 유리로 된 기판(10)상에 AI, Ti, Ta등을 함유한 A1계 합금, Ta, W, Mo등으로 된 금속막을 성막하고, 이 금속막을 패터닝하여 복수개의 게이트라인(GL)과, 복수개의 커패시터라인(CL)과, 좌우 1쌍의 전압인가로(102)와를 형성한다. 더욱이, 상기 전압인가로(102)는 TFT 패널이 되는 부분의 외측(분단선(B)의 외측)에 각각 형성된다.
이 경우 각 게이트라인(GL)은 그 단자(GLa)의 외단에 분단선(B)의 외측에 연장된 연장부를 형성한 형태로 패터닝하고, 이 연장부에 있어서 한쪽(도면에 있어 좌측)의 전압인가로(102)에 단락시켜둔다.
또 각 커패시터라인(CL)은 그 양단을 각각 분단선(B)의 외측에 도출한 상태로 패터닝하고, 그 일단은 다른쪽(도면에 있어서 우측)의 전압인가로(102)에 단락시키고, 타단은 각 게이트라인단자(GLa)간을 통하여 게이트라인(GL)을 단락시킨 상기 한쪽의 전압인가로(102)에 단락시켜둔다. 더욱이, 이 실시예에서는 커패시터라인(CL)의 일단을 단락시키는 우측의 전압인가로(102)에 복수의 연락로(102b)를 개재하여 전압인가로(102)와 연결되는 도전로(102a)를 형성하고 이 도전로(120a)에 각 커패시터라인(CL)을 단락시키고 있다.
(공정 2)
다음에 게이트라인(GL)의 단자(GLa)와, 후공정에서 커패시터라인(CL)의 양단부에 각각 접속되는 접지라인(EL)의 접속부상에 이들의 부분을 각각 덮는 레지스트마스크를 형성하고 이 상태에서 1쌍의 전압인가로(102)에서 게이트라인(GL) 및 커패시터라인(CL)에 전압을 인가하여 양극산화처리를 하고, 게이트라인(GL) 및 커패시터라인(CL)의 표면에 산화막을 생성시킨다.
상기 양극산화처리는 기판(10)을 전해액중에 침지하여 게이트라인(GL) 및 커패시터라인(CL)을 전해액중에서 대향전극(백금전극)과 대향시키고, 이들라인(GL,CL)을 양극으로 하고, 대향전극을 음극으로 하여 이 양극간에 산화전압을 인가한다. 이 산화전압의 인가는 전압인가로(102)의 단부에 클립형 접속구 등을 개재하여 이루어진다.
이와같이 전압인가로(102)에 전압을 인가하면 이 전압인가회로(102)에서 각 게이트라인(GL) 및 각 커패시터라인(CL)에 전압이 인가된다.
그리고, 전해액중에 있어서 게이트라인(GL) 및 커패시터라인(CL)과 대향전극과의 사이에 전압을 인가하면, 양극인 게이트라인(GL) 및 커패시터라인(CL)의 표면이 화성반응을 일으켜 산화되고 이들 표면에 산화막이 생성한다. 이 산화막은 상기 레지스트마스크로 덮혀져 있지 않은 부분에만 생성하고 레지스트마스크로 덮혀져 있는 부분(전해액에 접촉되지 않은 부분), 즉, 게이트라인단자(GLa)와, 커패시터라인(CL) 접지라인 부속부와는 그 표면도 도전성을 가진 상태대로 남겨진다. 또 이때, 전압인가로(102)의 전해액중에 침지하고 있는 부분도 동일하게 산화한다.
이 경우 커패시터라인(CL)은 그 양단에 있어서 좌우의 전압인가로(102)에 단락하고 있기 때문에 커패시터라인(CL)에 단선이 있더라도 이 단선개소가 1개소 뿐이면 커패시터라인 전체에 전압이 인가되기 때문에 단선이 있는 커패시터라인(CL)에도 그 표면전체에 산화막을 생성시킬 수가 있다.
(공정 3)
다음에 제 3 도에 도시한 바와같이 박막 트랜지스터(12)와 화소전극(11)과 데이터라인(DL)과, 상기 각 커패시터라인(CL)을 그 양단부에 있어서 공통접속하는 접지라인(EL)을 형성하고 TFT 패널을 완성한다.
제 4 도는 완성된 TFT 패널의 박막 트랜지스터 및 화소전극부분의 단면도, 제5 도 및 제 6 도는 완성된 TFT 패널의 커패시터라인 공통접속부의 단면도이다. 제 4 도 내지 제 6 도에 있어서, a는 상기 양극산화처리에 의하여 게이트라인(GL) 및 커패시터라인(CL)의 표면에 생성한 산화막이다.
상기 박막 트랜지스터(12)는 역스태거 구조의 것이고, 이 박막 트랜지스터(12)는 기판(10)상에 형성한 상기 게이트라인(GL)을 게이트전극으로 하고, 그 위에 게이트절연막(121)과 i형 반도체층(122)과 n형 반도체층(123) 및 소스, 드레인전극(S,D)을 형성한 구조로 되어 있다.
이 박막 트랜지스터(12)는 게이트라인(GL) 및 커패시터라인(CL)을 형성하여 그 표면을 양극산화처리한 기판(10)상에 SiN으로 된 게이트절연막(121)과 a-Si(아모퍼스 실리콘)으로 된 i형 반도체층(122)과, n형 불순물을 도포한 a-Si로 된 n형 반도체층(123)과 Cr, A1계 합금 등으로 된 소스, 드레인용 금속막과를 순차성막하고, 이들을 트랜지스터 소자 영역의 외형에 패터닝한 후, 상기 소스, 드레인용 금속막을 순차 성막하고, 이들을 트랜지스터 소자 영역의 외형에 패터닝한 후 상기 소스 드레인용 금속막을 i형 반도체층(122)의 패널 영역에 대응한 부분에 있어서 분리하여 소스, 드레인 전극(S,D)을 형성하는 동시에 상기 n형 반도체층(123)의 소스, 드레인전극(S,D)간의 부분을 제거하여 제조한다.
한편, 화소전극(11)은 상기 게이트절연막(투명막)(121)상에 ITO 등의 투명도전막을 성막하고, 이 투명도전막을 페터닝하여 형성한다.
이 화소전극(11)은, 그 일단을 박막 트랜지스터(12)의 소스전극(S)상에 겹쳐서 형성하므로서 상기 소스전극(S)에 접속된다. 더욱이, 이 화소전극(11)은 그 타단측의 가장자리부를 상기 커패시터라인(CL)에 대향시켜서 형성하고, 이 부분에 스토리지 캐패시터를 구성한다.
또, 상기 박막 트랜지스터(12)상에는 SiN으로 된 보호절연막(20)을 형성한다. 이 보호절연막(20)에는 화소전극(11)을 노출시키는 열림구와, 드레인전극(D)의 데이터라인 접속부를 노출시키는 접촉구멍을 형성함과 동시에, 이 보호절연막(20)과 그 아래의 게이트절연막(121)에 커패시터라인(CL)의 접지라인 접속부를 노출시키는 접촉구멍과 게이트라인(GLa)를 노출시키는 열립구와를 형성한다.
그리고 데이터라인(DL)과, 각 커패시터라인(CL)을 공통접속하는 접지라인(EL)과는 보호절연막(20)상에 형성되고, 데이터라인(DL)은 보호절연막(20)에 형성된 접촉구멍에 있어서 상기 드레인전극(D)에 접속되고, 접지라인(EL)은 이 보호절연막(20) 및 게이트절연막(121)에 형성한 접촉구멍에 있어서 각 커패시터라인(CL)에 접속되어 있다.
이 데이터라인(DL)과 접지라인(EL)은 보호절연막(7)상에 Al 또는 Al계 합금등으로 된 금속막을 성막하고, 이 금속막을 패터닝하여 동시에 형성한다. 이 경우 커패시터라인(CL)의 접지라인 접속부는 그 표면이 산화되어 있지 아니하기 때문에 접지라인(EL)을 상기 접촉 구멍에 있어 커패시터라인(CL)에 접속할 수가 있다.
상기와 같이 하여 제조된 TFT 패널(101)은 각 게이트라인(GL)이 그 단자형성측의 단부에 있어서 한쪽의 전압인가로(102)에 단락된 채로 되어 있지만, TFT 패널의 계조후 또는 액정표시소자의 조립후에 기판(10)을 분단선(B)에 따라 절단하여 좌우의 전압인가로(102)의 형성부분을 TFT 패널에서 분리시키면, 게이트라인(GL)을 개개의 라인으로 분리할 수가 있다. 또, 상기 전압인가로(102)의 형성부분을 TFT 패널에서 분리하면, 각 커패시터라인(CL)도 좌우의 전압인가로(102)에서 분리된다.
즉, 상기 TFT 패널(101)의 제조방법은 게이트라인(GL) 및 커패시터라인(CL)의 양극산화에 있어서, 커패시터라인(CL)에 그 양단에서 전압을 인가하는 것이고, 이 제조방법에 의하여 커패시터라인(CL)에 단선이 있어서 이 커패시터라인 전체에 전압을 인가하여 그 표면 전체에 산화막(a)을 생성시킬 수가 있다.
따라서, 이 제조방법에 의하면 게이트절연막(121) 및 보호절연막(20)에 핀홀이나 클랙등의 결함이 발생하여도 커패시터라인(CL)과 보호절연막(20)상에 형성된 데이터라인(DL)과의 사이를 커패시터라인(CL)의 표면을 덮는 산화막(a)으로 절연할수가 있고, 커패시터라인(CL)과 데이터라인(DL)과의 교차부에 있어서의 층간단락의 발생을 방지할 수가 있다.
더욱이 1개의 커패시터라인(CL)이 2개소 이상에서 단선되어 있는 경우는 이 커패시터라인(CL)의 단선부분에서 양단측의 부분이 양극산화되는 것 만으로, 단선부분에서 내측의 부분은 산화되지 않기 때문에 이 부분에 있어 데이터라인(DL)과의 층간단락을 발생할 수가 있지만 1개의 커패시터라인(CL)이 2개소 이상에서 단선하는 것은 매우 적다.
이 때문에 제조된 TFT 패널이 블량품이 되는 것은 대개의 경우 게이트라인(GL)에 단선이 생겼을 경우 뿐이고, 따라서 상기 제조방법에 의하면 종래의 제조방법에 비교하여 TFT 패널의 제조비율을 대폭으로 향상시킬 수 있는 것이다.
더욱이 상기 제 1 실시예에서는 모든 게이트라인(GL)의 단자(GLa)를 동일측에 형성하고 있지만, 본 발명은 각 게이트라인(GL)의 단자(GLa)를 교대로 반대측에 형성한 TFT 패널의 제조에도 적용할 수가 있다.
[실시예 2]
제 7 도는 본 발명의 제 2 실시예를 도시한 것이다. 이 실시예는 액정표시소자의 해상도를 올리기 위한 게이트라인수를 많게 하고 있는 TFT 패널의 제조에 적용되는 것으로, 이 TFT 패널에서는 각 게이트라인 단자간의 간격을 확보하기 위하여 각 게이트라인(GL)의 단자(GLa)를 교대로 반대측에 형성하고 있다. 더욱이, 제 1 실시예에 도시한 부재와 동일한 부재에는 동일부호를 부여 표시하고 설명을 생략한다.
이 실시예를 단자(GLa)를 교대로 반대측에 형성한 각 게이트라인(GL)을 그 단자형성측의 단부에 있어서 좌우의 전압인가로(102)에 교대로 단락시켜두고 각 커패시터라인(CL)은, 그 양단을 각각 좌우의 전압인가로(102)에 단락시켜두고서 게이트라인(GL)및 커패시터라인(CL)의 양극산화처리를 하는 것으로서, 이들 라인(GL, CL)의 양극산화후는 상기 제 1 의 실시예와 동일하게 하여 TFT 패널을 완성한다.
더욱이, 이 실시예에서는 좌우의 전압인가로(102)를 어느것이나 1개의 라인으로 하고 있다. 또, 이 실시예에서는 인접한 커패시터라인(CL)끼리를 그 일단 또는 타단에 있어 교대로 단락시키므로서 모든 커패시터라인(CL)을 지그재그형태로 연결하고, 인접하는 커패시터라인(CL)의 단락부를 전압인가로(102)에 연결하여 각 커패시터라인(CL)의 양단을 좌우의 전압인가로(102)에 단락시키고 있다.
[실시예 3]
또, 상기 제 1 및 제 2 의 실시예에서는 커패시터라인(CL)의 양단을 좌우의 전압인가로(102)에 직접 단락시키고 있지만 각 게이트라인(GL)의 단자(GLa)를 교대로 반대측에 형성한 TFT 패널을 제조하는 경우는 커패시터라인(CL)의 양단을 각각 게이트라인(GL)에 단락시키고, 이 게이트라인(GL)을 개재하여 좌우의 전압인가로(102)에 단락시켜도 되고, 이 경우에는 적어도 양극산화처리를 한 후에 커패시터라인(DL)의 게이트라인(GL)와의 단락부를 절단분리하면 된다.
제 8 도∼제 14 도는 본 발명의 제 3 실시예를 도시한 것이다. 이 실시예는 커패시터라인(CL)의 양단을 게이트라인(GL)을 개재하여 좌우의 전압인가로(102)에 단락시켜두고 양극산화처리를 하는 것이고, 다음과 같은 공정으로 TET 패널을 제조한다.
(공정 1)
우선, 제 8 도에 도시한 바와같이 기판(10)상에 금속막을 성막하고, 이 금속막을 패터닝하여 단자(GLa)를 교대로 반대측에 형성한 복수개의 게이트라인(GL)과, 복수개의 커패시터라인(CL)과 좌우 1쌍의 전압인가로(l02)를 형성한다.
이 경우 각 게이트라인(GL)는 그 단자(GLa)의 외단에 분산선(B)의 외측에 연장된 연장부를 형성한 형상으로 패터닝하고, 이 연장부에 있어서 좌우의 전압인가로(102)에 교대로 단락시켜 둔다.
또, 각 커패시터라인(CL)은 그 양단을 각각 표시영역(A)의 측면 가장자리와 게이트라인 단자(GLa)와의 사이 부분에 있어서 게이트라인(GL)에 단락시킨 형상으로 패터닝한다. 더욱이, 이 실시예에서는 표시영역(A)의 일측 가장자리와 이 일측에 배열된 각 게이트라인단자(GLa)와의 사이, 및 표시영역(A)의 타측 가장자리와 이 타측에 배열한 각 게이트라인단자(GLa)와의 사이에 각각 게이트라인(GL) 및 커패시터라인(CL)과 직교하는 단락로(103)를 형성(상기 금속막에 의하여 게이트라인(GL) 및 커패시더라인(CL)과 일체로 형성)하고, 이 단락로(103)를 개재하여 각 커패시터라인(CL)의 양단을 각 게이트라인(GL)에 단락시키고 있다.
(공정 2)
다음은 상기 전압인가로(102)에서 게이트라인(GL)에 전압을 인가하는 동시에 이 게이트라인(GL)에서 커패시터라인(CL)에도 전압을 인가하여 양극산화처리를 하여 게이트라인(GL)및 커패시터라인(CL)의 표면에 산화막을 생성시킨다.
상기 양극산화처리는 다음과 같이 행한다. 우선 제 9 도 및 제 10a 도에 도시한 바와같이 게이트라인(GL)의 단자(GLa)와, 커패시터 라인(CL)의 접지라인 접속부와 상기 단락로(103)의 커패시터라인 단락부와의 상측에 이들 각부를 각각 덮는 레지스트 마스크(104)를 형성한다.
다음은, 상기 기판(10)을 전해액중에 침지하고, 제 1 의 실시예와 동일하게 하여 계이트라인(GL) 및 커패시터라인(CL)의 표면을 양극산화한다. 더욱이 이 실시예에서는 좌우의 전압인가로(102)에서 각 게이트라인(GL)에 전압이 인가되어 다시 이들 게이트라인(GL)에서 단락로(103)를 개재하여 각 커패시더라인(CL)에 전압이 인가된다.
이 양극산화처리를 하면 게이트라인(GL) 및 커패시터라인(CL)의 표면에 제 10b 도에 도시한 바와같은 산화막(a)이 생성한다. 이 산화막(a)은 레지스트 마스크(104)로 덮혀져 있지 않은 부분에만 생성하고, 레지스트마스크(104)에 덮혀져서 전해액에 접촉되지 않은 부분, 즉, 게이트라인단자(GLa)와, 커패시터라인(CL)의 접지라인 접속부와, 단락로(103)의 커패시터라인 단락부와는 그 표면도 도전성을 가진 상태로 남겨진다.
(공정 3)
다음에 제 11 도에 도시된 바와같이 각 커패시터라인(CL)의 게이트라인(GL)과의 단락부(이 실시예에서는 단락로(103)의 커패시터라인 단락부)를 절단 분리한다.
상기 커패시터라인(CL)의 게이트라인(GL)과의 단락부의 절단분리는 상기 양극산화처리시에 형성한 레지스트마스크(104)를 박리한 후 제 12 도 및 제 13 도에 도시한 바와같이 단락부(103)의 커패시터라인 단락부의 상측을 제외한 다른 부분을 덮은 레지스트마스크(105)를 형성하고, 이 상태에서 상기 단락로(103)의 커패시터라인 단락부중, 표면을 산화시키고 있지 않은 영역을 에칭하여 제거하는 방법으로 한다. 더욱이, 이 영역의 에칭은 이 영역외의 커패시터라인(CL) 및 단락로(103) 표면의 산화막(a)을 에칭마스크로 하여 할 수 있으므로 상기 레지스트마스크(105)의 형상 정밀도는 어느정도 거칠어도 된다.
(공정 4)
다음은 제 14 도에 도시한 바와같이 박막트랜지스터(12)와, 화소 전극(11)와, 데이터라인(DL)과, 상기 커패시터라인(CL)을 그 양단부에 있어 공통접속하는 접지라인(EL)과를 형성하고 TET 패널을 완성한다.
더욱이, 이 기판(10)의 전압인가로(102)를 형성한 부분은 TFT 패널의 제조후 또는 액정표시소자의 조립후에, 기판(10)의 분단선(B)에 따라서 절단하므로서 TET 패널에서 분리한다.
이 실시예에 있어서도, 커패시터라인(CL)의 단선 유무에 관계없이 커패시터라인 전체에 전압을 인가하여, 그 표면전체에 산화막(a)을 생성시킬 수가 있기 때문에 커패시터라인(CL)과 데이터라인(DL)과의 층간단락의 발생을 방지하여 TET 패널의 제조비율을 향상시킬 수 있다.
더욱이, 상기 실시예에서는 박막 트랜지스터(2)의 형성공정에 들어가기전(게이트절연막(3)등의 성막전)에 커패시터라인(CL)의 게이트라인 단락부(상기 실시예에서는 단락로(103)의 커패시터라인 단락부)를 절단분리하고 있지만, 이 게이트라인 단락부의 절단분리는, 적어도 상기 양극산화처리를 행한후라면 어느시점에서 행하여도 좋다.
제 15 도는 상기 커패시터라인(CL)의 게이트라인 단락부(여기에서는 단락부(103)의 커패시터라인 단락부)를 분리하는 다른 방법을 도시하고 있다. 이 예는 데이터라인(DL)과 각 커패시터라인(CL)을 공통 접속하는 접지라인(EL)과의 형성시에 상기 커패시터라인(CL)의 게이트라인 단락부를 절단분리하는 것이고, 이 분리는 다음과 같이 이루어진다.
우선, 제 15a 도에 도시한 바와같이 보호절연막(20)을 성막한후, 이 보호절연막(20)과 그 하측의 게이트절연막(121)에 단락로(103)의 커패시터라인 단락부를 노출시키는 열림구를 형성한다. 이 열림구는 보호절연막(20) 및 게이트절연막(121)에 드레인전극(D)의 데이터라인 접속부를 노출시키는 접촉구멍이나, 커패시터라인(CL)의 접지라인 접속부를 노출시키는 접촉구멍등을 형성할때에 동시에 형성한다.
다음에 제 15b 도에 도시한 바와같이 보호절연막(20)상에 데이터라인(DL) 및 접지라인(EL)이 되는 금속막(21)을 성막한 후, 이 금속막(21)을 패터닝하여 데이터라인(DL) 및 접지라인(EL)을 형성할때에 상기 열림구내의 금속막(21)과 함께 단락로(103)의 커패시터라인 단락부를 에칭하여 제거하고, 제 15c 도에 도시한 바와같이 커패시터라인(CL)의 게이트라인 단락부를 절단 분리한다.
이와같이 데이터라인(DL) 및 접지라인(EL)와의 형성시에 커패시터라인(CL)의 게이트라인 단락부를 절단 분리하면, 데이터라인(DL) 및 접지라인(EL)을 형성공정을 이용하여 커패시터라인(CL)의 게이터라인단락부를 절단 분리할 수 있기 때문에 TET 패널을 능률적으로 제조할 수 있는 것이다.
더욱이, 상기 제 3 실시예에서는 커패시터라인(CL)을 단락로(103)와의 단락부에 있어서 절단 분리하고 있지만 게이트라인(GL)에서의 커패시터라인(CL)의 분리는 상기 단락로(103)의 게이트라인 단락부와 커패시터라인 단락부와의 사이 부분을 분리하거나, 또는 단락로(103) 전체를 제거하여 실시해도 된다.
또, 상기 제 1∼제 3 실시예에서는 게이트라인(GL) 및 커패시터라인(CL)의 양극산화 처리를 전해액중에서 화성반응을 생기게 하는 방법으로 하고 있지만, 이 양극산화처리는 개스분위기중에서 화성반응을 생기게 하는 플라즈마 산화에 의하여 하여도 된다.
상술한 제 3 실시예에 의하면, 게이트라인만을 산화전압인가라인에 단락시키고, 커패시터라인은 그 단부를 게이트라인에 단락시키므로서, 산화전압인가라인에서 게이트라인에 전압을 인가함과 동시에 게이트라인에서 커패시터라인에도 전압을 인가하여 게이트라인과 커패시터라인의 양극산화처리를 하고, 커패시터라인의 게이트라인 단락부를 적어도 양극산화처리를 한 후에 절단 분리하는 것이기 때문에 기판을 분단선에 따라서 절단하여 산화전압인가라인 형성부를 분리할때에 절단되는 것은 게이트라인 뿐이다. 그리고 커패시터라인의 단부는 기판의 절단단부에 노출되지 않게 기판의 절단단부에 있어서 게이트라인과 커패시터라인이 단락되어 버리는 일이 없다.

Claims (12)

  1. 게이트라인(GL)과 커패시터라인(CL)과 산화전압공급라인과를, 커패시더라인(CL)의 양단과 게이트라인(GL)이 산화전압공급라인과 전기적으로 접속하도록 기판(1)상에 형성하는 제 1 공정과, 적어도 게이트라인(GL)과, 커패시터라인(CL)과의 표면에 양극산화에 의하여 산화막을 생성시키는 제 2 공정과, 박막트랜지스터(2), 이 박막트랜지스터(2)에 각각 접속된 화소전극(11), 데이터라인 및 상기 전압공급라인을 접속하는 접지라인을 형성하는 제 3 공정과, 상기 산화막을 형성하는 제 2 공정의 후공정으로, 상기 게이트라인(GL)과 커패시터라인(CL)을 산화전압공급라인에서 전기적으로 분리하는 제 4 공정과를 구비함을 특징으로 하는 TET 패널의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 공정은 절연기판상에, 그 주변에 배치된 산화전압공급라인과, 이 산화전압공급라인에서 내측에 이 산화전압공급라인에 직접 접속된 게이트라인(GL)과, 상기 산화전압공급라인에서 내측에 이 산화전압공급라인에 직접 접속된 커패시터라인(CL)과를 형성하는 프로세스를 구비하는 것을 특징으로 하는 TET 패널의 제조방법.
  3. 제 1 항에 있어서, 상기 제 4 공정은 상기 산화전압공급라인을 기판과 함께 상기 게이트라인(GL) 및 상기 커패시터라인(CL)에서 분리하는 공정을 구비함을 특징으로 하는 TET 패널의 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 공정은 절연기판상에 그 주변에 배치된 산화전압공급라인과 이 산화전압공급라인에서 내측에 배치되어, 이 산화전압공급라인에 접속된 게이트라인(GL)과, 상기 산화전압공급라인에서 내측에 배치되어 상기 산화전압공급라인과 전기적으로 접속하도록 상기 게이트라인(GL)에 접속된 커패시터라인(CL)과를 형성하는 프로세스를 구비함을 특징으로 하는 TET 패널의 제조방법.
  5. 제 4 항에 있어서, 상기 제 4 공정은 상기 커패시터라인(CL)을 상기 게이트라인(GL)에서 전기적으로 분리하는 공정을 구비함을 특징으로 하는 TFT 패널의 제조방법.
  6. 제 5 항에 있어서, 상기 제 2 공정은 상기 커패시터라인(CL)과 상기 게이트라인(GL)과의 접속점을 레지스트로 덮은 프로세스와, 노출된 상기 커패시터라인(CL)과 상기 게이트라인(GL)의 표면과를 양극산화하는 프로세스와를 구비하고, 상기 제 4 공정은 상기 커패시터라인(CL)과 상기 게이트라인(GL)과의 접속점의 산화되지 않은 부분을 에칭하므로서, 상기 커패시터라인(CL)과 상기 게이트라인(GL)과를 전기적으로 분리하는 공정을 구비함을 특징으로 하는 TET 패널의 제조방법.
  7. 게이트라인(GL)과 커패시터라인(CL)과 산화전압공급라인과를, 게이트라인(GL)이 산화전압공급라인과 접속하고 커패시터라인(CL)이 산화전압공급라인과 전기적으로 접속하도록 게이트라인(GL)에 접속시켜서, 절연기판상에 형성한 제 1 공정과, 적어도 게이트라인(GL)과, 커패시터라인(CL)과의 표면에 양극산화에 의하여 산화막을 생성시키는 제 2 공정과, 박막트랜지스터(2), 이 박막트랜지스터(2)에 각각 접속된 화소전극(11), 데이터라인(DL) 및 상기 산화전압공급라인을 접속하는 접지라인(EL)과를 형성하는 제 3 공정과, 상기 산화막을 형성하는 제 2 공정의 후공정으로, 상기 커패시터라인(CL)과 상기 게이트라인(GL)과 산화전압공급라인과를 각각 전기적으로 분리하는 제 4 공정과를 구비함을 특징으로 하는 TET 채널의 제조방법.
  8. 제 7 항에 있어서, 상기 제 1 공정은 절연기판상에 그 주변에 배치된 산화전압공급라인과, 이 산화전압공급라인에서 내측에 배치되고, 이 산화전압공급라인에 일측단부가 접속된 게이트라인(GL)과, 상기 산화전압공급라인에서 내측에 배치되고, 이 게이트라인(GL)에 양단이 각각 접속된 커패시터라인(CL)과를 형성하는 프로세스를 구비함을 특징으로 한 액정표시소자의 제조방법.
  9. 제 7 항에 있어서, 상기 제 4 공정은, 상기 제 2 공정과 제 3 공정의 사이에서 실행되는 것을 특징으로 하는 액정표시소자의 제조방법.
  10. 제 7 항에 있서서, 상기 제 4 공정은, 상기 제 3 공정의 접지라인(EL)을 에칭하는 프로세스와 동시에 실행되는 것을 특징으로 하는 액정표시소자의 제조방법.
  11. 제 7 항에 있어서, 상기 제 2 공정은 상기 커패시터라인(CL)과 상기 게이트라인(GL)과의 접속점을 레지스트로 덮는 프로세스와, 노출된 상기 커패시터라인(CL)과 상기 게이트라인(GL)의 표면과를 양극산화하는 프로세스와를 구비하고, 상기 제 4 공정은, 상기 커패시터라인(CL)과 상기 게이트라인(GL)과의 접속점에 헝성된 게이트절연막(3)과 그 위에 형성된 보호막을 제거하는 공정과, 이 공정의 후에 형성되는 도전막의 에칭과 동시에, 상기 커패시터라인(CL)의 접속점의 산화되지 않은 부분을 제거하므로서, 상기 커패시터라인(CL)과 상기 게이트라인(GL)과를 전기적으로 분리하는 공정을 구비함을 특징으로 하는 액정표시소자의 제조방법.
  12. 제 7 항에 있어서, 상기 제 4 공정은 상기 산화전압공급라인을 기판과 함께 상기 게이트라인(GL)에서 분리하는 공정과를 구비함을 특징으로 하는 액정표시소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101530388B1 (ko) * 2008-02-06 2015-06-19 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자 기기

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5289030A (en) 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
US5468987A (en) * 1991-03-06 1995-11-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6624450B1 (en) * 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
TW223178B (en) * 1992-03-27 1994-05-01 Semiconductor Energy Res Co Ltd Semiconductor device and its production method
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JP2789293B2 (ja) * 1993-07-14 1998-08-20 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH0876141A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd 液晶表示基板
US5985690A (en) * 1995-01-30 1999-11-16 Nec Corporation Method of manufacturing contact image sensor
KR0145900B1 (ko) * 1995-02-11 1998-09-15 김광호 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법
JP3474309B2 (ja) * 1995-03-24 2003-12-08 株式会社半導体エネルギー研究所 アクティブマトリクス型の液晶表示装置の作製方法
US5994721A (en) 1995-06-06 1999-11-30 Ois Optical Imaging Systems, Inc. High aperture LCD with insulating color filters overlapping bus lines on active substrate
US5641974A (en) 1995-06-06 1997-06-24 Ois Optical Imaging Systems, Inc. LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween
JP3642876B2 (ja) * 1995-08-04 2005-04-27 株式会社半導体エネルギー研究所 プラズマを用いる半導体装置の作製方法及びプラズマを用いて作製された半導体装置
TW318261B (ko) * 1995-09-21 1997-10-21 Handotai Energy Kenkyusho Kk
JP4179483B2 (ja) 1996-02-13 2008-11-12 株式会社半導体エネルギー研究所 表示装置の作製方法
JP2776360B2 (ja) * 1996-02-28 1998-07-16 日本電気株式会社 薄膜トランジスタアレイ基板の製造方法
US5893731A (en) * 1997-05-23 1999-04-13 Industrial Technology Research Institute Method for fabricating low cost integrated resistor capacitor combinations
US6359672B2 (en) 1997-10-20 2002-03-19 Guardian Industries Corp. Method of making an LCD or X-ray imaging device with first and second insulating layers
US6011274A (en) * 1997-10-20 2000-01-04 Ois Optical Imaging Systems, Inc. X-ray imager or LCD with bus lines overlapped by pixel electrodes and dual insulating layers therebetween
KR100351440B1 (ko) * 1999-12-31 2002-09-09 엘지.필립스 엘시디 주식회사 엑스-선 검출소자 및 그의 제조방법
JP2002050754A (ja) * 2000-05-08 2002-02-15 Canon Inc 半導体装置とその製造方法、放射線検出装置とそれを用いた放射線検出システム
TW594156B (en) * 2002-01-04 2004-06-21 Fujitsu Display Tech Substrate for display device and display device equipped therewith
JP3938112B2 (ja) * 2002-11-29 2007-06-27 セイコーエプソン株式会社 電気光学装置並びに電子機器
US8183755B2 (en) * 2008-06-12 2012-05-22 Samsung Mobile Display Co., Ltd. Flat panel display apparatus and method of manufacturing the same
JPWO2020045297A1 (ja) * 2018-08-30 2021-09-24 凸版印刷株式会社 薄膜トランジスタアレイ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6030105B2 (ja) * 1977-05-25 1985-07-15 日本電気株式会社 表面処理方法
JPH0617957B2 (ja) * 1985-05-15 1994-03-09 セイコー電子工業株式会社 液晶表示装置
JP2786628B2 (ja) * 1987-10-15 1998-08-13 シャープ株式会社 液晶パネルの電極構造
JPH0814669B2 (ja) * 1988-04-20 1996-02-14 シャープ株式会社 マトリクス型表示装置
FR2641645B1 (fr) * 1988-12-27 1991-04-26 Paris Chambre Commerce Ind Procede de realisation d'un composant mim et application a la realisation d'un ecran plat ou d'une ram
JP2741883B2 (ja) * 1989-02-10 1998-04-22 株式会社日立製作所 液晶パネルの製造方法
JPH0816758B2 (ja) * 1989-02-17 1996-02-21 松下電器産業株式会社 液晶画像表示装置およびその製造方法
US5162901A (en) * 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
JPH0322221U (ko) * 1989-07-14 1991-03-07
JPH0364735A (ja) * 1989-08-03 1991-03-20 Sharp Corp アクティブマトリクス表示装置
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
JP2533953B2 (ja) * 1990-01-19 1996-09-11 シャープ株式会社 アクティブマトリクス基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101530388B1 (ko) * 2008-02-06 2015-06-19 세이코 엡슨 가부시키가이샤 전기 광학 장치 및 전자 기기

Also Published As

Publication number Publication date
US5422293A (en) 1995-06-06
KR930015079A (ko) 1993-07-23

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