KR930005549B1 - 표시패널 및 그의 제조방법 - Google Patents

표시패널 및 그의 제조방법 Download PDF

Info

Publication number
KR930005549B1
KR930005549B1 KR1019910010009A KR910010009A KR930005549B1 KR 930005549 B1 KR930005549 B1 KR 930005549B1 KR 1019910010009 A KR1019910010009 A KR 1019910010009A KR 910010009 A KR910010009 A KR 910010009A KR 930005549 B1 KR930005549 B1 KR 930005549B1
Authority
KR
South Korea
Prior art keywords
layer
forming
transparent conductive
display panel
gate
Prior art date
Application number
KR1019910010009A
Other languages
English (en)
Other versions
KR930000984A (ko
Inventor
정세훈
배병성
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019910010009A priority Critical patent/KR930005549B1/ko
Priority to JP10591192A priority patent/JP2575263B2/ja
Priority to US07/899,967 priority patent/US5194136A/en
Publication of KR930000984A publication Critical patent/KR930000984A/ko
Application granted granted Critical
Publication of KR930005549B1 publication Critical patent/KR930005549B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

내용 없음.

Description

표시패널 및 그의 제조방법
제1a 및 1b도는 종래 기술에 따른 표시패널의 평면 배치도 및 1-1′선 단면도.
제2a 내지 2d도는 또 가른 종래기술에 따른 표시패널의 평면 배치도 및 2-2′선 단면도.
제3a 및 3b도는 제2a 및 2b도를 적용하여 제조한 평면도 및 단면도.
제4a 내지 4c도는 본 발명의 제1실시예에 따른 전면 양극산화 공정을 설명하기 위한 공정 단면도.
제5a 내지 5e도는 본 발명에 따른 표시패널의 제조공정을 설명하기 위한 공정 단면도.
제6도는 제5도에 의한 표시패널의 평면 배치도.
제7도는 본 발명의 제2실시예에 따른 표시패널의 제조공정을 설명하기 위한 공정 단면도.
제8a 및 8b도는 본 발명의 제3실시예도.
제9a도 및 9b도는 변형예도.
제10도는 본 발명에 따른 제4실시예도.
제11도는 픽셀 ITO 분리 패턴을 나타내는 평면도이다.
본 발명은 액정 표시 장치등에 이용될 수 있는 표시패널에 관한 것으로, 특히 액정 표시 장치등의 게이트 배선 구조 및 그 제조방법에 관한 것이다.
종래의 표시패널(예를 들면 액정패널)에서는 제1도에 표시한 바와 같은 구조가 사용되고 있다.
제1도에 있어서, 1은 기판, 2는 Cr, 3은 Al, 4는 SiN, 5는 비정질 실리콘(a-Si), 6은 소오스 전극, 7은 투명 전극으로 이루어진 화소전극, 8은 게이트 배선, 9는 드레인 전극을 겸하는 신호 배선을 나타낸다.
제1도와 같이 종래에는 게이트 전극에 Cr을 사용하며 게이트 절연층으로 SiN이 사용되었다. 또한 게이트 배선에는 Cr와 Al의 2층 금속으로서 기판과의 접착성을 위해 하층에 Cr층을 형성하고 상층에 고유저항율이 낮은 Al이 사용되었다.
이 경우 게이트 절연막(4) 및 a-Si의 형성은 플라즈마 CVD법에 의해 형성되므로 이때 막에 먼지 등에 기인한 핀홀이 발생되기 쉽다. 그 결과 게이트 전극 배선과 그밖의 전극 배선 사이에 단락으로 인해 수율이 떨어진다.
이러한 핀홀에 기인한 단락을 방지하기 위한 방안으로서 게이트 전극을 복수층으로 형성하는 방법 및 a-Si층 사이에 박막의 수소화 SiN층을 형성하는 방법이 본 출원인에 의해 한국특허출원 제88-14858호 및 제88-14906호 등에 제안되었다.
상기한 종래의 문제점을 개선하기 위한 또 다른 방안이 일본특허공개 제90-85826호에 제안되었다. 이 기술은 제2a 및 2b도에 표시된 바와 같이 기판(11) 위에 게이트 전극 및 게이트 배선에 Al 또는 Al을 주체로 하는 금속(12)을 패턴닝하여 사용하고, 그후 제2b도와 같이 게이트 절연막, 배선교차부의 층간 절연막(13)으로서 Al(12′)을 피복한 후 이를 양윽 산화시킨 양극 산화막을 사용함에 의해 힐록(hilllock)이 없는 게이트 전극 배선을 얻어 단락을 방지하도록 하였다.
더욱이 게이트 전극 배선(단자부) 이외에 연장된 부분의 금속막을 모두 산화하는 것에 의해 게이트 배선의 단차를 낮추도록 하였다.
상기 제2a 및 2b도 공정을 이용하여 제조된 표시 패널의 평면도 및 단면도를 제3a 및 제3b도에 도시한다.
제3a 및 3b도에서 11은 기판, 12는 Al(또는 Al-Si, Al-Pd), 13은 Al2O3, 14는 질화실리콘, 15는 비정질반도체, 16은 질화실리콘, 17은 불순물 도우핑 비정질 반도체, 18은 Cr, 19는 Al, 20은 투명전극, 21은 보호막, 22는 게이트 배선 버스라인, 23, 24는 게이트 배선, 25는 신호선(드레인 전극), 제3a, b도는 각각 TFT 및 신호선의 양극산화 영역을 가리킨다.
그러나 상기한 종래기술은 제2a 내지 2d도, 3a 및 3d도로 부터 알 수 있는 바와 같이 게이트 전극 및 배선 사이의 절연막을 형성하기 위하여 제2b도와 같이 Al을 양극 산화시킬때 게이트 전극 배선을 통하여 전류가 공급되므로 게이트 배선과 배선의 중간에 제2c 및 2d도와 같이 완전 양극산화가 되지 않은 Al 조각(27)이 남아 있게 된다.
따라서 광투과율이 제로인 잔여 Al 조각으로 인하여 투명도가 떨어지는 Al2O3산화막이 얻어지며 이는 배선의 평탄화에도 나쁜 영향을 미친다.
또한 상기 게이트 전극 및 배선층의 구조는 근본적인 평탄화를 이루지 못한 단점이 있다.
상기 문제점으로 인하여 배선간에 단락 개방이 일어나 제품의 수율이 떨어진다.
본 발명의 목적은 전면 양극 산화시 부분적으로 양극 산화가 완전하게 이루어지지 않는 것을 방지하여 전면 양극 산화 효율을 높이는 것이다.
상기 목적을 달성하기 위하여, 절연 기판 위에 투명 도전층을 형성하는 단계, 상기 투명 도전층을 패턴닝하여 화소전극 형태의 다수의 상호 연결된 픽셀을 형성하는 단계, 상기 픽셀형 투명 도전층 위에 전면적으로 Al 또는 Al을 주성분으로 하는 금속층을 형성하는 단계, 상기 금속층 위에 제1전면 양극 산화공정에 의해 소정 두께의 산화막 절연층을 형성하는 단계, 상기 양극 산화막 절연층 위에 게이트 전극 및 게이트 배선의 형성 패턴과 동일하게 산화되지 않는 재료를 사용하여 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴이 형성되어 있는 금속층의 하부를 제외한 모든 금속층을 양극 산화시키기 위한 제2전면 양극산화 단계로 구성되는 것을 특징으로 하는 표시패널의 제조방법이 제공된다.
본 발명의 다른 특징에 의하면, 절연 기판 위에 투명도전층을 형성하는 단계, 상기 도전층 위에 Al 또는 Al을 주성분으로 하는 금속층을 형성하는 단계, 상기 금속층 위에 제1전면 양극 산화에 의해 산화막 절연층을 형성하는 단계, 상기 절연층 위에 게이츠 전극 및 게이트 배선 형성 패턴과 동일한 마스크 패턴을 형성하는 단계, 및 게이트 전극 및 게이트 배선을 형성하기 위한 제2 전면 양극 산화 단계로 구성되는 것을 특징으로 하는 표시패널의 제조 방법이 제공된다.
본 발명의 이점 및 특징은 첨부 도면을 참고로 한 다음의 상세한 설명에 의해 명확하게 될 것이다.
본 발명의 실시예를 제4a 내지 4c도를 참고하여 상세히 설명한다. 제4a 내지 4c도는 본 발명의 양극 산화 공정을 도입하여 게이트 전극 및 배선의 제조공정을 보여주는 단면도이다.
우선 제4a도와 같이 유리 또는 절연성 기판(31) 위에 Al(33)을 2500Å 이상 전면적으로 스퍼터법에 의해 증착한다.
그후 제4b도와 같이 공지의 양극 산화방법으로, 약 30V의 전해 전압으로 일차 전면 양극 산화를 실시하여 500Å 정도의 얇은 Al2O3절연층(35)을 형성한다.
전해액으로서는, 예를 들어 3% 주석산 용액을 에틸렌 글리코올로 희석하고 암모니아수를 첨가하여 PH 7.0±5.0인 용액을 사용한다.
그후 제4c도와 같이 게이트 배선이 형성되어야 하는 부분 위에 포토레지스트(37)가 남도록 포토레지스트를 패턴닝 한다.
그후 일차 양극 산화시 보다 높은 전압, 즉 200V의 전해 전압으로 이차 전면 양극 산화를 실시하고 포토레지스트를 제거하여 약 3000Å의 Al2O3절연층을 형성하면 제4d도와 같이 게이트 배선(39)을 덮는 절연층이 얻어진다.
상기 양극 산화 공정에 있어서 게이트 배선으로 사용되는 금속은 Al 외에 Al을 주성분으로 한 Al-Si 또는 Al-Pd를 사용하는 것도 가능하다.
상기한 본 발명의 양극 산화 공정을 이용하여 표시패널을 제조하는 공정을 제5a 내지 5e도 및 제6도를 참고하여 다음에 설명한다.
제5a 내지 5e도는 표시패널의 제조공정에 따른 단면도이고 제6도는 완성된 평면 배치도이다.
제5a도는 투명도전막 형성 공정으로서, 산화인듐(ITO)(32)을 유리 또는 절연선 기판(31) 위에 스퍼터법에 의해 300Å 이상 전면적으로 형성한다.
제5b도에서 포토레지스트 또는 Cr으로 제6도의 빗금친 부분과 같은 마스크 패턴을 형성하여 ITO(32)를 패턴닝하고, 그위에 Al(33)을 2500Å 이상 전면적으로 스퍼터법에 의해 증착한다.
제5c도에서는 제4b도와 같은 전면 양측 산화공정으로서 약 30V의 전해전압으로 Al(33) 위에 500Å 정도만의 얇은 Al2O3절연층(35)을 형성한다. 전면 양측 산화공정에 있어서 ITO(34)는 베이스 전극 역할을 한다.
제5d 및 5e도는 게이트 전극 및 배선형성 공정으로서, 우선 제5d도와 같이 제6도의 게이트 전극 및 배선에 해당하는 마스크 패턴(37)을 포토레지스트를 이용하여 형성한다.
제5e도는 이차 전면 양측 산화 공정으로서 일차 양극 산화공정 보다 높은 전압, 즉 200V의 전해 전압으로 전면 양극 산화를 실시하여 3000Å의 Al2O3양극 산화층(35)을 형성한다.
이 공정에 의해 포토레지스트 패턴(37)이 형성되어 있는 부분의 밑에 있는 Al 부분은 산화가 이루어지지 않고 게이트 전극 및 배선(39)으로서 남아 있게 된다.
또한 이차 전면 양극 산화 공정에 의해 형성되는 양극 산화층(35)은 절연층으로서 양극 산화시 베이스 전극으로서 ITO(34)가 사용되기 때문에 종래의 미리 게이트 배선을 형성하고 이를 베이스 전극으로 양극 산화를 실시하는 방법 보다 높은 양극 산화율을 나타낸다.
따라서 본 발명에 따른 Al2O3양극 산화층(35)은 종래의 제2c 및 2d도와 같은 Al 조각(27)이 남지 않고 완전히 양극 산화되어 투과율 80% 이상의 투명체가 얻어진다.
또한 그후 포토레지스트(37)를 제거하면 제5e도와 같은 게이트 절연층(35)이 얻어지며, 따라서 이 이후에 진행되는 박막 트랜지스터 형성 공정에 있어서 스텝 커버리지가 개선되어 단선·단락의 발생이 줄어든다. 따라서 제품의 수율이 향상된다.
제6도를 참고하면, 제5도 공정에 이어서 제6도에 X로 표시한 부분을 에칭에 의해 제거하여 ITO 연결 부분을 분리시켜 ITO 화소 전극을 형성한다.
제6도에서 34는 ITO 픽셀을 형성하기 위한 마스크 패턴, 39는 게이트 전극 및 게이트 배선, 40은 신호선을 가르킨다.
이후의 박막 트랜지스터 형성 공정, 즉 이차 게이트 절연층 증착(SiNx 또는 SiO2), 비정질 반도체층(a-Si), n+a-Si 오믹층 형성 및 소오스/드레인 전극 패턴화 공정은 종래 기술과 동일하게 적용되어 평판 표시패널을 완성한다.
본 발명의 제2실시예를 제7도를 참고하여 설명한다.
제7a도에서는, 준비된 유리 기판(31) 위에 투명도전막이 산화인듐(ITO)(32)을 스퍼터법에 의해 500Å 이상 전면적으로 형성하고, 그후 그위에 Al(33)을 2000Å 이상 전면적으로 증착한다.
제7b도는 일차 전면 양측 산화 공정으로서 Al층(33) 위에 500Å 정도의 얇은 Al2O3절연층(35)을 양극 산화에 의해 형성한다. 이때 ITO(32)층을 베이스 전극 역할을 한다.
제7c도는 게이트 전극 및 배선 형성을 위한 마스크 패턴 공정으로서, 게이트 전극 및 배선이 형성되어야 할 부분에 포토레지스트등 산화되지 않는 재료를 사용하여 마스크 패턴(37)을 형성한다.
제7d도는 이차 전면 양극 산화공정으로서 상기 제5d도 공정과 동일하게 양극 산화를 실시한다. 따라서 게이트 전극 및 배선(39) 사이에 Al2O3절연층(35)이 형성된다.
그 결과 ITO(32)층이 베이스 전극이 되어 양극 산화가 실시되므로 보다 높은 양극 산화율을 나타내어 투과율이 향상된다. 그리고 각 화소의 ITO 전극 연결부위인 X는 나중에 에칭해내어 전기적으로 분리시키게 된다.
이후의 제조공정은 종래의 공정을 따라 처리된다.
본 발명의 제3실시예를 제8도를 참고하여 설명한다.
제8a도는 제6도와 다른 ITO 패턴을 갖는 평면도이고, 제8b도는 제8a도 패턴에 의해 게이트 배선(39)을 형성한 제8a도의 8-8′선 단면도이다.
제9a 및 9b도는 또 다른 ITO 패턴 및 이 패턴을 이용하여 양극 산화공정을 거친 제9a도의 9-9′선을 따라 자른 단면도이다.
제8a와 8b, 및 9a와 9b도에서의 앞의 설명에서 언급된 동일한 요소에 대하여는 동일한 번호를 부여하며, 이에 대한 상세한 설명은 생략한다. 제9a 및 9b도에서 34″, 34″′는 ITO 패턴을 가르킨다.
제8b 및 9b도로 부터 알 수 있는 바와 같이 완전한 양극 산호와 비교적 평탄한 구조를 갖는 게이트 배선 구조가 얻어지며, ITO 패턴은 필요에 따라 선택될 수 있다.
본 발명의 제4실시예를 제10a 내지 10f도를 참고하여 설명한다.
제10a도는 기판(31) 위에 ITO층(32), Al(33)을 상기한 실시예와 동일하게 형성하고, 추후 픽셀 ITO간을 분리시키기 위해 제11도에 빗금친 패턴과 같은 픽셀 ITO 분리 픽셀(36)을 포토레지스터로 Al층(33) 위에 형성한다.
제10b도는 상기 픽셀 ITO 분리 패턴(38)을 마스크로서 전면 양극 산화를 실시하여 100Å의 산화막을 형성한 것이다.
그후 상기 산화막 위에 포토레지스트를 형성하고 금속 배선 부분(39)과 픽셀 ITO 분리 패턴(36)에만 포토레지스트(46)가 남도록 패턴닝을 행한다(제10c도).
제10d도는 2차 양극 산화를 한 결과도이며, 이에 의해 이후 형성된 ITO 전극부(34) 상부에는 모두 투명한 3000Å의 절연층이 형성된다(제10f도 참조).
제10e 및 10f는 픽셀 ITO를 분리시키기 위한 공정으로서 픽셀 ITO(34)와 금속 배선 부분(39)을 제외한 나머지 부분, 즉 제11도의 빗금친 부분(36)을 에칭에 의해 제거하여 픽셀 ITO를 분리시킨다.
이후의 공정은 일반적인 표시 패널 제조공정을 거쳐 제작된다.
상기한 바와 같이 본 발명에 따르면 전면에 걸쳐 형성된 도전층인 ITO층을 양극 산화시 베이스 전극으로 사용하여 양극 산화를 실시하기 때문에 양극 산화가 부분적으로 일어나지 않는 부분 없이 완전하게 양극 산화가 실현되어 종래에 비하여 광투과율이 높은 투명체의 절연층(Al2O3)이 얻어진다.
또한 박막 Al을 기판에 형성하고 이를 모두 산화시키는 것에 의해 게이트 단자를 낮출 뿐 아니라 평탄한 절연층에 의해 스텝 커버리지가 개선되며, 동시에 결함이 없는 게이트 전극 및 배선이 얻어져서 핀홀 방지 효과를 갖는다. 따라서 종래에 비하여 수율이 크게 향상된다.

Claims (16)

  1. 절연 기판상에 형성된 복수개의 게이트 배선, 이와 교차하여 배치된 신호 배선, 상기 게이트 배선과 신호 배선과의 교점에 배치되는 박막 트랜지스터 및 상기 박막 트랜지스터에 의해 구동되는 화소전극으로 구성되는 표시패널에 있어서, 상기 게이트 배선 및 트랜지스터의 게이트 전극은 절연 기판 위에 형성된 투명 도전막과 상기 투명 도전막 위에 형성된 Al 금속으로 이루어지며, 상기 투명 도전막을 베이스 전극으로 하여 2차 양극 산화에 의해 형성된 평탄 산화층이 상기 게이트 배선 및 게이트 전극 사이의 피복 절연층으로 사용되는 것을 특징으로 하는 표시 패널.
  2. 제1항에 있어서, 상기 화소전극은 상기 투명 도전막으로 이루어지는 것을 특징으로 하는 표시패널.
  3. 제2항에 있어서, 상기 투명 도전막은 300Å 이상의 두께를 갖는 것을 특징으로 하는 표시패널.
  4. 제3항에 있어서, 상기 투명 도전막은 산화 인듐인 것을 특징으로 하는 표시패널.
  5. 절연 기판 위에 투명 도전층을 형성하는 단계, 상기 투명 도전층을 패턴닝하여 화소전극 형태의 다수의 상호 연결된 픽셀을 형성하는 단계, 상기 픽셀형 투명 도전층 위에 전면적으로 Al 또는 Al을 주성분으로 하는 금속층을 형성하는 단계, 상기 금속층 위에 제1전면 양극 산화공정에 의해 소정 두께의 산화 절연층을 형성하는 단계, 상기 산화막 절연층 위에 게이트 전극 및 게이트 배선의 형성 패턴과 동일하게 산화되지 않는 재료를 사용하여 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴이 형성되어 있는 금속층의 하부를 제외한 모든 금속층을 양극 산화시키기 위한 제2전면 양극산화 단계로 구성되는 것을 특징으로 하는 표시패널의 제조방법.
  6. 제5항에 있어서, 상기 제1 양극 산화공정의 인가 전압이 상기 제2 양극 산화 공정의 인가 전압보다 작은 것을 특징으로 하는 표시 패널의 제조방법.
  7. 제5항에 있어서, 상기 투명 도전층은 산화 인듐인 것을 특징으로 하는 표시패널의 제조방법.
  8. 제5항 내지 7항중 어느 한항에 있어서, 상기 제1 및 제2 전면 양극 산화 공정중 적어도 하나의 투명도전층을 베이스 전극으로 실시하는 것을 특징으로 하는 표시패널의 제조방법.
  9. 제5항에 있어서, 상기 제2 양극 산화 공정 후에, 상기 상호 연결된 픽셀형 투명 도전층을 에칭 공정에 의해 분리하여 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시패널의 제조방법.
  10. 제5항에 있어서, 상기 마스크 패턴 재료는 포토레지스트 또는 Cr 중 하나인 것을 특징으로 하는 표시패널의 제조방법.
  11. 절연 기판 위에 투명도전층을 형성하는 단계, 상기 도전층 위에 Al 또는 Al을 주성분으로 하는 금속층을 형성하는 단계, 상기 금속층 위에 제1 전면 양극 산화에 의해 산화막 절연층을 형성하는 단계, 상기 절연층 위에 게이트 전극 및 게이트 배선 형성 패턴과 동일한 마스크 패턴을 형성하는 단계, 및 제2 전면 양극 산화 단계로 구성되는 것을 특징으로 하는 표시패널의 제조방법.
  12. 제11항에 있어서, 상기 제1 양극 산화 단계의 인가 전압이 상기 제2 양극 산화 단계의 인가 전압보다 더 작은 것을 특징으로 하는 표시패널의 제조방법.
  13. 제11 또는 제12항에 있어서, 상기 제1 및 제2 전면 양극 산화 단계중 적어도 하나는 도전층을 베이스 전극을 실시하는 것을 특징으로 하는 표시패널의 제조방법.
  14. 제13항에 있어서, 상기 도전층은 산화 인듐인 것을 특징으로 하는 표시패널의 제조방법.
  15. 제11항에 있어서, 상기 마스크 패턴 재료는 포토레지스트 또는 Cr인 것을 특징으로 하는 표시패널의 제조방법.
  16. 제11항에 있어서, 더욱이 상기 도전층을 소정 패턴에 의한 패턴닝에 의한 화소 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 표시패널의 제조방법.
KR1019910010009A 1991-06-17 1991-06-17 표시패널 및 그의 제조방법 KR930005549B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019910010009A KR930005549B1 (ko) 1991-06-17 1991-06-17 표시패널 및 그의 제조방법
JP10591192A JP2575263B2 (ja) 1991-06-17 1992-03-31 表示パネルの製造方法
US07/899,967 US5194136A (en) 1991-06-17 1992-06-17 Process for making a display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910010009A KR930005549B1 (ko) 1991-06-17 1991-06-17 표시패널 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR930000984A KR930000984A (ko) 1993-01-16
KR930005549B1 true KR930005549B1 (ko) 1993-06-23

Family

ID=19315903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910010009A KR930005549B1 (ko) 1991-06-17 1991-06-17 표시패널 및 그의 제조방법

Country Status (3)

Country Link
US (1) US5194136A (ko)
JP (1) JP2575263B2 (ko)
KR (1) KR930005549B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
EP0499979A3 (en) 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP2845303B2 (ja) 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
US5576225A (en) * 1992-05-09 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of forming electric circuit using anodic oxidation
JP3199913B2 (ja) * 1993-06-16 2001-08-20 株式会社半導体エネルギー研究所 液晶電気光学装置およびその作製方法
JPH0876141A (ja) * 1994-09-07 1996-03-22 Hitachi Ltd 液晶表示基板
KR100213969B1 (ko) * 1996-03-15 1999-08-02 구자홍 액티브 매트릭스의 제조방법 및 구조
US6433473B1 (en) 1998-10-29 2002-08-13 Candescent Intellectual Property Services, Inc. Row electrode anodization
US6322712B1 (en) * 1999-09-01 2001-11-27 Micron Technology, Inc. Buffer layer in flat panel display
TWI230747B (en) * 2001-11-15 2005-04-11 Hon Hai Prec Ind Co Ltd Anodized method for metal substrate
KR101168729B1 (ko) * 2005-08-16 2012-07-26 삼성전자주식회사 배선 구조와 배선 형성 방법 및 박막 트랜지스터 기판과 그제조 방법
US8159134B2 (en) 2007-05-16 2012-04-17 The Board Of Trustees Of The University Of Illinois Arrays of microcavity plasma devices and electrodes with reduced mechanical stress
US10789898B2 (en) * 2017-08-01 2020-09-29 HKC Corporation Limited Display method with voltage signal conversion based on lookup table and display device
EP3556910B1 (en) * 2018-04-20 2023-10-04 Murata Manufacturing Co., Ltd. Semiconductor device having porous region embedded structure and method of manufacture thereof
CN111989426B (zh) * 2018-04-20 2024-05-17 株式会社村田制作所 具有多孔区域嵌入式结构的半导体装置及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0644625B2 (ja) * 1988-12-31 1994-06-08 三星電子株式会社 アクティブマトリックス液晶表示素子用薄膜トランジスタ
JPH031572A (ja) * 1989-05-29 1991-01-08 Fujitsu Ltd 薄膜トランジスタマトリクス及びその製造方法

Also Published As

Publication number Publication date
KR930000984A (ko) 1993-01-16
US5194136A (en) 1993-03-16
JPH0627486A (ja) 1994-02-04
JP2575263B2 (ja) 1997-01-22

Similar Documents

Publication Publication Date Title
US5889573A (en) Thin film transistor substrate, manufacturing method thereof, liquid crystal display panel and liquid crystal display equipment
US7259035B2 (en) Methods of forming thin-film transistor display devices
KR930005549B1 (ko) 표시패널 및 그의 제조방법
KR100668567B1 (ko) 표시 장치용 기판, 그 제조 방법 및 표시 장치
KR100264112B1 (ko) 액티브 매트릭스 기판 및 그 제조 방법
KR950008931B1 (ko) 표시패널의 제조방법
JPH06188419A (ja) 薄膜トランジスタの製造方法
JPH0715017A (ja) 平板表示装置およびその製造方法
JPH09506738A (ja) 直接多層薄膜トランジスタの製造方法
JPH11119240A (ja) アクティブマトリクス基板とこれを用いた液晶表示装置
JP3175225B2 (ja) 薄膜トランジスタの製造方法
JPH06104437A (ja) 半導体装置
JPH0815733A (ja) 薄膜トランジスタパネルとその製造方法
JP2618034B2 (ja) マトリクス基板及びその製造方法
JPH1090717A (ja) アクティブマトリクス型液晶表示装置およびその製造方法
JP2000029071A (ja) 表示装置用アレイ基板、及びその製造方法
JPH01282522A (ja) アクティブマトリックス回路基板とその製造方法及びそれを用いた画像表示装置
JP3047363B2 (ja) 半導体装置およびその製造方法
JP3044771B2 (ja) マトリクス基板及びその製造方法
KR940004238B1 (ko) 액정표시장치의 제조방법
JP2980803B2 (ja) 金属配線の形成方法
KR960016487B1 (ko) 액정용 박막트랜지스터 및 그 제조방법
JPH06163586A (ja) 薄膜トランジスタマトリックス及びその製造方法
JP3006990B2 (ja) アクティブマトリクス基板およびその製造方法
KR100265053B1 (ko) 표시패널 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000515

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee