KR970003741B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

박막 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR970003741B1
KR970003741B1 KR1019920016164A KR920016164A KR970003741B1 KR 970003741 B1 KR970003741 B1 KR 970003741B1 KR 1019920016164 A KR1019920016164 A KR 1019920016164A KR 920016164 A KR920016164 A KR 920016164A KR 970003741 B1 KR970003741 B1 KR 970003741B1
Authority
KR
South Korea
Prior art keywords
type semiconductor
semiconductor layer
electrode
film
layer
Prior art date
Application number
KR1019920016164A
Other languages
English (en)
Other versions
KR930015021A (ko
Inventor
구니히로 마쯔다
Original Assignee
가시오 게이상기 가부시끼가이샤
가시오 가즈오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP25284591A external-priority patent/JP3175225B2/ja
Priority claimed from JP33555391A external-priority patent/JP3114303B2/ja
Priority claimed from JP33587591A external-priority patent/JP3168648B2/ja
Priority claimed from JP35132891A external-priority patent/JP3104356B2/ja
Priority claimed from JP35132991A external-priority patent/JP3094610B2/ja
Application filed by 가시오 게이상기 가부시끼가이샤, 가시오 가즈오 filed Critical 가시오 게이상기 가부시끼가이샤
Publication of KR930015021A publication Critical patent/KR930015021A/ko
Application granted granted Critical
Publication of KR970003741B1 publication Critical patent/KR970003741B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

요약 없슴.

Description

박막 트랜지스터 및 그 제조방법
제1도는 본 발명의 제1 실시예에 관한 박막 트랜지스터 어레이의 개략구성을 도시한 평면도.
제2도~D도는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조방법을 설명하기 위한 도면.
제3도는 본 발명의 제2 실시예에 관한 박막 트랜지스터의 평면도.
제4도~제6도는 각각 제3도에 도시한 박막 트랜지스터의 Ⅳ-Ⅳ선, Ⅴ-Ⅴ선 및 Ⅵ-Ⅵ선에 따른 단면도.
제7A도~D도 및 제8A도~D도는 본 발명의 제2 실시예에 관한 박막 트랜지스터 및 박막 트랜지스터 패널의 제조방법을 설명하기 위한 도면.
제9A도~E도는 본 발명의 제3 실시예에 관한 박막 트랜지스터 패널의 제조방법을 설명하기 위한 도면.
제10도는 본 발명의 제3 실시예에 관한 박막 트랜지스터 패널의 평면도.
제11A도~F도는 본 발명의 제4 실시예에 관한 박막 트랜지스터 패널의 제조방법을 설명하기 위한 도면.
제12도는 본 발명의 제4 실시예에 관한 박막 트랜지스터 패널의 평면도.
제13도는 본 발명의 제5 실시예에 관한 박막 트랜지스터 패널의 평면도.
제14도~제16도는 각각 제13도에 도시한 박막 트랜지스터 패널의 ⅩⅥ-ⅩⅥ, ⅩⅤ-ⅩⅤ선 및 ⅩⅥ-ⅩⅥ선에 따른 단면도.
제17A도~H도는 본 발명의 제5 실시예에 관한 박막 트랜지스터 패널의 제조방법을 설명하기 위한 도면.
제18A도~E도는 종래의 박막 트랜지스터의 제조방법을 설명하기 위한 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 박막 트랜지스터 소자11 : 기판
14 : i형 반도체층15 : n형 반도체층
16S : 소스전극16D : 드레인전극
18 : 투명도전막18a : 화소전극
19 : 콘택트층GL : 게이트라인
DL : 드레인 라인
본 발명은 역스태거 구조의 박막 트랜지스터 및 그 제조방법에 관한 것이다.
예를들면 엑티브 메트릭스 액정표시소자의 능동소자등에 사용되는 박막 트랜지스터로서, 기판상에 형성된 게이트 전극상에 게이트절연막을 형성하고, 이 게이트 절연막상에 i형 반도체층을 형성함과 함께, 이 i형반도체층의 양측부상에 n형 반도체층을 개재하여 소스전극 및 드레인 전극을 형성한 역스태거 구조의 것이 공지되었다.
이 역스태거 구조의 박막 트랜지스터의 일반적 제조방법을 제18A∼E도를 참조하여 다음에서 설명한다.
제18A∼E도는 종래의 박막 트랜지스터 제조공정도이고, 여기에서는 액티브 매트릭스 액정표시소자의 한쪽의 투명기판상에 화소전극의 능동소자로서 형성되는 박막 트랜지스터의 제조공정을 도시한 것이다.
(공정 1)
우선 제18A도에 도시한 바와같이 유리등으로 된 투명한 절연성 기판(1)상에 게이트 전극(2)과 이 게이트 전극(2)에 전기적으로 연결되는 도시없는 배선부(주사라인)를 형성한 후, 이들의 상측에 게이트 절연막(3)과, i형 반도체층(4)과, 이 i형 반도체층(4)을 보호하기 위한 블로킹 절연막(7)과를 순차로 성막한다.
상기 게이트 전극(2)및 그 배선부는 기판(1)상에 Ta, Ta-Mo합금, Cr등의 금속을 스패터링법 또는 도금법등에 의하여 피착시키고, 이 형성된 금속막을 포토리소그래피법에 의하여 패터닝하여 형성한다.
또, 일반적으로, 상기 게이트 절연막(3)은 SiN(질화실리콘)등으로 형성하고, i형 반도체층(4)은 a-Si(비결정성실리콘)로 형성하고, 블로킹 절연막(7)은 상기 게이트 절연막(3)과 같은 절연재료(SiN 등)로 형성하고 있고, 이들은 플라즈마 CVD법에 의하여 연속하여 막을 성형시키고 있다.
(공정 2)
다음에 제18B도에 도시한 바와갈이 상기 블로킹 절연막(7)을 포토리소그래피법에 의하여 i형 반도체층(4)의 채널 영역에 대응하는 형상에 패터닝하고, 이어서 i형 반도체층(4)을 포토리소그래피법에 의하여 소정형상으로 패터닝한다.
(공정 3)
다음에 제18C도에 도시한 바와같이 기판(1)상에 i형 반도체층(4)및 절연막(7)을 덮는듯이 하여 n형 반도체층(5)을 플라즈마 CVD법에 의하여 성막하고, 그 위에 소스, 드레인 전극용 금속막(6)을 스패터링법에 의하여 성막한다. 또한, n형 반도체층(5)은 불순물을 도프한 a-Si로 형성하고, 소스, 드레인 전극용 금속막(6)은 Cr등으로 형성하고 있다.
(공정 4)
그리고, 제18D도에 도시한 바와같이 상기 소스, 드레인 전극용 금속막(6)을 포토리소그래피법에 의하여 패터닝하고 소스전극(6S)과 드레인 전극(6D)및 이 드레인 전극(6D)에 이어지는 도시없는 배선부(데이타라인)를 형성하고, 다시 상기 n형 반도체층(5)을 소스, 드레인전극(6S, 6D)하의 부분을 남기고 에칭하므로서 이 n형 반도체층(5)을 채널 영역에서 분리하여, 박막 트랜지스터를 완성한다.
상기 n형은 반도체층(5)을 에칭할때에, i형 반도체층(4)의 채널영역상에 직접 n형 반도체층(5)이 접하여있으면, i형 반도체층(4)의 채널영역의 표면도 에칭되어서 i형 반도체층(4)이 손상을 받고, 제조된 박막 트랜지스터의 특성이 나빠져버리지만, 상기 제조방법에서는, i형 반도체층(4)의 채널 영역상에 블로킹 절연막(7)을 형성하고 있기 때문에 n형 반도체층(5)의 에칭시에 i형 반도체층(4)이 에칭되는 것을 방지하여 특성이 좋은 박막 트랜지스터를 제조할수가 있다.
더욱이, 제18E도는 상기 박막 트랜지스터를 형성한 기판(1)상에 화소전극(8a)을 형성한 상태를 표시하고 있고, 이 화소전극(8a)은 게이트절연막(3)의 위에 형성시키고 있다. 이 화소전극(8a)은 ITO등으로 된 투명 도전막을 성막하여 이것을 패터닝하는 방법으로 형성하고 있고, 이 화소전극(8a)은, 그 일단부를 박막 트랜지스터의 소스전극(65)상에 증합하여 형성하므로서 상기 소스전극(65)에 전기적으로 접속되어 있다.
상기 종래의 박막 트랜지스터의 제조방법은 n형 반도체층(5)을 선택적으로 에칭하여, 이 n형 반도체층(5)을 채널 영역에 있어서 분리하는 것이기 때문에 n형 반도체층(5)을 에칭할 때에 i형 반도체층(4)도 에칭되어서 손상을 받게 되는 것을 방지하기 위하여 i형 반도체층(4)의 채널 영역상에 블로킹절연막(7)을 형성하여 둘 필요가 있다.
이 때문에 종래의 제조방법에서는 상술한 바와같이 i형 반도체층(4)상에 블로킹 절연막(7)을 성막하여 그 패터닝을 한 후에, n형 반도체층(5)및 소스, 드레인 전극용 금속막(6)을 성막하여야만 하였고, 그 때문에 박막 트랜지스터의 제조공정수가 많아서 제조코스트가 높아지는 문제가 있었다. 더구나, 상기 블로킹 절연막(7)은 일반적으로 게이트 절연막(3)과 같은 절연재(SiN 등)로 형성하고 있기 때문에, i형 반도체층(4)에 핀홀이 있으면, 블로킹 절연막(7)의 패터닝시에 블로킹 절연막(7)의 에칭액이 i형 반도체층(4)의 핀홀을 통하여 게이트 절연막(3)에 도달하여 게이트 절연막(3)도 에칭하여 버린다.
이 때문에 종래의 제조방법은 박막 트랜지스터 의 제조과정(블로킹 절연막(7)의 패터닝 공정)에서, 게이트 절연막(3)에 에칭에 의한 핀홀 결함이 발생하고, 이 부분에서 게이트전극(2)과 소스, 드레인전극(6S)(6D)이 단락하여 버리는 문제도 갖고 있었다.
본 발명의 목적은 i형 반도체층의 채널영역상에 블로킹 절연막을 형성해 두지 않아도, i형 반도체층에 손상을 주는 일 없이 n형 반도체층을 채널영역에 있어서 분리될수 있게 한 블로킹 절연막의 형성공정을 필요없게 하여 박막 트랜지스터의 제조코스트를 저감함과 동시에 제조과정에서 게이트 절연막에 핀흘이 발생하여 게이트 전극과 소스, 드레인 전극이 단락되어 버리는 것도 방지하여 박막 트랜지스터의 제조비율을 향상시킬수 있는 박막 트랜지스터 및 그 제조방법을 제공하고자 하는 것이다.
즉, 본 발명에서는 n형 반도체층의 채널 영역에서의 전기적 분리를 에칭이 아닌 양극산화에 의하여 하는 것이고, n형 반도체를 양극산화하면 이 n형 반도체가 절연체가 되기 때문에 상기와 같이 n형 반도체층의 소스, 드레인 전극간의 부분을 그 전두께에 걸쳐서 양극산화하면, 이 n형 반도체층이 채널영역에 있어서 전기적으로 분리된다.
그리고, 이 제조방법은 에칭에 의하지 않고 n형 반도체층을 채널영역에 있어서 전기적으로 분리하는 것이기 때문에 종래의 제조방법과 같이 i형 반도체층의 채널영역상에 블로킹 절연막을 형성하여두지 아니하더라도 제조과정에서 i형 반도체층이 손상을 받지 않고, 따라서 상기 블로킹 절연막은 불필요하다.
또, 이 제조방법에서는 블로킹 절연막을 형성할 필요가 없기 때문에 종래의 제조방법과 같이 제조과정에서 게이트 절연막에 핀홀을 발생시켜 버리는 일도 없다.
이하, 본 발명의 제1 실시예를 액티브 매트릭스 액정표시소자의 한쪽의 투명기판상에 화소전극의 능동소자로서 형성되는 박막 트랜지스터 및 이들의 박막 트랜지스터가 복수배열된 박막 트랜지스터 어레이(TFT 어레이)를 실시예로 하여 제1도 내지 제2A도∼D도를 참조하여 설명한다.
제1도는 본 발명에 있어서의 제1 실시예의 TFT 어레이의 개략 구성을 도시한 평면도이고, 이 제1도에 있어서 TFT 어레이는 기판(11)상에 행방향으로 이어져서 복수의 TFT의 게이트전극을 접속하는 주사라인(GL)과, 행방향으로 이어져서 복수의 TFT의 드레인 전극과 접속된 데이타라인(DL)이 서로 절연되어서 교차하도록 배치되고, 이들의 복수의 주사라인(GL)과 복수의 데이타라인(DL)의 각 교차부마다에 이들의 배선에 접속된 TFT(10)와, 이 TFT(1) 각각에 접속된 표시전극(18a)이 설치되어 이들의 표시전극(18a)이 행 및 열 방향으로 복수 배열되어서 표시영역을 형성하고 있다.
이 TFT 어레이의 상기 주사라인(GL)과 데이타라인(DL)의 교차부에 배치된 TFT(10)와 표시전극(18a)과의 구조 및 그 제조공정을 제2A도~D도로 도시한다. 이 제2D도에서 도시된 바와같이, 상기 TFT(10)는 다음과 같이 구성되어 있다. 기판(11)상에 상기 주사라인(GL)과 일체로 형성된 전극(12G)과, 게이트 전극(12G)을 덮은 게이트 절연막(12G)에 대응한 위치에는 비결정실리콘으로 된 i형 반도체층(14)이 형성되어 소자영역이 형성되어 있다. 상기 i형 반도체층(14)의 한쪽의 단부에는 불순물이 도프된 n형 반도체층(15)을 개재하여 드레인 전극(16D)이 형성되고, 이 드레인전극(16D)은 데이타라인(DL)에 접속하고 있다. i형 반도체층(14)의 다른쪽 단부에는 불순물이 도프된 n형 반도체층(15)을 개재하여 소스전극(16S)이 형성되고 이 소스전극(16S)은 투명도전막으로 된 화소전극(18a)에 접속되어 있다. i형 반도체층(14)의 채널부에는 상기 n형 반도체층(15)을 양극산화하여 얻어진 산화절연막(15a)이 형성되어 있다. 이 TFT는 제2A도~D도에 도시한 각 공정에 따라서 다음과 같이 제조된다.
(공정 1)
우선 제2A도에 도시한 바와같이 유리등으로 투명한 절연성 기판(11)상에 게이트 전극(12)과 이 게이트전극(12)에 연결되는 주사라인(GL)을 형성하고 이후, 상기 기판(11), 게이트전극(12)및 배선부상에 SiN등으로 된 게이트 절연막(13)과, a-Si로된 i형 반도체층(14)과, n형 불순물을 도프한 a∼Si로 된 n형 반도체층(15)을 플라즈마 CVD법에 의하여 연속하여 순차적층하여서 성막하고, 다시 n형 반도체층(15)상에 Cr 등의 금속으로 된 소스, 드레인 전극용 금속막(16)을 스패터링법에 의하여 성막한다.
상기 n형 반도체층(15)은 약 25∼100nm의 막두께로 성막하고, 소스, 드레인 전극용 금속막(16)은 약 200∼500nm의 막두께로 성막한다. 또, 상기 게이트 전극(12)및 그 배선부는 기판(11)상에 Ta, Ta-Mo합금, Cr등의 금속을 스폐터링법 또는 도금법등에 의하여 피착시키고, 이 금속막을 포토리소그래피법에 의하여 패터닝하여 형성한다.
(공정 2)
다음은 제2B도에 도시한 바와같이 상기 소스, 드레인전극용 금속막(16)을 포토리소그래피법에 의하여 패터닝하고, 소스전극(16S)과, 드래인 전극(16D)및 이 드레인전극(16D)에 연결되는 데이타라인(DL)을 형성하고, 이후 n형 반도체층(15)및 그 하측의 i형 반도체층(14)을, 소스, 드레인전극(16S)(16D)의 하측부분 및 소스, 드레인전극(16S)(16D)간의 채널 영역이 되는 부분을 남기고 에칭제거 한다.
이 n형 반도체층(15)및 i형 반도체층(14)의 선택에칭은 n형 반도체층(15)의 소스, 드레인전극(16S, l6D)간의 부분의 상면에 레지스트 마스크(도시생략)를 형성하고, 이 레지스트 마스크와 소스 드레인 전극(16S)(16D)과의 양쪽을 에칭 마스크로 하여 실행한다.
(공정 3)
다음에, 상기 n형 반도체층(15)위의 레지스트 마스크를 제거하고, 이후, 제2C도에 도시한 바와같이 n형 반도체층(15)의 소스, 드레인전극(16S, 16D)간의 부분 즉 i형 반도체층(14)의 채널 영역에 대응하는 부분을 그 전두께에 걸쳐서 양극산화하고, 즉, 이 부분을 전기절연체로 하고, 이 n형 반도체층(A5)을 채널 영역에 있어서 전기적으로 2개로 분리하여 박막 트랜지스터 소자(10)를 완성한다.
상기 n형 반도체층(15)의 양극산화는 드례인전극(16D)의 배선부(이하 데이타라인이라고 함)의 단자부를 클립형 코넥터등에 의하여 직류전원의 양극에 접속하고, 이 접속부를 남겨서 전체를 전해약(예를들면 붕산 암모늄용액)중에 첨지하여, 이 드레인 전극(6D)측을 전해액중에 배치한 대향전극(음극)과 대향시키고, 이 상태에서 상기 데이타라인 및 드레인 전극(16B)을 개재하여 n형 반도체층(15)에 통전하므로서 n형 반도체층(15)과 대향전극과의 사이에 전압을 인가하여 행한다. 더욱이, 이 양극산화는 소스전극(16S)의 화소전극 접속부를 레지스트 마스크(22)로 덮어두어 행한다.
이와같이 전해액중에 있어서 n형 반도체(15)과 대향전극과의 사이에 전압을 인가하면, 양극인 n형 반도체층(15)의 전해액에 접해져있는 부분(소스, 드레인전극(16S, 16D)사이의 부분)이 화성반응을 일으켜 그 표면측으로 부터 양극산화 되어가서 소정의 시간경과후는 이부분 전체가 산화절연층(15a)이 되어서 n형 반도체층(15)이 체널영역에서 전기적으로 분리된다.
즉, n형 반도체를 양극산화하면, 이 n형 반도체가 절연체가 되기 때문에 상기와 같이 n형 반도체층(15)의 소스, 드레인 전극간의 부분을 그 전 두께에 걸쳐서 양극산화하면, 이 n형 반도체층(15)이 채널 영역에 있어서 전기적으로 분리된다.
이 경우, n형 반도체층(15)을 표면측으로 부터 양극산화해 가면, 상기 산화절연층(15a)의 성장에 수반하여 n형 반도체층(15)의 채널영역의 미산화층, 즉 도전층의 두께가 얇아져 가지만 n형 반도체층(15)에는 그 산화절연층(15a)이 i형 반도체층(14)과의 계면에 도달하기까지 전류가 흐르기 때문에 인가전압을 충분히 높게하여 두면(예를들면 n형 반도체층(15)의 막두께가 25nm인 경우에 약 50V), n형 반도체(15)의 소스, 드레인 전극(16S, 16D) 사이의 부분을 그 전두께에 걸쳐서, 즉 i형 반도체층(14)과의 계면에 전류가 흐르지 않게 될때까지 양극산화하여, 이 n형 반도체층(15)를 채널영역에 전기적으로 확실하게 분리할수가 있다.
또, 이 실시예에서는 n형 반도체층(15)의 양극산화를, 데이타라인 및 드레인전극(16D)을 개재하여 n형 반도체층(15)에 통전하여 행하고 있기 때문에, 상기 데이타라인 및 드레인 전극(16D)의 표면도 전해액중에서 화성반응을 일으켜 그 표면측으로부터 양극산화됨과 함께 소스전극(16S)에도 n형 반도체층(15)을 개재하여 전류가 흘러서 이 소스전극(16S)도 그 표면측으로부터 양극산화되고, 이렇게 하여, 이 소스, 드레인전극(16S, 16D)의 표면도 제1C도에 도시한 바와같이 산화절연층(16a)이 된다. 이 절연층(16a)을 이들 전극의 보호막 성능을 달성한다.
금속은 n형 반도체보다 빨리 산화하기 때문에 n형 반도체층(15)이 그 전두께에 걸쳐서 산화하는 사이에 드레인 전극(16D)및 데이타라인의 표면에 생성되는 산화절연층(16a)의 두께는 n형 반도체층(15)의 막두께보다 어느정도 두껍게 된다. 단, 소스전극(16S)에 인가되는 전압은 n형 반도체층(15)에 있어서 전압강하된 전압이고, 또 n형 반도체층(15)이 채널영역에 있어서 전기적으로 분리되면, 소스전극(16S)에는 전압이 인가되지 않게 되기 때문에 소스전극(16S)의 표면에 생성하는 산화절연층(16a)은 드레인전극(16D)및 데이타라인의 표면에 생성하는 산화절연층(16a)의 두께보다도 얇게 된다.
그러나, 이 실시예에서는 상기와 같이 소스, 드레인전극(16S, 16D)을 n형 반도체층(15)의 막두께(약25∼100nm)보다 충분히 두터운 두께(약200∼500nm)로 형성되어 있기 때문에 소스. 드레인 전극(16S, 16D)의 표면이 산화절연층(16a)이 된다 하여도 이 소스, 드레인 전극(16S, 16D)의 산화절연층(16a)의 아래에 충분한 두께의 도전층을 남겨서 소스, 드레인전극(16S, 16D)의 도전성을 충분히 확보할 수가 있다.
또, 상기 박막 트랜지스터는 액티브 매트릭스 액정표시소자의 능동소자이고, 이 소스전극(16S)에는 화소전극을 접속하기 때문에 소스전극(16S)의 화소전극 접속부의 표면도 양극산화되면, 화소전극과의 도통을 할수 없게 된다.
그래서, 이 실시예에서는 소스전극(16S)의 화소전극 접속부를 제2C도에 도시한 바와같이 레지스트 마스크(22)로 덮어놓고 상기 양극산화를 하고 있다. 이와같이 하면 소스전극(16S)의 화소전극 접속부는 전해액에 접촉되지 않기 때문에 양극산화되지 않으므로 소스전극(16S)의 화소전극 접속부의 표면을 도전면으로 남겨서 화소전극을 양호한 도통성을 갖게 접속할수가 있다.
제2D도는 상기 박막 트랜지스터를 형성한 기판(11)상에 화소전극(18a)을 형성한 상태를 표시하고 있고, 이 화소전극(18a)은 게이트 절연막(13)상에 그 일단부를 박막 트랜지스터의 소스전극(16S)상에 중합하여 형성되어 있다. 이 화소전극(18a)은, 소스전극(16S)의 화소전극 접속부를 덮고 있는 레지스트 마스크(22)를 제거한 후 ITO등으로된 투명도전막을 성막하여 이것을 패터닝하는 방법으로 형성한다.
상기 박막 트랜지스터의 제조방법은 n형 반도체층(15)의 체널영역에서의 분리를 에칭이 아닌 양극산화에 의하여 행하는 것이고 n형 반도체층(15)을 양극산화하면, 이 n형 반도체층(15)이 절연체가 되기 때문에 상기와 같이 n형 반도체층(15)의 소스, 드레인전극(16S, 16D)사이부분을 그 건두께에 걸쳐서 양극산화하면, 이 n형 반도체층(15)이 채널영역에 있어서 전기적으로 분리된다.
그리고, 이 제조방법은 에칭에 의하지 않고,n형 반도체층(15)을 채널영역에 있어서 전기적으로 분리하는 것이기 때문에 종래의 제조방법과 같이 i형 반도체층의 채널영역상에 블로킹 절연막을 형성해두지 않아도 제조과정에서 i형 반도체층(14)이 손상을 받는 일은 없고, 따라서 상기 블로킹 절연막은 불필요하기 때문에 블로킹 절연막의 형성공정을 필요없이 하여 박막 트랜지스터의 제조코스트를 저감할수가 있다.
또, 이제조방법에서는 블로킹 절연막을 형성할 필요가 없기 때문에 종래의 제조방법과 같이 제조과정(블로킹 절연막의 패터닝공정)에서 게이트 절연막에 핀홀을 발생시켜버리는 일이 없고, 따라서 제조과정에서 게이트 절연막에 핀홀이 발생하여 게이트 전극과 소스, 드레인 전극이 단락되는 것도 방지하여 박막 트랜지스터의 제조비율을 향상기킬수가 있다.
더욱이, 상기 실시예에서는 n형 반도체층(15)의 양극산화시에 소스, 드레인전극(16S, 16D)의 표면도 산화되고 있지만, 이 소스, 드레인 전극(16S, 16D)을 레지스트 마스크로 미리 덮어놓과 상기 n형 반도체층(15)의 양극산화를 하여 소스, 드레인 전극(16S, 16D)의 표면을 산화시키지 않고 n형 반도체층(15)만을 양극산화하여도 된다.
또, 상기 실시예에서는 액티브 액정표시소자의 한쪽의 투명기판상에 화소전극의 능동소자로서 형성되는 박막 트랜지스터의 제조에 대하여 설명하였지만, 본 발명은 다른 용도에 사용되는 박막 트랜지스터의 제조에도 적용할수가 있다.
본 발명의 박막 트랜지스터의 제조방법은, n형 반도체층의 채널영역에서의 불리를 에칭이 아닌 양극산화에 의하여 하는 것이기 때문에 i형 반도체층의 채널영역상에 블로킹 절연막을 형성해 놓지 아니하여도 i형 반도체층에 손상을 주는 일 없이 n형 반도체층을 채널영역에 있어서 분리할수가 있고, 따라서 블로킹 절연막의 형성공정을 필요없게 하여 박막 트랜지스터의 제조코스를 저감하는 동시에 제조과정에서 게이트 절연막에 핀홀이 발생하여 게이트 전그고가 소스, 드레인전극이 단락해 버리는 것을 방지하여 박막 트랜지스터의 제조비율을 향상시킬수가 있다.
상기, 양극산호에 의한 n형 반도체층(15)의 효과는 다음에 설명하는 다른 실시예에서도 마찬가지로 얻을 수 있는 것이다.
다음에 본 발명의 제2 실시예 박막 트랜지스터를 제조방법과 함께 제3도 내지 제8도 D를 참조하여 설명한다. 또, 다음에 설명하는 모든 실시에에 있어서 상기 제1 실시예와 실질적으로 동일부재는 동일부호를 붙여서, 설명은 생략한다.
우선, 이 실시예의 제조방법에서 제조된 트랜지스터의 구성을 설명한다. 제3도는 상기 TFT 패널의 일부분 평면도, 제4도, 제5도 및 제6도는 제3도의 Ⅳ-Ⅳ선, Ⅴ-Ⅴ선 및 Ⅵ-Ⅵ선에 따른 확대단면도이다.
이 TFT 패널은 유리등으로된 투명기판(11)상에 화소전극(18a)과, 그 능동소자인 박막 트랜지스터(TFT)소자(10)를 형성한 것이다.
상기 박막 트랜지스터소자(10)는 제3도, 제4도에 도시한 바와같이 기판(11)상에 형성한 게이트전극(12G)과, 이 게이트전극(12G)을 덮는 게이트 절연막(13)과 이 게이트 절연막(13)상에 형성된 i형 반도체층(14)과, 이 i형 반도체층(14)상에 n형 반도체층(15)과 콘택트층(19)과를 개재하여 형성된 소스전극(16S)및 드레인 전극(16D)으로 구성되어 있다. 콘택트층(19)은 Cr등의 금속으로 형성되었다.
상기 게이트전극(12G)은 기판(11)상에 형성된 게이트라인 GL에 일체로 형성되어 있고, 이 게이트 절연막(13)은 게이트전극(12G)및 게이트라인(GL)을 덮고 기판(11)의 대략 전면에 형성되고 있다. 이 게이트 절연막(13)은 SiN등으로 형성되어 있고, 이 게이트 절연막(13)상에는 드레인전극(16D)에 연결된 데이타 라인(DL)이 형성되어 있다. 더욱이, 상기 게이트전극(12G)및 게이트라인(GL)은 Al 또는 Al 합금등의 게이트용 금속막(12)으로 형성되고. 또 소스, 드레인 전극(16S, 16D)및 데이타 라인(DL)은 Al 또는 Al합금등의 소스, 드레인용 금속막(16)으로 형성되어 있다.
상기 콘택트층(19)은 소스측과 드레인측으로 절단 분리되어 있고, 소스측의 콘택트층(19)은 소스전극(16S)과 같은 형상으로 형성되고, 드레인측의 콘택트층(19)은 드레인전극(16D)과 같은 형상으로 형성되어 있다.
상기 n형 반도체층(15)은 i형 반도체층(14)상에 그 전역에 걸쳐서 형성되어 있고,이 n형 반도체층(15)의 소스, 드레인전극(16S. 16D)간의 부분은 이 부분을 층두께 전체에 걸쳐서 산화시킨 산화절연층(15a)으로 되어 있다. 또, 상기 i형 반도체층(14)및 n형 반도체층(15)의 외주부는 소스, 드레인 전극(16S, 16D)의 외측으로 나와 있고, n형 반도체층(15)은 드레인 전극(16D)의 외측으로 나온 부분도 산화되어서 산화절연층(15a)이 되어 있는 동시에 소스전극(16S)의 외측으로 나온 부분의 표면도 도면에는 표시가 없지만 약간 산화되어 있다. 상기 화소전극(18a)은 상기 박막 트랜지스터 소자(10)를 덮고 상기 게이트절연막(13)상에 형성된 SiN등으로 된 보호절연막(17)상에 형성되어 있다. 이 화소전극(18a)은 ITO등으로 된 투명도전막(18)을 패터닝하므로서 형성되어 있고, 그 단부는 보호절연막(17)에 설치한 콘택트구멍(17a)을 통하여 상기 박막 트랜지스터 소자(10)의 소스전극(16S)에 전기적으로 접속되어 있다.
상기 데이타라인(DL)의 단자부(DLa)는 제3도 및 제5도에 도시한 바와같이 2층 구조로 되어 있고, 그 하층막은 상기 소스, 드레인용 금속막(16)으로 형성되고, 상층막은 상기 화소전극(18a)의 투명 도전막(18)으로 형성되어 있다. 상기 상층막(투명도전막)(18)은 보호절연막(17)에 설치한 열림구(17)내에 있어서 상기 하층막(소스, 드레인용 금속막)(16)상에 적층되어 있다.
상기 게이트라인(GL)의 단자부(GLa)는 제2도, 제3도, 제6도에 도시한 바와같이 2층 구조로 되어 있고, 그 하층막은 상기 게이트용 금속막(12)으로 형성되고, 상층막은 상기 화소전극(18a)의 투명도전막(18)으로 형성되어 있다. 상기 상층막(투명도전막)(18)은 게이트 절연막(13)및 보호절연막(17)에 설치한 열림구(13a, 17c)내에 있어서 상기 하층막(게이트용 금속막)(12)상에 적층되어 있다.
다음은 상기 박막 트랜지스터의 제조방법을 제7A도∼D도를 참조하여, 또 그 다음은 TFT 패널의 제조방법을 제8A도∼D도를 참조하여 설명한다.
제7A도∼D도 및 제8A도∼D도는 각각 TFT 패널의 박막 트랜지스터 부분과 데이타라인 단자부 및 데이타라인 단자부의 단면을 도시한 것이다.
(공정 1)
우선, 제7A도에 도시한 바와같이 유리등으로 된 투명기판(11)상에 게이트 전극(12G)및 게이트라인(GL)을 형성한다. 이 게이트전극(12G)및 게이트라인(GL)은, 기판(11)상에 게이트용 금속막(12)을 성막하고, 이 금속막(12)을 포토리소그래피법에 의하여 패터닝하여 형성한다. 더욱이 제7A도에 있어서 도면 상우단에 도시한 금속막(12)은 게이트라인 단자부(GLa)의 하층막으로 되어 있다.
(공정 2)
다음에 상기 제7A도에 도시한 바와같이 상기 기판(11)상에 상기 게이트전극(12G)및 게이트 라인(GL)을 덮고 게이트 절연막(13)과, i형 반도체층(14)과, n형 반도체층(15)과 콘택트층(19)과를 순차로 성막한다.
(공정 3)
다음은, 제7B도에 도시한 바와같이 상기 콘택트층(19)과 n형 반도체층(15)과 i형 반도체층(14)과를 포토리소그래피법에 의하여 트랜지스터소자 영역의 외형에 패터닝한다.
(공정 4)
다음에 제7C도에 도시한 바와같이 기판(11)및 게이트 절연막(13)상에 패터닝한 층(19, 15, 14)을 덮고 소스, 드레인용 금속막(16)을 성막한다.
(공정 5)
다음은 제7D도에 도시한 바와같이 상기 소스, 드레인용 금속막(16)을 포토리소그래피법에 의하여 패터닝하여, 소스, 드레인전극(16S, 16D)및 데이타라인 DL(제4도 참조)을 형성함과 함께 이 소스. 드레인용 금속막(16)의 패터닝에 사용한 레지스트 마스크(21)를 이용하여 상기 콘택트층(19)을 소스, 드레인전극(16S, 16D)과 같은 형상으로 패터닝한다. 또, 제7D도에 있어서 도면상 우측에 표시한 금속막(16)은 데이타라인 단자부(DLa)의 하층막으로 되어 있다.
(공정 6)
다음은, 상기 제7D도에 도시한 바와같이 소스, 드레인용 금속막(16)및 콘택트층(19)의 패터닝에 사용한 레지스트 마스트(21)를 남겨놓은채 n형 반도체층(15)의 산화처리를 하여 소스, 드레인전극(16S, 16D)사이의 부분을 2층 두께 전체에 걸쳐서 산화시킨 산화절연층(15a)으로 하고, 이 산화절연층(15a)에 의하여 n형 반도체층(15)을 소스측과 드레인측에 전기적으로 분리하여 박막 트랜지스터소자(10)를 완성한다.
상기 n형 반도체층(15)의 산화처리는 상기 실시예와 같아도 된다.
상기 양극산화에 있어서의 n형 반도체층(15)으로의 통전은, 데이타라인(DL)을 전류경로로 하고, 이 데이타라인(DL)으로 부터 드레인 전극(16D)을 개재하여 행하고 있으므로, 데이타라인(DL)에 따라 형성되는 모든 박막 트랜지스터 소자(10)(도면에서는 1개 도시되었다)의 n형 반도체층(15)을 균일하게 양극산화 할수가 있다. 이 경우 드레인전극(16D)및 데이타라인(DL)의 측면은 레지스트 마스크(21)로 덮여 있지 않기 때문에 이 드레인전극(16D)및 데이타라인(DL)의 측면도 양극산화(산화층 도시없음)되지만, 이 드레인 전극(16D)및 데이타라인(DL)는, 그 측면이 산화절연층이 되는 것만으로 중앙부는 산화되지 않으므로 필요한 도전성은 유지된다.
상기 i형 반도체층(14) 및 n형 반도체층(15)의 외주부는 소스, 드레인 전극(16S, 16D)의 외측(래지스트 마스크(21)의 외측)으로 나와 있기 때문에 상기 n형 반도체층(15)은, 드레인 전극(16D)의 외측으로 나온 부분도 산화되어서 산화절연층(15a)이 되고, 또 소스전극(16S)의 외극으로 인출된 부분의 표면도 소스전극(16S)의 측면도 도면에는 도시되어 있지 않지만 약간 산화된다.
또, i형 반도체층(14)의 저항율(게이트 전극(16G)에 게이트 전압이 인가되어 있지 않은 상태에서의 저항율)은 n형 반도체층(15)의 저항율에 대하여 3자리 이상 크게, 따라서, n형 반도체층(15)을 양극산화할때에 그 밑에 i형 반도체층(14)도 산화되어 버리는 일은 없다.
상기 TFT 페널은 상기 공정에서 기판(11)상에 다수의 박막 트랜지스터 소자(10)를 형성한 후 다음과 같은 공정으로 제조한다.
(공정 7)
우선, 상기 레지스트 마스크(21)를 박리하고, 이후, 제8A도에 도시한 바와같이 게이트절연막(13)상에 상기 박막 트랜지스터 소자(10)톨 덮고 보호절연막(17)을 성막한다.
(공정 8)
다음은 제8B도에 도시한 바와같이 상기 보호절연막(17)을 포토리소그래피법에 의하여 패터닝하고, 상기 박막 트랜지스터 소자(10)의 소스전극(16S)에 대응하는 콘택트구멍(17a)과, 데이타라인 단자부(DLa) 및 게이트라인 단자부(GLa)에 대응하는 열림구(17b, 17c)를 형성함과 함께 게이트절연막(13)에도, 상기 게이트라인 단자부(DLa)에 대응하는 열림구(13a)를 형성한다.
그리고, 제8C도에 도시한 바와같이 ITO막등의 투명도전막(18)을 성막한다. 이때 투명도전막(18)은 상기 보호절연막(17)에 설치한 콘택트구멍(17a)과 열림구(17b, 17c)및 게이트 절연막(13)의 열림구(13a)내에도 성막되고, 박막 트랜지스터 소자(10)의 소스전극(16S)상에 데이타라인 단자부(DLa) 및 게이트라인 단자부(GLa)의 하층막(소스, 드레인용금속막 및 게이트용 금속막)(16)(12)상에 적층한다.
다음에, 제8D도에 도시한 바와같이 상기 투명도전막(18)을 포토리소그래피법에 의하여 화소전극과 데이타라인 단자부(DLa)및 게이트라인 단자부(GLa)의 상층막의 형상에 패터닝하고 TFT 패널을 완성한다.
본 발명의 재3 실시예를 제9A도~E도 및 제10도를 참조하여 설명한다. 더욱이 제9A도∼E도는 각각 TFT 패널의 박막 트랜지스터 부분과 드레인라인의 단자부 및 드레인라인의 단자부의 단면을 도시한 것이다.
(공정 1)
우선 제9A도에 도시한 바와같이 유리등으로 된 투명한 기판(11)상에 Al 또는 Al 합금, Cr, Ta등으로 된 게이트용 금속막을 성막하고 이 금속막을 포토리소그래피법에 의하여 패터닝하여 게이트라인GL(제10도 참조) 및 게이트전극(12G)을 형성한다. 더욱이 제9A에 있어서, (GLa)는 게이트라인(GL)의 단자부이다.
(공정 2)
다음에, 상기 제9A도에 도시한 바와같이 상기 기판(11)상에 상기 게이트라인 GL 및 게이트전극(16G)을 덮고, SiN등으로 된 게이트 절연막(13)과 a-Si로 된 i형 반도체층(14)과 n형 불순물을 도프한 a-Si로 된 n형 반도체층(15)과, Al 또는 Al 합금, Cr, Ta등으로된 소스, 드레인용 금속막(16)을 순차 성막한다.
(공정 3)
다음은, 제9B도에 도시한 바와같이 상기 소스, 드래인용 금속막(16)과 n형 반도체층(15)과 i형 반도체층(14)을 포토리소그래피법에 의하여 드레인라인(DL)(제10도 참조)의 형상 및 트랜지스터 소자영역의 외형에 패터닝한다. 더욱이 제9B도에 있어서 (DLa)는 드레인라인(DL)의 단자부이다.
(공정 4)
다음에, 상기 제9B도에 도시한 바와같이 상기 게이트절연막(13)상에 패터닝한 소스, 드레인용 금속막(16)을 덮어서 ITO등으로 된 투명도전막(18)을 성막한다.
(공정 5)
다음에 제9C도에 도시한 바와같이 상기 투명도전막(18)을 포토리소그래피법에 의하여 화소전극(18a)을 소스, 드레인 전극(16S, 16D)및 드레인 라인(DL)의 형상으로 패터닝함과 함께 이 투명도전막(18)의 패터닝에 사용한 레지스트 마스크(23)를 이용하여, 상기 트랜지스터소자 영역의 소스, 드레인용 금속막(16)을 에칭하고, 이 소스드레인용 금속막(16)을 소스전극(16S)과 드레인 전극(16D)로 분리한다.
상기 (공정 3)~(공정 5)에 의하여 형성된 소스, 드레인전극(16S, 16D)및 드레인라인(DL)은 소스, 드레인용금속막(16)과 그위의 투명도전막(18)으로된 2층막 구성이고, 또 상기 n형 반도체층(15)과 i형 반도체층(14)은 드레인라인(DL) 하측에도 그 단자부(DLa)를 포함하는 전역에 걸쳐서 남아 있다.
더욱이, 이 실시예에서는 상기 투명도전막(18)은 소스, 드레인전극(16S, 16D)부 및 드레인라인(DL)부에서, 상기 소스, 드레인용금속막(16)의 패터닝폭보다 약간 넓게 패터닝하고 있고, 따라서 소스, 드레인전극(16S, 16D)의 채널 영역측의 가장자리부를 제외한 부분 및 드레인라인(DL)은 소스, 드레인용 금속막(16)의 측면도 투명도전막(18)으로 덮어진 구조로 되어 있다.
(공정 6)
다음에, 상기 제9C도에 도시한 바와같이 상기 투명도전막(18)의 패터닝에 사용한 레지스트 마스크(23)를 남겨둔채, 상기 n형 반도체층(15)의 양극산화처리를 하고, 이 n형 반도체층(15)의 소스전극(16S)하의 부분의 드레인 전극(16D)하의 부분을 전기적으로 분리하여 박막 트랜지스터소자(10)를 완성한다.
이 n형 반도체층(15)의 양극산화처리는 기판(11)을 전해액중에 침지하여 상기 n형 반도체층(15)을 전해액중에 있어서 대향전극(백금전극)과 대향시키고, n형 반도체층(15)을 양극으로 하고, 대향전극을 음극으로서, 이 양극간에 전압을 인가하여 행한다. 이와같이 전해액중에 있어서 n형 반도체층(15)과 대향전극의 사이에 전압을 인가하면, 양극인 n형 반도체층(15)의 레지스트 마스크(23)로 덮혀지지 않은 영역(전해액중에 접하는 영역)이 화성반응을 일으켜서 양극간화되고, 이 n형 반도체층(15)의 산화영역이 산화절연층(15a)이 된다.
더욱이, 이 경우 n형 반도체층(15)은 그 표면측으로 부터 산화되어가지만 그 산화깊이는 주로 인가전압에 의하여 결정되기 때문에 n형 반도체층(15)의 층두께에 따라서는 인가전압을 설정하면, n형 반도체층(15)의 산화영역을 그 전두께에 걸쳐서 양극산화할수 있다, 이와같이 n형 반도체층(15)의 산화영역을 그 전두께에 걸쳐서 양극산화하면, 이 n형 반도체층(15)의 소스전극(16S)하의 부분과 드레인전극(16D)하의 부분이 전기적으로 분리된다.
또, 상기 양극산화처리에 있어서의 n형 반도체층(15)으로의 통전은, 그 위에 적층된 소스, 드레인용금속막(16)과 그위의 투명도전막(18)으로 된 드레인 라인(DL) 및 드레인 전극(16D)을 전류경로로 하여 통전할수가 있기 때문에 드레인 라인(DL)에 따라 형성되는 모든 박막 트랜지스터 소자(10)의 n형 반도체층(15)을 균일하게 양극산화할 수가 있다.
(공정 7)
다음은 상기 레지스타 마스크(23)를 박리한 후 제9D도에 도시한 바와같이 기판(11)상에 SiN등으로 된 보호절연막(17)을 성막한다.
(공정 8)
다음은 제9E도에 도시한 바와같이 상기 보호절연막(17)을 포토리소그래피법에 의하여 화소전극(18a)상의 부분과 드레인라인(DL)의 단자부(DLa) 및 게이트라인(GL)의 단자부(GLa)상의 부분을 제거한 형상으로 패터닝함과 동시에 게이트 절연막(B)의 게이트라인 단자부(GLa)상의 부분을 에칭에 의하여 제거하여 화소전극(18a)과 드레인라인 단자부(DLa) 및 게이트라인 단자부(GLa)를 노출시키고, TFT 패널을 완성한다.
즉, 상기 TFT 패널의 제조방법은 n형 반도체층(15)의 소스, 드레인전극(16S, 16D)사이의 부분을 양극 산화처리에 의하여 산화절연층(15a)으로서 전기적으로 분리하는 것이고, 이 제조방법은, 종래의 제조방법과 같이 n형 반도체층을 에칭하여 분리하는 것은 아니기 때문에 i형 반도체층(14)의 채널영역상에 블로킹층을 형성하여 두지 않더라도 제조과정에서 i형 반도체층(14)에 손상을 주지 않고, 따라서 블로킹층의 형성공정은 필요없다.
그리고, 상기 실시예의 제조방법에 있어서는 상기와 같은 공정으로 TFT 패널을 제조하고 있기 때문에 레지스트 마스크의 형성회수는,
(1) 게이트용 금속막의 패터닝시
(2) 소스, 드레인용 금속막(16)과 n형 반도체층(15) 및 i형 반도체층(14)의 드레인 라인(DL)형상 및 트랜지스터소자 영역외형으로 패터닝시
(3) 투명도전막(18)의 패터닝 및 소스, 드레인용 금속막(18)의 분리와 n형 반도체층(15)의 양극산화시
(4) 보호 절연막(17)의 패터닝시
의 합계 4회(종래의 제조방법에서는 5회)로 된다.
따라서, 상기 제조방법에 의하면, i형 반도체층(14)의 채널 영역에 손상을 주지않고, 더욱이 적은 레지스트 마스크 형성회수로 고능율이며 저코스트로 TFT 패널을 제조할수가 있다.
더욱이, 상기 제조방법은 i형 반도체층(14)의 채널영역상에 블로킹층을 형성하는 것이 아니기 때문에 종래의 제조방법에 비교하여 TFT 패널의 제조비율을 향상시킬수가 있다.
즉, 종래의 제조방법에서는 i형 반도체층에 핀홀이 있으면, 이 i형 반도체층상에 성막된 블로킹층을 포토리소그래피법에 의하여 패터닝할때의 에칭시에 블로킹층의 에칭액이 i형 반도체층외 핀홀을 통하여 게이트 절연막에 도달하고, 이 게이트 절연막도 에칭하여 핀홀결함을 발생시켜 버린다. 그리고 이와같이 게이트 절연막에 핀홀결함이 발생하면, 박막 트랜지스터 부분이나 라인교차부에 층간단락(게이트전극과 소스, 드레인 전극과의 단락이나, 게이트라인 드레인라인과이 단락)이 발생하고, TFT 패널의 제조비율이 나빠진다.
이것에 대하여 상기 실시예의 제조방법은 i형 반도체층상에 블로킹층을 형성하는 것이 아니기 때문에 종래의 제조방법과 같이 블로킹층의 패터닝시에 게이트 절연막도 에칭되는 일 없고, 따라서, 상기 층간 단락의 발생을 없애서, TFT패널의 제조비율을 향상시킬수가 있다.
본 밞여의 제조방법은 n형 반도체층의 소스, 드레인 전극간의 부분을 양극산화처리에 의하여 산화절연층으로서 전기적으로 분리하는 것이고, 이 제조방법은 n형 반도체층을 에칭하여 분리하는 것이 아니기 때문에 i형 반도체층의 채널 영역상에 블로킹층을 형성시켜 놓지 않아도 제조과정에서 i형 반도체층에 손상을 주지않기 때문에 블로킹층의 형성공정은 필요없다.
그리고, 이 제조방법에 의하면 TFT 패널을 제조공정에 있어서의 레지스트 마스크의 형성회수는 4회로 되기 때문에 5회의 레지스트 마스크 형성을 필요로 하는 종래의 제조방법에 비교하여 적은 레지스트 마스크 형성회수로서 고능율이고, 저코스트로 TFT 패널을 제조할수가 있다.
다음은 제4 실시예에 관한 패널의 제조방법을 제11A도∼F도 및 제12도를 참조하여 설명한다.
(공정 1)
우선, 제 11A도에 도시한 바와같이 유리등으로 된 투명한 기판(11)상에 ITO 막 등의 하층막(12a)과 이 하층막(12a)상에 적충한 Al 또는 Al 합금막등의 상호막(12b)으로된 2층막 구조의 게이트라인 GL(제12도 참조) 및 게이트 전극(12G)을 형성한다. 더욱이 제11A도에 있어서, GLa는 게이트라인 GL의 단자부이다. 이 게이트라인 GL 및 게이트 전극(12G)는 기판(11)상에 상기 하층막(12a)과 상층막(12b)을 순차로 성막하고, 이 적층막을 포토리소그래피법에 의하여 패터닝하여 형성한다.
(공정 2)
다음에 상기 제11A도에 도시한 바와같이 상기 기판(11)상에 상기 게이트 라인(GL) 및 게이트 전극(12G)을 덮어서 SiN등으로 된 게이트절연막(13)과 a-Si로 된 i형 반도체층(14)과, n형 불순물을 도프한 a-Si로된 n형 반도체층(15)과, Cr등으로 된 소스,. 드레인용 콘택트층(19)과를 순차 성막한다.
(공정 3)
다음은 제11B도에 도시한 바와같이 상기 콘택트층(19)과 n형 반도체층(15)과 i형 반도체층(14)과를 포토리소그래피법에 의하여 트랜지스터 소자영역의 외형에 패터닝한다.
(공정 4)
다음은, 제11C도에 도시한 바와같이 게이트 절연막(13)상에 상기 패터닝한 각층(16, 15, 14)를 덮고, ITO등으로된 투명도전막(18)과 Al 또는 Al 합금등으로된 소스, 드레인용금속막(16)과를 순차 성막한다.
(공정 5)
다음에, 제11도 D에 도시한 바와같이 상기 소스, 드레인용금속막(16)과 투명도전막(18)을 포토리소그래피법에 의하여 화소전극(18a)과 소스, 드레인전극(16S, 16D) 및 드레인라인 DL(제12도 참조)의 형상으로 패터닝함과 함께, 이 금속막(16) 및 투명도전막(18)의 패터닝에 사용한 레지스트 마스크(21)를 이용하여, 상기 콘택트층(19)을 에칭하고, 이 콘택트층(19)을 소스전극측부와 드레인 전극측부와로 분리한다. 더우기, 이때 콘택트층(19)은 패터닝된 금속막(16) 및 투명도전막(18)으로 덮혀져 있지 아니한 부분도 에칭되어서 소스, 드레인 전극(16S, 16D)의 형상으로 패터닝된다.
상기 (공정 3)∼(공정 5)에 의하여 형성된 소스, 드레인 전극(16S, 16D)은 콘택트층(19)과 투명도전막(18)과 금속막(16)으로된 3층막 구조가 되고 또, 드레인 라인 DL는 그 단자부 DLa를 포함하여 상기 투명도전막(18)과 금속막(16)으로된 2층 구조가 된다.
(공정 6)
다음에, 상기 제11D도에 도시한 바와같이 상기 소스, 드레인용 금속막(16)과 투명도전막(18)의 패터닝에 사용한 레지스트 마스크(21)를 남긴채, n형 반도체층(15)의 양극산화처리를 하고, 이 n형 반도체층(15)을 소스, 드레인전극(16S, 16D)간의 부분에 있어서 전기적으로 분리하여 박막 트랜지스터 소자(10)를 완성한다.
이 n형 반도체층(15)의 양극산화처리는 기판(11)을 전해액 중에 침지하여 상기 n형 반도체층(15)을 전해액중에 있어서 대향전극(백금전극)과 대향시키고, n형 반도체층(15)을 양극으로 하고, 대향전극을 음극으로하여, 이 양극간에 전압을 인가하여 처리한다. 이와같이 전해액중에 있어서 n형 반도체층(15)과 대형전극의 사이에 전압을 인가하면, 양극인 n형 반도체층(15)의 레지스트 마스크(21)로 덮혀져 있지 않은 영역(전해액중에 접하는 영역)이 화성반응을 일으켜서 양극산화되고, 이 n형은 반도체층(15)의 산화영역이 산화절연층(15a)이 된다.
더욱이, 이 경우, n형 반도체층(15)은 그 표면측으로 부터 산화되어 가지만 그 산화깊이는 주로 인가전압에 의하여 결정되기 때문에 n형 반도체층(15)의 층두께에 따라서는 인가전압을 설정하면 n형 반도체층(15)의 산화영역을 그 전두께에 걸쳐서 양극산화할 수가 있다. 이와같이 n형 반도체층(15)의 산화영역을 그 전두께에 걸쳐서 양극산화하면, 이 n형 반도체층(15)의 소스전극(16S)하의 부분과 드레인 전극(16D)하의 부분이 전기적으로 분리된다.
또, 상기 양극산화처리에 있어서의 n형 반도체층(15)으로의 통전은 투명도전막(18)과 그 위의 금속막(16)으로 된 드레인 라인(DL)을 전류경로로 하고, 이 드레인 라인(DL)으로부터 드레인 전극(16D)의 콘택트층(19)을 개재히여 통정할수 있기 때문에 드레인 라인(DL)에 따라 형성되는 모든 박막 트랜지스터 소자(10)의 n형 반도체층(15)을 균일하게 양극산화할 수가 있다.
(공정 7)
다음의 상기 레지스트 마스크(21)를 박리한후, 제11E도에 도시한 바와같이 기판(11)상에 SiN등으로 된 보호절연막(17)을 성막한다.
(공정 8)
다음은 제11F도에 도시한 바와같이 상기 보호절연막(17)을 포토리소그래피법에 의하여 화소전극(18a)상의 부분과 드레인라인(DL)의 단자부(DLa) 및 게이트라인(GL)의 단자부(GLa) 상의 부분을 제거한 형상으로 패터닝하고, 동시에 게이트 절연막(13)의 게이트라인 단자부(GLa)상의 부분을 에칭하여 제거하므로서 화소전극(18a)과 드레인 라인 단자부(BLa) 및 게이트라인 단자부(GLa)를 노출시킨다.
(공정 9)
다음은 제11F도에 도시한 바와같이 상기 절연막(17)(13)의 패터닝을 사용한 레지스트 마스크(도시없음)를 남긴 상태로, 화소전극(18a)상의 소스, 드레인용 금속막(16)을 에칭하여 제거하고, 이후 상기 레지스트마스크를 박리하여 TFT 패널을 완성한다.
더욱이, 상기 제조방법에 있어서는 화소전극(18a)상의 금속막(16)을 에칭하여 제거할때에 절연막(17, 13)의 패터닝에 의하여 노출된 드레인라인 단자부(DLa)의 상층막인 금속막(16)과 게이트라인 단자부(GLa)의 상층막인 금속막(Al 또는 Al 합금막 등)(12b)이 에칭되지만 이들 단자부 DLa, GLa 의 하층막(ITO막등)(17, 12a)은 Al 또는 Al 합금등으로 된 상기 금속막(16)에 대한 에칭선택비가 크기 때문에 이 하층막(17, 12a)은 거의 에칭되지 않고 제11F도에 도시한 바와같이 잔류한다. 따라서 이 하층막(17, 12a)을 상기 단자부 DLa, GLa로 할수가 있다.
즉, 상기 TFT패널의 제조방법은 n형 반도체층(15)의 소스, 드레인전극(16S, 16D)사이의 부분을 양극산화처리에 의하여 산화절연층(15a)으로서 전기적으로 분리하는 것이고, 이 제조방법은 종래의 제조방법과 같이 n형 반도체층을 에칭하여 분리시키는 것이 아니기 때문에 i형 반도체층(14)의 추출채널영역상에 블로킹층을 형성하여 두지 아니하여도 제조과정에서 i형 반도체층(14)에 손상을 주지않고 따라서 블로킹층의 형성공정은 필요없는 것이다.
그리고 상기 실시예의 제조방법에 있어서는, 상기와 같은 공정으로 TFT 패널을 제조하고 있기 때문에 레지스트 마스크의 형성회수는.
(1) 게이트용 금속막(하층막)(12a)와 상층막(12b)의 패터닝시,
(2) 소스, 드레인용 콘택트층(19)과 n형 반도체층(15)및 i형 반도체층(14)의 트랜지스터 소자 영역외측으로의 패터닝시,
(3) 소스, 드레인용금속막(16)과 투명도전막(18)의 패터닝 및 콘택트층(19)의 분리와 n형 반도체층(15)의 양극산화시,
(4)보호 절연막(17)의 패터닝 및 게이트 절연막(13)의 게이트라인 단자부상의 부분의 제거와 소스, 드레인용 금속막(16)의 화소전극(18a)상의 부분 제거시,
의 합계 4회로 된다.
따라서, 상기 제조방법에 의하면, 상기 실시예와 동일하게 레지스트 마스크 형성 회수로 고능율이고 저코스트인 TFT 패널을 제조할 수가 있다. 더욱이, 상기 제조방법은 i형 반도체층(14)의 채널영역상에 블로킹층을 형성하는 것이 아니기 때문에 종래의 제조방법에 비교하여 TFT 패널의 제조비율을 향상 시킬수가 있다.
더욱이, 상기 실시예에수는 게이트라인(GL) 및 게이트전극(G)를, ITO막등으로 된 하층막(12a)상에 Al 또는 Al 합금등으로 된 상층막(12b)을 적층한 2층막으로 하고 있지만, 이 게이트라인(GL) 및 게이트전극(G)는, 상기 실시예와 반대로, 하층막(12a)을 Al 또는 Al 합금막등으로 하고, 상층막(12b)를 ITO막 등으로 한 2층막으로 하여도 되고, 이렇게 하면 게이트라인(GL)의 단자부(GLa)를 2층막인채 남길가 있다.
다시, 상기 게이트라인(GL) 및 게이트전극(12G)은 단층의 금속막으로 형성하여도 되고 그 경우도 이 금속막을 소스, 드레인용금속막(16)에 대한 에칭선택비가 큰 금속으로 형성하든가, 또는 금속막 표면을 양극산화하여 두면, 화소전극(18a)상의 소스, 드레인용 금속막(16)을 제거할때에 게이트라인(GL)의 단자부(GLa)가 에칭되는 일은 없다.
다음에서 본 발명의 제5 실시예를 제13∼제17H도를 참조하여 설명한다.
우선, TFT 패널의 구성을 설명한다. 제13도는 TFT 패널의 일부분의 평면도, 제14도, 제15도 및 제16도는 제13도의 XIV-XIV선, XV-XV선 및 XVI-XVI선에 따른 확대단면도이다.
이 TFT 패널은 유리등으로 된 투명한 기판(11)상에 화소전극(18a)과, 그 능동소자인 박막 트랜지스터소자(TFT)(10)를 형성한 것이다.
상기 박막 트랜지스터소자(10)는 제13도 및 제14도에 도시한 바와같이 기판(11)상에 형성한 게이트전극(12G)과, 이 게이트전극(12G)을 덮는 게이트 절연막(13)과, 이 게이트절연막(13)상에 형성된 i형 반도체층(14)과 이 i형 반도체층(14)상에 n헝 반도체층(15)과 콘택트층(19)과를 개재하여 형성된 소스전극(16S)및 드레인 전극(16D)과로 구성되어 있다.
더욱이, i형 반도체층(14)은 a-Si로 형성되고, n형 반도체층(15)은 n형 불순물을 도프한 a-Si로 형성되고, 콘택트층(19)은 Cr등의 금속으로 형성되어 진다.
또, 이 박막 트랜지스터 소자(10)의 게이트 전극(12G)은 기판(11)상에 형성된 게이트라인 GL에 일체로 형성되어 있고, 게이트 절연막(13)은 게이트 전극(12G)및 게이트라인(GL)을 덮고 기판(11)의 대략 전면에 형성되어 있다. 이 게이트 절연막(12)은 SiN등으로 형성되어 있고, 이 게이트 절연막(13)상에는 드레인 전극(16D)에 연결된 데이타라인(DL)이 형성되어 있다. 상기 게이트 전극(12G)및 게이트라인(GL)은 Al 또는 Al 합금등의 게이트용 금속막(12)으로 형성되고, 또 소스, 드레인 전극(16S)(16D)및 데이타라인(DL)은 Al 또는 Al 합금등의 소스, 드레인용 금속막(16)으로 형성되어 있다.
상기 화소전극(18a)은 상기 게이트 절연막(투명막)(13)상에 설치되어 있다. 이 화소전극(18a)은, 그 단부를 박막 트랜지스터소사(10)의 소스측 콘택츠층(19)과 소스전극(16S)과의 사이에 개재시켜서 형성하므로서 상기 소스전극(16S)에 접속되어 있다. 더욱이 이 화소전극(18a)의 단부는 소스전극(16S)보다 적은 면적에 형성되어 있고, 소스전극(16S)은 화소전극단부가 개재되지 않는 부분에서는 직접 n형 반도체층(15)에 접하고 있다.
또, 상기 박막 트랜지스터 소자(10)의 드레인 전극(16D)과 그 하측의 드레인측 콘택트층(19)과의 사이에는 상기 화소전극(18a)과 같은 투명도전막(ITO막 등)(18)으로된 도전층(18b)이 설치되어 있고, 상기 소스측 및 드레인측의 콘택트층(19)은 각각 상기 화소전극(18a)의 단부 및 상기 도전층(18b)과 동일한 형상으로 형성되어있다.
더욱이, 상기 도전층(18b) 및 드레인측 콘택트층(19)은 드레인전극(16D)보다 작은 면적에 형성되어서 전체를 드레인전극(16B)으로 덮혀져 있고, 드레인 전극(16D)은 도전층(18b)이 개재되어 있지 않은 부분에서는 직접 n형 반도체층(15)에 접하고 있다.
더욱이, 상기 박막 트랜지스터소자(10)의 n형 반도체층(15)은 i형 반도체층(14)상에 그 전역에 걸쳐서 형성되어 있고, 이 n형 반도체층(15)의 소스, 드레인 전극(16S, 16D)사이의 부분은 이 부분을 층두께 전체에 걸쳐서 산화시킨 산화절연층(15a)으로 되어 있다.
더욱이, 이 실시예의 TFT 패널에서는 그 표면에 SiN등으로 된 보호절연막(투명막)(17)을 설치하고 있고, 상기 데이타라인(DL)의 단자부(DLa)는 제15도 및 제13도에 도시한 바와같이 그 상측에 보호 절연막(17)에 열림 구(17b)를 형성하므로서 노출되어 있다.
또, 게이트라인 GL의 단자부(GLa)는 제13도, 제16도에 도시한 바와같이 2층 구조로 되어 있고, 그 하층막은 상기 게이트용 금속막(12)으로 형성되고, 상층막은 상기 소스, 드레인용 금속막(16)으로 형성되어 있다. 더욱이, 상기 상층막(소스, 드레인용 금속막)(16)은 게이트 절연막(13)에 설치한 열림구(13a)내에 충진되어서 상기 하층막(게이트용 금속막)(12)상에 적층되어 있다. 그리고, 이 게이트 라인 단자부(GLa)는 그 위에 보호절연막(17)에 열림구(17c)를 형성하므로써 노출되어 있다.
즉, 상기 TFT 패널은 박막 트랜지스터소자(10)의 n형 반도체층(15)을 그 소스, 드레인전극(16S, 16D) 사이의 부분을 산화절연층(15a)으로 하므로서 소스측과 드레인측과에 전기적으로 분리시킨 것이고, 상기 실시예와 동일한 효과가 있다.
더욱이, 이 실시예의 TFT 패널에 있어서는 상기 소스전극(16S)과 그 하측의 소스측 콘택트층(19)과의 사이에 단부를 개재시켜서 형성한 화소전극(18a)과 같은 투명도전막으로된 도전층(18)을 상기 드레인전극(16D)과 그 하측 드레인측 콘택트층(19)과의 사이에도 설치하여 소스측 및 드레인측의 콘택트층(19)을 화소전극(18a)의 단부 및 드레인전극 D부의 도전층(18)과 각각 동일한 형상으로 형성하고 있기 때문에 그 제조에 있어서 화소전극(18a)과 콘택트층(19)과를 동일 공정으로 패터닝 할수가 있다.
다음은, 상기 제5 실시예의 TFT 패널의 제조방법을 제17A도∼H도를 참조하여 설명한다.
제17A도∼D도 및 제17E도∼H도는 각각 TFT 패널의 박막 트랜지스터 부분과 데이타라인 단자부 및 데이타라인 단자부의 단면을 표시한 것이다.
(공정 1)
우선, 제17A도에 도시한 바와같이 유리등으로 된 투명한 기판(11)상에 게이트 전극(12G) 및 게이트라인(GL)(제13도 참조)을 형성한다. 이 게이트전극(12G) 및 게이트라인(GL)은 기판(11)상에 게이트용 금속막(12)을 성막하고, 이 금속막(12)을 포토리소그래피법에 의하여 패터닝하여 형성한다. 더욱이, 제17A도에 있어서 도면 상우단에 표시한 금속막(12)의 일부는 게이트라인 단자부(GLa)의 하측막이다.
(공정 2)
다음에 상기 제17A도에 도시한 바와같이 상기 기판(11)상에 상기 게이트전극(12G)및 게이트라인(GL)을 덮고, 게이트 절연막(13)과, i형 반도체층(14)과, n형 반도체층(15)과, 콘택트층(19)과를 순차 성막한다.
(공정 3)
다음은, 제17B도에 도시한 바와같이 상기 콘택트층(19)과 n형 반도체층(15)과 i형 반도체층(14)과를 포토리소그래피법에 의하여 트랜지스터소자 영역의 외형에 패터닝한다.
(공정 4)
다음은 제17C도에 도시한 바와같이 게이트절연막(13)상에 상기 패터닝한 각층(19, 15, 14)을 덮어서 ITO등의 투명도전막(18)을 성막한다.
(공정 5)
다음에 제17D도에 도시한 바와같이 상기 투명도전막(18)을 포토리소그래피법에 의하여 패터닝하고, 단부가 소스전극 형성영역에 중합하는 화소전극(18a)과 드레인 전극 형성 영역에 설치하는 도전층(18b)과를 형성함과 동시에 상기 콘택트층(19)을 상기 화소전극(18a)의 단부 및 상기 도전층(18b)과 동일형상으로 패터닝한다. 더욱이 상기 화소전극(18a)의 단부 및 그 하측의 소스측 콘택트층(19)은 소스전극 형성 영역보다 작은 면적에 패터닝하고, 또 상기 도전층(18b)과 그 하측의 드레인측 콘택트층(19)은 드레인 전극 형성영역보다 작게 또, 이 영역내에 완전하게 수납되는 면적에 패터닝한다.
(공정 6)
다음은 상기 제17도 D에 도시한 바와같이 게이트 절연막(13)에 게이트라인 단자부(GLa)의 하층막(게이트용 금속막)(12)을 노출시키는 열림구(13a)를 포토그리소그래피법에 의하여 형성한다.
(공정 7)
다음은, 제17E도에 도시한 바와같이 게이트 절연막(13)상에 패터닝한 투명도전막(18)등을 덮고 소스, 드레인용 금속막(16)을 성막한다. 이때 소스, 드레인용 금속막(16)은 게이트 절연막(13)에 형성한 상기 열림구(13a)내에도 충진된다.
(공정 8)
다음은, 제17F도에 도시한 바와같이 상기 소스, 드레인용 금속막(16)을 포토리소그래피법에 의하여 패터닝하고, 소스, 드레인전극(16S, 16D)및 데이타라인(DL)(제13도 참조)와, 게이트라인 단자부(GLa)의 상층막을 형성한다. 더욱이, 소스, 드레인 전극(16S, 16D)은 화소전극(18a)의 단부 및 상기 도전층(18b)을 덮는 면적에 형성한다. 또 제17F도에 있어서 DLa는 데이타라인(DL)의 단자부이고, 이 데이타라인 단자부(DLa)는 상기 소스, 드레인용 금속막(16)만으로 혈성된다.
(공성 9)
다음은, 상기 제17F도에 도시한 바와같이 상기 소스, 드레인용 금속막(16)의 패터닝을 사용한 레지스트 마스크(23)을 잔류시킨채 n형 반도체층(15)의 산화처리를 하며, 그 소스, 드레인 전극(16S, 16D)사이 부분을 그 층 두께 전체에 걸쳐서 산화시킨 산화절연층(15a)으로 하고, 이 산화절연층(15a)에 의하여 n형 반도체층(15)을 소스측과 드레인측과에 전기적으로 분리하여 박막 트랜지스터 소자(10)을 완성한다.
이 n형 반도체층(15)의 산화처리는 상기 실시예와 동일하게 양극산화에 의하여 행할수가 있다.
상기 양극산화에 있어서의 n형 반도체층(15)으로의 통전은 데이타라인(DL)를 전류경로로 하고, 이 데이타라인(DL)에서 드레인 전극(16D)을 개재하여 행할수가 있기 때문에 데이타라인(DL)에 따라 형성되는 모든 박막 트랜지스터 소자(10)의 n형 반도체층(15)을 균일하게 양극 산화할수가 있다.
이 경우, 드레인 전극(16D)및 데이타라인(DL)의 측면은 래지스트마스크(22)로 덮혀져 있지 않기 때문에 이 드레인 전극(16D)및 데이타라인(DL)의 측면도 양국산화되지만, 이 드레인 전극(16D)및 데이타라인(DL)는, 그 측면이 산화 절연층이 될 뿐이고 중앙부는 산화되지 아니한다.
또, 드레인 전극(16D) 하측의 도전층(18b)이 드레인 전극(16D)외측에 노출되어 있으면, 전류가 도전층(18b)의 노출 부분과 상기 대향전극과의 사이로 흘러서(이 도전층(18b)과 ITO등의 산화물로서 화성반응을 일으키지 아니하므로, 전류가 도전층(18b)의 노출 부분과 대향전극과의 사이에 계속 흐른다), n형 반도체층(15)에는 전류가 거의 흐르지 않게 되고, 그 때문에 n형 반도체층(15)을 양극산화 시킬수가 없게 되지만 상술한 바와같이 드레인 전극(16D)을 상기 도전층(18D)을 덮는 면적으로 형성해 두면, n형 반도체층(15)과 대향전극과의 사이에 전류를 흐르게 하여 n형 반도체층(15)을 양극산환 시킬 수가 있다.
(공정 10)
다음은, 상기 레지스트 마스크(22)를 박리하고, 이후에 제17G도에 도시한 바와같이 보호전연막(17)을 성막한다.
(공정 11)
다음은, 제17H도에 도시한 바와같이 상기 보호절연막(17)을 포토리소그래피법에 의하여 패터닝하여 데이타라인 단자부(DLa) 및 게이트라인 단자부(GLa) 상에 열림구(17b, 17c)를 형성하고, 이들 단자부(DLa, GLa)를 노출시켜서 TFT 패널을 완성한다.
상기 TFT 패널의 제조방법에 의하면 투명도전막(18)을 패터닝하여 단부가 소스전극 형성영역에 중합하는 화소전극(18a)과 드레인 도전형성 영역에 설치하는 도전층(18b)과를 형성할때에 콘택트층(19)을 상기 화소전극(18a)의 단부 및 상기 도전층(18b)과 동일 형상으로 패터닝하고, 또, 소스, 드레인용 금속막(16)의 패터닝에 사용한 레지스트 마스크(22)를 잔류시킨 채 n형 반도체층(15)의 산화처리를 실시하여, 이 n형 반도체층(15)의 소스, 드레인 전극(16S, 16D)간의 부분을 산화 절연층(15a)으로 하고 있기 때문에 적은 레지스트 마스크 형성회수로 상기 TFT 패널을 제조할수가 있다.
즉, 상기 제조방법에 의하여 TFT 패널을 제조할 경우의 레지스트 마스크의 형성회수는,
(1) 게이트용 금속막(12)의 패터닝시
(2) 콘택트층(19)과 n형 반도체층(15) 및 i형 반도체층(14)의 트랜지스터 소자 열역 외형으로의 패터닝시
(3) 투명도전막(18)과 그 하측의 콘택트층(19)의 패터닝시
(4) 게이트절연막(13)으로의 열림구(13a)의 형성시
(5) 소스, 드레인용 금속막(16)의 패터닝 및 n형 반도체층(15)의 양극산화시
(6)보호절연판(17)으로의 열림구(17b, 17c)의 형성시의 합계 6회로서 된다.
따라서, 상기 제조방법에 의하면 상기 TFT 패널을 적은 레지스트 마스크 형성회수로 고능률이며, 저코스트로 제조할수가 있다.
더욱이, 상기 실시예에서는 게이트라인(GL)의 단자부(GLa)를 게이트용 금속막(12)을 하층막으로 하고, 소스, 드레인용 금속막(16)을 상층막으로 하는 2층 구조로 하였지만, 이 게이트라인(GL)의 단자부(GLa)는 게이트용 금속막(12)만으로 형성하여도 된다. 그 경우는 게이트 절연막(13)에 설치하는 열림구(13a)를 보호절연막(17)에 열림구(17b, 17c)를 형성할때에 동시에 형성할수 있기 때문에 상기 실시예에서(공정 6)는 필요없게 되므로 레지스트 마스크의 형성회수는 다시 1회 적어지는 것이다.
또한, 상기 실시예에서는 n형 반도체층(15)의 소스, 드레인 전극(16S, 16D) 사이의 부분을 전해액중에서 화성반응을 일으켜주는 산화처리에 의하여 참가시키고 있지만, 이 n형 반도체층(15)의 산화처리는 가스분위기중에서 화상반응을 일으킨는 플라즈마산화에 의하여 행하여도 된다.

Claims (14)

  1. 절연성기판(11)과,이 절연성기판(11)상에 배치된 박막 트랜지스터소자(10)와, 이 박막 트랜지스터에 데이터신호를 공급하는 데이터라인(DL)을 구비하고, 상기 박막 트랜지스터소자(10)는, 게이트전극(12G)과, 게이트 절연막(13)과, 이 게이트 절연막(13)을 사이에 두고 대치하는 i형 반도체층(14)과, 이 i형 반도체층(14)에 접속하여 형성되고 양극 산화된 영역을 갖고 또한 도전성을 가진 n형 반도체막(15)과, 상기 i형 반도체층(14)의 일부에 상기 n형 반도체막(15)을 사이에 두고 접속되고, 상기 도전성을 가진 n형 반도체층(15)의 양극산화에 의해 절연막이 된 영역(15a)을 사이에 둔 위치에 배치되어 서로 절연막으로된 소스전극(16S)과 드레인전극(16D)으로 이루어지고, 상기 데이터라인(DL)은 그 표면을 보호하기 위한 양극산화막이 형성되고, 상기 드레인전극(16D)에 접속되어 있는 것을 특징으로 하는 박막 트랜지스터 패널.
  2. 제1항에 있어서, 상기 박막 트랜지스터(10)를 덮고, 상기 소스전극(16S) 상에 위치하는 부분에 열림구를 가진 보호절연막과, 이 보호절연막 상에 형성되고, 상기 열림구를 통하여 소스전극(16S)과 전기적으로 접속된 화소전극(18a)을 구비하여서 된 것을 특징으로 하는 박막 트랜지스터 패널.
  3. 제1항에 있어서, 상기 소스전극(16S) 및 드레인 전극(16D)과 n형 반도체층(15)과의 사이에 설치되고, 이들을 전기적으로 접속하는 콘택트층(19)과, 상기 소스전극(16S) 및 드레인전극(16D) 상에 각각 설치된 화소전극(18a) 형성용 투명도전막(18)을 구비하여서 된 것을 특징으로 하는 박막 트랜지스터 패널.
  4. 제1항에 있어서, 상기 n형 반도체층(15) 상에 서로 떨어져 설치된 1쌍의 콘택트층(19)과, 이를 콘택트층(19)과 상기 소스전극(16S) 및 드레인전극(16D) 사이에 각각 설치된 화소전극 형성용 투명도전막(18), 이들 콘택트층(19)과 투명도전막(18)을 사이에 두고 상기 소스전극 및 드레인전극과 n형 반도체층(15)은 전기적으로 접속되어 있는 것을 특징으로 하는 박막 트랜지스터 패널.
  5. 제4항에 있어서, 상기 드레인 전극과 그 하층에 형성된 콘택트층(19)과 투명전극은 실질적으로 동일형상인 것을 특징으로 하는 박막 트랜지스터 패널.
  6. 제4항에 있어서, 상기 드레인전극(16D) 측에 설치된 콘택트층(19)과 투명전극은 실질적으로 동일형상인 것을 특징으로 하는 박막 트랜지스터 패널.
  7. 제4항에 있어서, 상기 소스전극과 드레인전극 중, 적어도 드레인 전극은 상기 투명도전막(18)을 덮고있는 것을 특징으로 하는 박막 트랜지스터 패널.
  8. 절연성 기판과, 이 절연성 기판상에 서로 소정간격을 두고 배치된 복수의 박막 트랜지스터 소자와, 상기 박막 트랜지스터 소자(10) 상호간을 전기적으로 접속하는 수단을 구비하고; 상기 박막 트랜지스터 소자(10)는 게이트 전극(12G)과, 게이트 절연막(13)과, 이 게이트 절연막(13)을 사이에 두고 대치하는 i형 반도체층(14)과, 이 i형 반도체층을 접속하여 형성되고 양극산화된 영역을 갖고 또한 도전성을 가진 n형 반도체층(15)과, 상기 i형 반도체층(14)의 일부에 상기 n형 반도체층(14)을 사이에 두고 접속되고, 상기 도전성을 가진 n형 반도체층(15)의 양극산화에 의해 절연막으로 된 영역(15a)을 사이에 둔 위치에 배치되어 서로 절연막으로 된 소스 전극(16S)과 드레인 전극(16D)으로 이루어지고, 상기 전기적으로 접속하는 수단은, 상기 드레인전극에 접속된 데이터라인(LD)을 포함하고, 그 표면에 양극산화막이 형성되어 있는 것을 특징으로하는 박막 스트랜지스터 패널.
  9. 게이트 전극이 형성된 절연성기판상에 게이트 절연막과 i형 반도체층(14)과 도전성을가진 n형 반도체층(15)을 차례로 적층하는 제1공정과; 이 n형 반도체층 상에 전극형성막을 적층하는 제2공정과; 이 전극형성막을 패터닝하여, 채널영역을 사이에 두고, 서로 떨어진 소스전극 및 드레인전극을 형성하는 제3공정과; 상기 채널영역에 위치하는 도전성을 가진 n형 반도체층의 부분을 그 전체 두께에 걸쳐서 양극산화함으로써, 상기 도전성을 가진 n형 반도체층(15)을 소스전극 하에 위치하는 부분과 드레인 전극(16D)하에 위치하는 부분으로 전기적으로 분리함과 동시에 소스전극 및 드레인전극 중 적어도 상기 드레인전극 및 드레인라인 상에 양극산화막을 형성하는 제4공정을 구비하는 것을 특징으로 하는 박막 트랜지스터 패널의 제조방법.
  10. 제9항에 있어서, 상기 제4공정은, 상기 소스전극(16S)과 드레인전극(16D)의 각각의 표면을 양극산화하는 공정을 구비한 것을 특징으로 하는 박막 트랜지스터 패널의 제조방법.
  11. 제9항에 있어서, 상기 제3공정은, 상기 n형 반도체층(15)과 상기 전극형성막을 패터닝한 후에, 이 전극형성막을 덮어서 투명도전막(18)을 형성하는 제1 프로세스와, 이 투명도전막을 패터닝하여 채널영역을 사이에 두고 분리하는 제2 프로세스를 포함하는 것을 특징으로 하는 박막 트랜지스터 패널의 제조방법.
  12. 제9항에 있어서, 상기 제2 공정은 투명도전막(18)과 전극형성막을 순차 성막하는 프로세스를 포함하고, 상기 제3 공정의 패터닝은 상기 투명도전막(18) 및 전극형성막을 화소전극(18a) 형성의 부분으로 분리하고, 다음에 이 전극형성막의 화소전극(18a) 형상부분을 제거하는 프로세스를 갖는 것을 특징으로 하는 박막 트랜지스터 패널의 제조방법.
  13. 제9항에 있어서, 상기 제1의 공정은, 상기 n형 반도체층(15) 상에 콘택트 금속층을 형성하는 제1의 프로세스와, 상기 i형 반도체층(14)과 n형 반도체층(15)과 콘택트 금속층을 패터닝하여 소자 영역을 형성하는 제2의 프로세스와, 콘택트 금속층상에 투명도전막을 형성하는 제3의 프로세스와, 이 콘택트 금속층과 투명도전막(18)을 화소전극(18a)과 소스 및 드레인 전극영역 상의 부분을 남기고 제거하는 제4의 프로세스를 보유하고, 상기 제2공정은 남은 투명도전막(18)의 부분상에도 전극 형성막을 형성하는 박막 트랜지스터 패널의 제조방법.
  14. 제9항에 있어서, 상기 제1공정은, 상기 n형 반도체층(15) 상에 콘택트 금속층을 형성하는 프로세서를 가지며, 상기 제2공정은 이 콘택트 금속층상에 전극 형성막을 형성하는 공정이고, 상기 제3공정의 패터닝은 전극형성막의 패터닝 때에 이 콘택트 금속층을 채널영역을 사이에 두고 분리하고; 그리고 소스전극(16S)상에 열림구를 가진 보호막으로 기판을 덮는 제5공정과, 이 보호막 상에 소스전극(16S)과 보호막의 열림구를 통하여 전기적으로 접속된 화소전극(18a)을 형성하는 제6공정을 다시 구비하여서 된 것을 특징으로 하는 박막 트랜지스터 패널의 제조방법.
KR1019920016164A 1991-09-05 1992-09-04 박막 트랜지스터 및 그 제조방법 KR970003741B1 (ko)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP91-252845 1991-09-05
JP25284591A JP3175225B2 (ja) 1991-09-05 1991-09-05 薄膜トランジスタの製造方法
JP91-335553 1991-11-26
JP33555391A JP3114303B2 (ja) 1991-11-26 1991-11-26 薄膜トランジスタパネル及びその製造方法
JP91-335875 1991-11-27
JP33587591A JP3168648B2 (ja) 1991-11-27 1991-11-27 薄膜トランジスタパネルの製造方法
JP35132891A JP3104356B2 (ja) 1991-12-13 1991-12-13 薄膜トランジスタパネルおよびその製造方法
JP35132991A JP3094610B2 (ja) 1991-12-13 1991-12-13 薄膜トランジスタの製造方法
JP91-351329 1991-12-13
JP91-351328 1991-12-13

Publications (2)

Publication Number Publication Date
KR930015021A KR930015021A (ko) 1993-07-23
KR970003741B1 true KR970003741B1 (ko) 1997-03-21

Family

ID=27530248

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920016164A KR970003741B1 (ko) 1991-09-05 1992-09-04 박막 트랜지스터 및 그 제조방법

Country Status (2)

Country Link
US (1) US5334859A (ko)
KR (1) KR970003741B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083996B2 (en) 2009-12-25 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2821830B2 (ja) * 1992-05-14 1998-11-05 セイコーインスツルメンツ株式会社 半導体薄膜素子その応用装置および半導体薄膜素子の製造方法
JPH06250211A (ja) * 1993-02-23 1994-09-09 Hitachi Ltd 液晶表示基板とその製造方法
TW384515B (en) * 1993-07-14 2000-03-11 Frontec Inc Electronic device and its manufacturing method
US6700133B1 (en) * 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JPH08172202A (ja) * 1994-12-20 1996-07-02 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
KR0145900B1 (ko) * 1995-02-11 1998-09-15 김광호 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
JP3642876B2 (ja) * 1995-08-04 2005-04-27 株式会社半導体エネルギー研究所 プラズマを用いる半導体装置の作製方法及びプラズマを用いて作製された半導体装置
DE69635239T2 (de) 1995-11-21 2006-07-06 Samsung Electronics Co., Ltd., Suwon Verfahren zur Herstellung einer Flüssigkristall-Anzeige
KR100190041B1 (ko) * 1995-12-28 1999-06-01 윤종용 액정표시장치의 제조방법
US6682961B1 (en) * 1995-12-29 2004-01-27 Samsung Electronics Co., Ltd. Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof
KR100223901B1 (ko) * 1996-10-11 1999-10-15 구자홍 액정 표시장치 및 제조방법
JP3433632B2 (ja) * 1996-12-10 2003-08-04 カシオ計算機株式会社 薄膜トランジスタの製造方法
KR100255591B1 (ko) * 1997-03-06 2000-05-01 구본준 박막 트랜지스터 어레이의 배선 연결 구조 및 그 제조 방법
US6678017B1 (en) * 1998-06-08 2004-01-13 Casio Computer Co., Ltd. Display panel and method of fabricating the same
US6653216B1 (en) 1998-06-08 2003-11-25 Casio Computer Co., Ltd. Transparent electrode forming apparatus and method of fabricating active matrix substrate
KR100628681B1 (ko) * 1999-10-28 2006-09-28 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
US6461886B1 (en) 2000-05-13 2002-10-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002343578A (ja) * 2001-05-10 2002-11-29 Nec Corp 発光体、発光素子、および発光表示装置
JP4395612B2 (ja) * 2001-09-26 2010-01-13 カシオ計算機株式会社 液晶表示素子
JP4674544B2 (ja) * 2005-12-27 2011-04-20 セイコーエプソン株式会社 電気光学装置の製造方法
GB2448175B (en) * 2007-04-04 2009-07-22 Cambridge Display Tech Ltd Thin film transistor
TWI508304B (zh) * 2008-11-28 2015-11-11 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
WO2011058913A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101895561B1 (ko) 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP4941572B2 (ja) * 2010-03-31 2012-05-30 カシオ計算機株式会社 半導体装置及び発光装置並びに電子機器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0682839B2 (ja) * 1984-08-21 1994-10-19 セイコー電子工業株式会社 表示用パネルの製造方法
JPS6184057A (ja) * 1984-10-01 1986-04-28 Fuji Xerox Co Ltd 半導体装置の製造方法
JPS61164267A (ja) * 1985-01-17 1986-07-24 Nec Corp 薄膜トランジスタの製造方法
JPS6468730A (en) * 1987-09-09 1989-03-14 Seiko Instr & Electronics Manufacture of thin film transistor
US5166085A (en) * 1987-09-09 1992-11-24 Casio Computer Co., Ltd. Method of manufacturing a thin film transistor
GB2223353A (en) * 1988-09-30 1990-04-04 Philips Electronic Associated Thin-film transistor
DE68921567T2 (de) * 1988-11-30 1995-07-06 Nippon Electric Co Flüssigkristallanzeigetafel mit verminderten Pixeldefekten.
JPH02249272A (ja) * 1989-03-22 1990-10-05 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083996B2 (en) 2009-12-25 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR930015021A (ko) 1993-07-23
US5334859A (en) 1994-08-02

Similar Documents

Publication Publication Date Title
KR970003741B1 (ko) 박막 트랜지스터 및 그 제조방법
KR960011942B1 (ko) 박막트랜지스터(tft)패널 제조방법
EP0613038B1 (en) Liquid crystal display devices having a multi-layer gate busline composed of metal oxide and semiconductor
US5334860A (en) Panel having thin film element formed thereon
US6020599A (en) Liquid crystal display having separable gate lines and gate shorting bar when the connection portion is oxidized
EP0301571B1 (en) Thin film transistor array
US5427962A (en) Method of making a thin film transistor
KR950008931B1 (ko) 표시패널의 제조방법
EP0530834B1 (en) Thin-film transistor and method of manufacturing the same
EP0544069B1 (en) Thin-film transistor panel and method of manufacturing the same
KR0161325B1 (ko) 박막트랜지스터 어레이 및 액정표시장치
JP3094610B2 (ja) 薄膜トランジスタの製造方法
JP3076483B2 (ja) 金属配線基板の製造方法および薄膜ダイオードアレイの製造方法
JP3175225B2 (ja) 薄膜トランジスタの製造方法
JP3599174B2 (ja) 薄膜トランジスタパネル及びその製造方法
JPH01219721A (ja) 金属絶縁物構造体及び液晶表示装置
JP3168648B2 (ja) 薄膜トランジスタパネルの製造方法
JP3087408B2 (ja) 薄膜トランジスタパネルの製造方法
JPH0815733A (ja) 薄膜トランジスタパネルとその製造方法
JP2000035592A (ja) 液晶表示装置
JPH05150268A (ja) 薄膜トランジスタパネルの製造方法
JP3104356B2 (ja) 薄膜トランジスタパネルおよびその製造方法
JP2946755B2 (ja) 薄膜トランジスタマトリクス基板
JPH0792488A (ja) 液晶表示基板の製造方法
JPH06265933A (ja) 液晶表示装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

E902 Notification of reason for refusal
G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050711

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee