JP3087408B2 - 薄膜トランジスタパネルの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。

【０００２】

【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。

【０００３】図１２は従来のＴＦＴパネルの平面図であ
り、このＴＦＴパネルは、ガラスからなる透明基板１の
上に、複数本のゲートラインＧＬと、複数本のデータラ
インＤＬと、複数の薄膜トランジスタ２と、複数の画素
電極６とを形成した構成となっている。

【０００４】上記薄膜トランジスタ２は、一般に逆スタ
ガー構造とされており、この逆スタガー構造の薄膜トラ
ンジスタ２は、基板１上に形成した前記ゲートラインＧ
Ｌをゲート電極とし、このゲート電極を覆うゲート絶縁
膜３の上にｉ型半導体層を形成し、このｉ型半導体層５
の上にｎ型半導体層を介してソース，ドレイン電極を形
成した構成となっている。

【０００５】この薄膜トランジスタ２のゲート絶縁膜３
は、ゲートラインＧＬを覆って基板１の全面に形成され
ている。このゲート絶縁膜３はＳi Ｎ（窒化シリコン）
からなる透明膜であり、画素電極６はこのゲート絶縁膜
３の上に形成されている。この画素電極６は、ＩＴＯ等
からなる透明導電膜で形成されており、その一端部にお
いて薄膜トランジスタ２のソース電極に接続されてい
る。

【０００６】また、上記薄膜トランジスタ２は、ゲート
絶縁膜３の上にその全面にわたって形成したＳi Ｎから
なる保護絶縁膜７によって覆われており、データライン
ＤＬは、前記保護絶縁膜７の上に形成されている。この
データラインＤＬは、保護絶縁膜７に設けたコンタクト
孔において薄膜トランジスタ２のドレイン電極に接続さ
れている。なお、保護絶縁膜７には、各画素電極６を露
出させる開口が形成されている。

【０００７】さらに、ゲートラインＧＬおよびデータラ
インＤＬの一端は、図に二点鎖線で示した輪郭内の表示
領域（液晶表示素子の表示領域）Ａの外側に導出されて
おり、ゲートラインＧＬの導出端には広幅のゲートライ
ン端子ＧＬａが形成され、データラインＤＬの導出端に
は広幅のデータライン端子ＤＬａが形成されている。

【０００８】なお、ＴＦＴパネルには、全てのゲートラ
インＧＬの端子ＧＬａを同じ側に形成しているものもあ
るが、液晶表示素子の解像度を上げるためにゲートライ
ン数を多くしているＴＦＴパネルでは、各ゲートライン
端子間の間隔を確保するため、図１２のように各ゲート
ラインＧＬの端子ＧＬａを交互に反対側に形成してい
る。このゲートライン端子ＧＬａは、その上のゲート絶
縁膜３および保護絶縁膜７に開口を形成することによっ
て露出されている。

【０００９】また、図示しないが、上記ＴＦＴパネルの
表面には、薄膜トランジスタ２およびデータラインＤＬ
を覆うオーバーコート絶縁膜が形成され、その表面には
配向処理が施される。

【００１０】そして、アクティブマトリックス液晶表示
素子は、上記ＴＦＴパネルと、透明基板上に対向電極
（透明電極）を形成するとともにその上に配向処理を施
した図示しない対向パネルとを表示領域Ａを囲む枠状の
シール材を介して接着し、この両パネル間に液晶を封入
して製造されている。なお、上記基板１は複数のＴＦＴ
パネルを採取できる大型基板であり、この基板１に構成
された各ＴＦＴパネルは、その製造後または液晶表示素
子の組立て後に、図に一点鎖線で示した分断線Ｂに沿っ
て基板１を折断することにより個々のＴＦＴパネルに分
離されている。

【００１１】また、上記アクティブマトリックス液晶表
示素子においては、非選択期間中の画素電極に保持され
る電位の変動を小さくするために、上記ＴＦＴパネル
に、各画素電極６にそれぞれ対応させてストレージキャ
パシタを設けている。

【００１２】図１２において、ＣＬは上記ストレージキ
ャパシタを構成するためのキャパシタラインであり、こ
のキャパシタラインＣＬは、基板１上にゲートラインＧ
Ｌと同じ金属（Ａl ，Ａl 系合金，Ｔa ，Ｗ，Ｍo 等）
で形成されている。このキャパシタラインＣＬはゲート
ラインＧＬと平行に形成されており、ゲートラインＧＬ
に沿って並んでいる各画素電極６の一側縁部に対向して
いる。

【００１３】そして、ストレージキャパシタは、上記キ
ャパシタラインＣＬと画素電極６およびその間のゲート
絶縁膜３とで構成されている。このストレージキャパシ
タは、画素電極６の選択時（薄膜トランジスタ２のＯＮ
時）に画素電極６に印加される電荷を蓄積するもので、
このストレージキャパシタにより非選択期間中の画素電
極６の電位が保持される。

【００１４】また、上記キャパシタラインＣＬの両端は
表示領域Ａの外側に導出されており、各キャパシタライ
ンＣＬは、その両端において接地ラインＥＬにより共通
接続されている。この接地ラインＥＬは保護絶縁膜７の
上にデータラインＤＬと平行に形成されており、保護絶
縁膜７およびゲート絶縁膜３に設けたコンタクト孔にお
いて各キャパシタラインＣＬの端部に接続されている。
この接地ラインＥＬはその端子ＥＬａにおいて基準電位
に接続される。

【００１５】ところで、上記ＴＦＴパネルにおいては、
ゲート絶縁膜３や保護絶縁膜７にピンホールやクラック
等の欠陥があると、薄膜トランジスタ部分におけるゲー
トラインＧＬとソース，ドレイン電極との短絡や、ゲー
トラインＧＬやキャパシタラインＣＬとデータラインＤ
Ｌとの交差部における両ラインの短絡等の層間短絡を発
生する。

【００１６】このため、上記ＴＦＴパネルでは、ゲート
ラインＧＬおよびキャパシタラインＣＬの表面を酸化処
理して酸化膜を生成させ、この酸化膜によりゲートライ
ンＧＬおよびキャパシタラインＣＬの表面を絶縁して、
上記層間短絡の発生を防いでいる。

【００１７】上記のようにゲートラインＧＬおよびキャ
パシタラインＣＬの表面に酸化膜を生成したＴＦＴパネ
ルは、次のような製法で製造されている。

【００１８】まず、基板１上にＡl ，Ａl 系合金，Ｔa
，Ｗ，Ｍo 等からなる金属膜を成膜し、この金属膜を
パターニングして、ゲートラインＧＬおよびキャパシタ
ラインＣＬと、酸化電圧印加ライン１０とを形成する。
なお、前記酸化電圧印加ライン１０は、ＴＦＴパネルと
なる部分の両側（分断線Ｂの外側）にそれぞれ形成す
る。この場合、各ゲートラインＧＬは、交互に反対側に
形成する端子ＧＬａの外端に延長部を形成した形状にパ
ターニングし、この延長部において左右の酸化電圧印加
ライン１０に交互に短絡させておく。また、各キャパシ
タラインＣＬは、その一方の端部を交互に反対側に延長
させた形状にパターニングし、その延長部において左右
の酸化電圧印加ライン１０に交互に短絡させておく。

【００１９】次に、上記酸化電圧印加ライン１０からゲ
ートラインＧＬおよびキャパシタラインＣＬに電圧を印
加して陽極酸化処理を行ない、ゲートラインＧＬおよび
キャパシタラインＣＬの表面に酸化膜を生成させる。

【００２０】この陽極酸化処理は、上記基板１を電解液
中に浸漬してゲートラインＧＬおよびキャパシタライン
ＣＬを電解液中において対向電極（白金電極）と対向さ
せ、これらラインＧＬ，ＣＬを陽極とし、対向電極を陰
極として、この両極間に電圧を印加して行なわれてい
る。このように電解液中において両極間に電圧を印加す
ると、陽極であるゲートラインＧＬおよびキャパシタラ
インＣＬの表面が化成反応を起して酸化され、これらラ
インＧＬ，ＣＬの表面に酸化膜が生成する。

【００２１】なお、上記陽極酸化処理は、ゲートライン
ＧＬの端子ＧＬａと、キャパシタラインＣＬの接地ライ
ンＥＬを接続する箇所とをレジストマスクで覆っておい
て行なわれている。このようにすれば、レジストマスク
で覆われている部分は電解液に触れないために陽極酸化
されないから、ゲートライン端子ＧＬａとキャパシタラ
インＣＬの接地ライン接続部は、その表面も導電性をも
つ状態のまま残すことができる。

【００２２】この後は、ゲート絶縁膜３を成膜し、その
上に公知の方法によりｉ型半導体層、ｎ型半導体層およ
びソース，ドレイン電極を形成して薄膜トランジスタ２
を形成するとともに、画素電極６と、データラインＤＬ
と、接地ラインＥＬとを形成して、ＴＦＴパネルを完成
する。

【００２３】この状態では、ゲートラインＧＬおよびキ
ャパシタラインＣＬがそれぞれその一端において左右の
酸化電圧印加ライン１０のいずれか一方に短絡したまま
となっているが、酸化電圧印加ライン１０の形成部分
は、ＴＦＴパネルの製造後または液晶表示素子の組立て
後に基板１を分断線Ｂに沿って折断することによってＴ
ＦＴパネルから切離されるため、このときにゲートライ
ンＧＬおよびキャパシタラインＣＬが酸化電圧印加ライ
ン１０から切離される。

【００２４】

【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルの製造方法では、ゲートラインＧＬと
キャパシタラインＣＬとの両方を同じ酸化電圧印加ライ
ン１０に短絡させているため、ＴＦＴパネルの製造後に
分断線Ｂに沿って基板１を折断して酸化電圧印加ライン
形成部を分離したときに、基板の折断端においてゲート
ラインＧＬとキャパシタラインＣＬとが短絡してしまう
ことがあるという問題をもっていた。

【００２５】これは、基板１を分断線Ｂに沿って折断し
たときにゲートラインＧＬおよびキャパシタラインＣＬ
の折断端に髭状に延びた張出しができるためであり、こ
の張出しは酸化膜の内側の金属膜が引き延ばされて生じ
るため、両ラインＧＬ，ＣＬ同士が接触したり、一方の
ラインの張出しが他方のラインの折断端面に接触したり
して、ゲートラインＧＬとキャパシタラインＣＬとが短
絡してしまう。

【００２６】本発明は、ゲートラインとキャパシタライ
ンを陽極酸化処理してその表面に酸化膜を生成させるも
のでありながら、ゲートラインとキャパシタラインとを
短絡させることなく酸化電圧印加ライン形成部を分離し
て、製造歩留を向上させることができるＴＦＴパネルの
製造方法を提供することを目的としたものである。

【００２７】

【課題を解決するための手段】本発明のＴＦＴパネルの
製造方法は、基板上に、前記ゲートラインと前記キャパ
シタラインと酸化電圧印加ラインとを、前記ゲートライ
ンの一端と前記キャパシタラインの端部とを前記酸化電
圧ラインと電気的に接続させ、且つ前記酸化電圧ライン
を前記ゲートラインの端部より外側に配置して形成する
第１の工程と、前記酸化電圧印加ラインから前記ゲート
ラインと前記キャパシタラインに電圧を印加して陽極酸
化処理を行ない、前記ゲートラインおよび前記キャパシ
タラインの表面に酸化膜を生成する第２の工程と、前記
薄膜トランジスタと、前記画素電極と、前記データライ
ンと、前記接地ラインとを形成する第３の工程と、少な
くとも前記陽極酸化処理を行なった後に、前記複数のゲ
ートラインの端部を結ぶ線に沿って前記基板を切断する
ための切断線より内側で、前記キャパシタラインと前記
酸化電圧印加ラインとの間の電気的接続を断ち前記酸化
電圧印加ラインと前記キャパシタラインとを分離する第
４の工程と、からなることを特徴とするものである。さ
らに、本発明の製造方法は、前記キャパシタラインの端
部を前記ゲートラインとを短絡させる短絡路を形成する
工程と、前記酸化電圧印加ラインから前記ゲートライン
に電圧を印加するとともにこのゲートラインから前記キ
ャパシタラインにも電圧を印加して陽極酸化処理を行な
い、前記ゲートラインおよび前記キャパシタラインの表
面に酸化膜を生成させる工程と、少なくとも前記陽極酸
化処理を行なった後に前記キャパシタラインの短絡路を
切離し分離する工程と、からなるものであってもよい。

【００２８】

【作用】この製造方法は、ゲートラインのみを酸化電圧
印加ラインに短絡させ、キャパシタラインはその端部を
ゲートラインに短絡させることにより、酸化電圧印加ラ
インからゲートラインに電圧を印加するとともにこのゲ
ートラインからキャパシタラインにも電圧を印加してゲ
ートラインとキャパシタラインの陽極酸化処理を行な
い、キャパシタラインのゲートライン短絡部を少なくと
も陽極酸化処理を行なった後に切離し分離するものであ
るから、基板を分断線に沿って折断して酸化電圧印加ラ
イン形成部を分離する際に折断されるのはゲートライン
だけである。したがって、髭状に延びた張出しはゲート
ラインだけにしかできないし、またキャパシタラインの
端部は基板の折断端に露出しないため、基板の折断端に
おいてゲートラインとキャパシタラインとが短絡してし
まうことはない。

【００２９】

【実施例】以下、本発明の一実施例を図１〜図１０を参
照して説明する。なお、図１〜図１０において、図１２
に示した従来のＴＦＴパネルに対応するものには同符号
を付し、従来のＴＦＴパネルと同じ部分についてはその
説明を省略する。

【００３０】この実施例では、次のような工程でＴＦＴ
パネルを製造する。

【００３１】［工程１］まず、図１に示すように、ガラ
スからなる基板１の上にＡl ，Ａl 系合金，Ｔa ，Ｗ，
Ｍo 等からなる金属膜を成膜し、この金属膜をパターニ
ングして、端子ＧＬａを交互に反対側に形成した複数本
のゲートラインＧＬと、複数本のキャパシタラインＣＬ
と、酸化電圧印加ライン１０とを形成する。なお、前記
酸化電圧印加ライン１０は、従来の製造方法と同様にＴ
ＦＴパネルとなる部分の両側（分断線Ｂの外側）にそれ
ぞれ形成する。

【００３２】この場合、各ゲートラインＧＬは、その端
子ＧＬａの外端に分断線Ｂの外側に延びる延長部を形成
した形状にパターニングし、この延長部において左右の
酸化電圧印加ライン１０に交互に短絡させておく。

【００３３】また、各キャパシタラインＣＬは、その両
端をそれぞれ表示領域Ａの側縁とゲートライン端子ＧＬ
ａとの間の部分においてゲートラインＧＬに短絡させた
形状にパターニングする。なお、この実施例では、表示
領域Ａの一側縁とこの側に配列した各ゲートライン端子
ＧＬａとの間、および表示領域Ａの他側縁とこの側に配
列した各ゲートライン端子ＧＬａとの間に、それぞれゲ
ートラインＧＬおよびキャパシタラインＣＬと直交する
短絡路１１を形成（上記金属膜によりゲートラインＧＬ
およびキャパシタラインＣＬと一体に形成）し、この短
絡路１１を介して各キャパシタラインＣＬの両端を各ゲ
ートラインＧＬに短絡させている。

【００３４】［工程２］次に、上記酸化電圧印加ライン
１０からゲートラインＧＬに電圧を印加するとともにこ
のゲートラインＧＬからキャパシタラインＣＬにも電圧
を印加して陽極酸化処理を行ない、ゲートラインＧＬお
よびキャパシタラインＣＬの表面に酸化膜を生成させ
る。

【００３５】上記陽極酸化処理は次のようにして行な
う。まず、図２および図３（ａ）に示すように、ゲート
ラインＧＬの端子ＧＬａと、後工程でキャパシタライン
ＣＬの両端部にそれぞれ接続される接地ラインＥＬの接
続部と、上記短絡路１１のキャパシタライン短絡部との
上に、これら各部をそれぞれ覆うレジストマスク２１を
形成する。

【００３６】次に、上記基板１を電解液中に浸漬してゲ
ートラインＧＬおよびキャパシタラインＣＬとその短絡
路１１を電解液中において対向電極（白金電極）と対向
させ、これらラインＧＬ，ＣＬおよび短絡路１１を陽極
とし、対向電極を陰極として、この両極間に酸化電圧を
印加する。なお、この酸化電圧の印加は、左右の酸化電
圧印加ライン１０の端部にクリップ形接続具等を介して
行なう。このように左右の酸化電圧印加ライン１０に電
圧を印加すると、この酸化電圧印加ライン１０から各ゲ
ートラインＧＬに電圧が印加され、さらにこれらゲート
ラインＧＬから短絡路１１を介して各キャパシタライン
ＣＬにも電圧が印加される。

【００３７】そして、電解液中において上記両極間に電
圧を印加すると、陽極であるゲートラインＧＬおよびキ
ャパシタラインＣＬとその短絡路１１の表面が化成反応
を起して酸化され、これらの表面に図３（ｂ）に示すよ
うに酸化膜ａが生成する。なお、このとき、酸化電圧印
加ライン１０の電解液中に浸漬している部分の表面も同
様に酸化される。上記酸化膜ａは、レジストマスク２１
で覆われていない部分にのみ生成し、レジストマスク２
１で覆われている部分（電解液に触れない部分）、つま
り、ゲートライン端子ＧＬａと、キャパシタラインＣＬ
の接地ライン接続部と、短絡路１１のキャパシタライン
短絡部とは、その表面も導電性をもつ状態のまま残され
る。

【００３８】［工程３］次に、図４に示すように、各キ
ャパシタラインＣＬのゲートラインＧＬとの短絡部（こ
の実施例では短絡路１１のキャパシタライン短絡部）を
切離し分離する。

【００３９】上記キャパシタラインＣＬのゲートライン
ＧＬとの短絡部の切離し分離は、上記陽極酸化処理時に
形成したレジストマスク２１を剥離した後、図５および
図６に示すように、短絡路１１のキャパシタライン短絡
部の上を除いて他の部分を覆うレジストマスク２２を形
成し、この状態で上記短絡路１１のキャパシタライン短
絡部のうち、表面を酸化させていない領域をエッチング
して除去する方法で行なう。なお、この領域のエッチン
グは、この領域外のキャパシタラインＣＬおよび短絡路
１１の表面の酸化膜ａをエッチングマスクとして行なえ
るから、上記レジストマスク２２の形状精度はある程度
ラフでよい。

【００４０】［工程４］次に、図７に示すように、薄膜
トランジスタ２と、画素電極６と、データラインＤＬ
と、上記各キャパシタラインＣＬをその両端部において
共通接続する接地ラインＥＬとを形成し、ＴＦＴパネル
を完成する。

【００４１】図８は完成されたＴＦＴパネルの薄膜トラ
ンジスタおよび画素電極部分の断面図、図９および図１
０は完成されたＴＦＴパネルのキャパシタライン共通接
続部の断面図である。

【００４２】上記薄膜トランジスタ２は逆スタガー構造
のものであり、この薄膜トランジスタ２は、基板１上に
形成した前記ゲートラインＧＬをゲート電極とし、その
上にゲート絶縁膜３とｉ型半導体層４とｎ型半導体層５
およびソース，ドレイン電極Ｓ，Ｄを形成した構成とな
っている。

【００４３】この薄膜トランジスタ２は、ゲートライン
ＧＬおよびキャパシタラインＣＬを形成してその表面を
陽極酸化処理した基板１上に、Ｓi Ｎからなるゲート絶
縁膜３と、ａ−Ｓi （アモルファスシリコン）からなる
ｉ型半導体層４と、ｎ型不純物をドープしたａ−Ｓi か
らなるｎ型半導体層５と、Ｃr ，Ａl 系合金等からなる
ソース，ドレイン用金属膜とを順次成膜し、これらをト
ランジスタ素子領域の外形にパターニングした後、上記
ソース，ドレイン用金属膜をｉ型半導体層４のチャンネ
ル領域に対応する部分において分離してソース，ドレイ
ン電極Ｓ，Ｄを形成するとともに、上記ｎ型半導体層５
のソース，ドレイン電極Ｓ，Ｄ間の部分を除去して製造
する。

【００４４】一方、画素電極６は、上記ゲート絶縁膜
（透明膜）３の上にＩＴＯ等の透明導電膜を成膜し、こ
の透明導電膜をパターニングして形成する。この画素電
極６は、その一端を薄膜トランジスタ２のソース電極Ｓ
の上に重ねて形成することにより前記ソース電極Ｓに接
続される。さらに、この画素電極６は、その他端側の縁
部を上記キャパシタラインＣＬに対向させて形成し、こ
の部分にストレージキャパシタを構成する。

【００４５】また、上記薄膜トランジスタ２の上には、
Ｓi Ｎからなる保護絶縁膜７を形成する。この保護絶縁
膜７には、画素電極６を露出させる開口と、ドレイン電
極Ｄのデータライン接続部を露出させるコンタクト孔と
を形成するとともに、さらにこの保護絶縁膜７とその下
のゲート絶縁膜３に、キャパシタラインＣＬの接地ライ
ン接続部を露出させるコンタクト孔と、ゲートライン端
子ＧＬａを露出させる開口とを形成する。

【００４６】そして、データラインＤＬと、各キャパシ
タラインＣＬを共通接続する接地ラインＥＬとは、保護
絶縁膜７の上に形成され、データラインＤＬは保護絶縁
膜７に設けたコンタクト孔において上記ドレイン電極Ｄ
に接続され、接地ラインＥＬはこの保護絶縁膜７および
ゲート絶縁膜３に設けたコンタクト孔において各キャパ
シタラインＣＬに接続されている。

【００４７】このデータラインＤＬと接地ラインＥＬ
は、保護絶縁膜７の上にＡl またはＡl 系合金等からな
る金属膜を成膜し、この金属膜をパターニングして同時
に形成する。この場合、キャパシタラインＣＬの接地ラ
イン接続部は、その表面を酸化されていないため、接地
ラインＥＬを前記コンタクト孔においてキャパシタライ
ンＣＬに導通接続することができる。

【００４８】上記のようにして製造されたＴＦＴパネル
は、各ゲートラインＧＬがその端子形成側の端部におい
て左右の酸化電圧印加ライン１０の一方に短絡したまま
となっているが、ＴＦＴパネルの製造後または液晶表示
素子の組立て後に基板１を分断線Ｂに沿って折断して、
酸化電圧印加ライン１０の形成部分をＴＦＴパネルから
切離せば、ゲートラインＧＬを個々のラインに分離する
ことができる。

【００４９】すなわち、上記ＴＦＴパネルの製造方法
は、ゲートラインＧＬのみを酸化電圧印加ライン１０に
短絡させ、キャパシタラインＣＬはその端部をゲートラ
インＧＬに短絡させることにより、酸化電圧印加ライン
１０からゲートラインＧＬに電圧を印加するとともにこ
のゲートラインＧＬからキャパシタラインＣＬにも電圧
を印加してゲートラインＧＬとキャパシタラインＣＬの
陽極酸化処理を行なうものであり、この製造方法におい
ては、ＴＦＴパネルの製造後または液晶表示素子の組立
て後に酸化電圧印加ライン形成部を分離する際に折断さ
れるのはゲートラインＧＬだけである。

【００５０】このため、ラインの折断端の髭状に延びた
張出しはゲートラインＧＬだけにしかできないし、また
キャパシタラインＣＬの端部は基板１の折断端に露出し
ないため、基板１の折断端においてゲートラインＧＬと
キャパシタラインＣＬとが短絡してしまうことはない。
また、キャパシタラインＣＬのゲートライン短絡部は、
陽極酸化処理を行なった後に切離し分離される。

【００５１】したがって、この製造方法によれば、ゲー
トラインＧＬとキャパシタラインＣＬを陽極酸化処理し
てその表面に酸化膜を生成させるものでありながら、ゲ
ートラインＧＬとキャパシタラインＣＬとを短絡させる
ことなく酸化電圧印加ライン形成部を分離して、製造歩
留を向上させることができる。

【００５２】なお、上記実施例では、ゲートラインＧＬ
およびキャパシタラインＣＬの陽極酸化処理を、電解液
中で化成反応を起させる方法で行なっているが、この陽
極酸化処理は、ガス雰囲気中で化成反応を起させるプラ
ズマ酸化によって行なってもよい。

【００５３】また、上記実施例では、薄膜トランジスタ
２の形成工程に入る前（ゲート絶縁膜３等の成膜前）
に、キャパシタラインＣＬのゲートライン短絡部（上記
実施例では短絡路１１のキャパシタライン短絡部）を切
離し分離しているが、このゲートライン短絡部の切離し
分離は、少なくとも前記陽極酸化処理を行なった後であ
れば、どの時点で行なってもよい。

【００５４】図１１は本発明の他の実施例を示してい
る。この実施例は、データラインＤＬと、各キャパシタ
ラインＣＬを共通接続する接地ラインＥＬとの形成時に
上記キャパシタラインＣＬのゲートライン短絡部を切離
し分離するものであり、この分離は次のようにして行な
う。

【００５５】まず、図１１（ａ）に示すように、保護絶
縁膜７を成膜した後、この保護絶縁膜７とその下のゲー
ト絶縁膜３に、短絡路１１のキャパシタライン短絡部を
露出させる開口を形成する。この開口は、保護絶縁膜７
およびゲート絶縁膜３に、ドレイン電極Ｄのデータライ
ン接続部を露出させるコンタクト孔やキャパシタライン
ＣＬの接地ライン接続部を露出させるコンタクト孔等を
形成する際に同時に形成する。

【００５６】次に、図１１（ｂ）に示すように、保護絶
縁膜７の上にデータラインＤＬおよび接地ラインＥＬと
なる金属膜３０を成膜した後、この金属膜３０をパター
ニングしてデータラインＤＬおよび接地ラインＥＬを形
成する際に、前記開口内の金属膜３０とともに短絡路１
１のキャパシタライン短絡部をエッチングして除去し、
図１１（ｃ）に示すようにキャパシタラインＣＬのゲー
トライン短絡部を切離し分離する。

【００５７】この実施例によれば、データラインＤＬお
よび接地ラインＥＬを形成工程を利用してキャパシタラ
インＣＬのゲートライン短絡部を切離し分離できるた
め、ＴＦＴパネルを能率良く製造することができる。

【００５８】また、上記実施例では、キャパシタライン
ＣＬを短絡路１１との短絡部において切離し分離してい
るが、ゲートラインＧＬからのキャパシタラインＣＬの
分離は、上記短絡路１１のゲートライン短絡部とキャパ
シタライン短絡部との間の部分を切離すか、あるいは短
絡路１１全体を除去して行なってもよい。

【００５９】

【発明の効果】本発明のＴＦＴパネルの製造方法は、ゲ
ートラインのみを酸化電圧印加ラインに短絡させ、キャ
パシタラインはその端部をゲートラインに短絡させるこ
とにより、酸化電圧印加ラインからゲートラインに電圧
を印加するとともにこのゲートラインからキャパシタラ
インにも電圧を印加してゲートラインとキャパシタライ
ンの陽極酸化処理を行ない、キャパシタラインのゲート
ライン短絡部を少なくとも陽極酸化処理を行なった後に
切離し分離するものであるから、基板を分断線に沿って
折断して酸化電圧印加ライン形成部を分離する際に折断
されるのはゲートラインだけである。したがって、髭状
に延びた張出しはゲートラインだけにしかできないし、
またキャパシタラインの端部は基板の折断端に露出しな
いため、基板の折断端においてゲートラインとキャパシ
タラインとが短絡してしまうことはない。

【００６０】したがって、本発明によれば、ゲートライ
ンとキャパシタラインを陽極酸化処理してその表面に酸
化膜を生成させるものでありながら、ゲートラインとキ
ャパシタラインとを短絡させることなく酸化電圧印加ラ
イン形成部を分離して、ＴＦＴパネルの製造歩留を向上
させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す基板上にゲートライン
およびキャパシタラインを形成した状態の平面図。

【図２】ゲートラインおよびキャパシタラインの陽極酸
化方法を示す一部分の平面図。

【図３】図２の III−III 線に沿う陽極酸化前の状態と
陽極酸化後の状態の断面図。

【図４】キャパシタラインのゲートライン短絡部を切離
し分離した状態の平面図。

【図５】キャパシタラインのゲートライン短絡部を切離
し分離する方法を示す一部分の平面図。

【図６】図５のVI−VI線に沿う断面図。

【図７】完成したＴＦＴパネルの平面図。

【図８】ＴＦＴパネルの薄膜トランジスタおよび画素電
極部の断面図。

【図９】ＴＦＴパネルのキャパシタライン共通接続部の
断面図。

【図１０】図９の X−X 線に沿う断面図。

【図１１】本発明の他の実施例を示すキャパシタライン
のゲートライン短絡部の切離し工程図。

【図１２】従来のＴＦＴパネルの平面図。

【符号の説明】

１…基板、２…薄膜トランジスタ、ＧＬ…ゲートライ
ン、ＣＬ…キャパシタライン、ａ…酸化膜、３…ゲート
絶縁膜、４…ｉ型半導体層、５…ｎ型半導体層、Ｓ…ソ
ース電極、Ｄ…ドレイン電極、ＤＬ…データライン、６
…画素電極、７…保護絶縁膜、１０…酸化電圧印加ライ
ン、１１…短絡路、ＥＬ…接地ライン、Ａ…表示領域、
Ｂ…分断線。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368 G02F 1/1343

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 透明基板の上に、複数本のゲートライン
   と、複数本のデータラインと、複数の薄膜トランジスタ
   と、複数の画素電極と、前記画素電極との間にストレー
   ジキャパシタを構成する複数本のキャパシタラインと、
   この各キャパシタラインを共通接続する接地ラインとを
   設けた薄膜トランジスタパネルの製造方法において、 前記基板上に、前記ゲートラインと前記キャパシタライ
   ンと酸化電圧印加ラインとを、前記ゲートラインの一端
   と前記キャパシタラインの端部とを前記酸化電圧ライン
   と電気的に接続させ、且つ前記酸化電圧ラインを前記ゲ
   ートラインの端部より外側に配置して形成する第１の工
   程と、 前記酸化電圧印加ラインから前記ゲートラインと前記キ
   ャパシタラインに電圧を印加して陽極酸化処理を行な
   い、前記ゲートラインおよび前記キャパシタラインの表
   面に酸化膜を生成する第２の工程と、 前記薄膜トランジスタと、前記画素電極と、前記データ
   ラインと、前記接地ラインとを形成する第３の工程と、 少なくとも前記陽極酸化処理を行なった後に、前記複数
   のゲートラインの端部を結ぶ線に沿って前記基板を切断
   するための切断線より内側で、前記キャパシタラインと
   前記酸化電圧印加ラインとの間の電気的接続を断ち前記
   酸化電圧印加ラインと前記キャパシタラインとを分離す
   る第４の工程と、 からなることを特徴とする薄膜トランジスタパネルの製
   造方法。
2. 【請求項２】第１の工程は、基板上に、前記ゲートライ
   ンと前記キャパシタラインとを、短絡路を介して互いに
   短絡させて形成する工程からなり、 第４の工程は、前記短絡路を除去して前記ゲートライン
   と前記キャパシタラインとを分離する工程、 からなることを特徴とする請求項１に記載の 薄膜トラン
   ジスタパネルの製造方法。