JP3087407B2 - 薄膜トランジスタパネルの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いられる薄膜トランジスタパネルの
製造方法に関するものである。

【０００２】

【従来の技術】アクティブマトリックス液晶表示素子に
用いられる薄膜トランジスタパネル（以下、ＴＦＴパネ
ルという）は次のような構成となっている。

【０００３】図１５は従来のＴＦＴパネルの平面図であ
り、このＴＦＴパネルは、ガラスからなる透明基板１の
上に、複数本のゲートラインＧＬと、複数本のデータラ
インＤＬと、複数の薄膜トランジスタ２と、複数の画素
電極６とを形成した構成となっている。

【０００４】上記薄膜トランジスタ２は、一般に逆スタ
ガー構造とされており、この逆スタガー構造の薄膜トラ
ンジスタ２は、基板１上に形成した前記ゲートラインＧ
Ｌをゲート電極とし、このゲート電極を覆うゲート絶縁
膜３の上にｉ型半導体層を形成し、このｉ型半導体層５
の上にｎ型半導体層を介してソース，ドレイン電極を形
成した構成となっている。

【０００５】この薄膜トランジスタ２のゲート絶縁膜３
は、ゲートラインＧＬを覆って基板１の全面に形成され
ている。このゲート絶縁膜３はＳi Ｎ（窒化シリコン）
からなる透明膜であり、画素電極６はこのゲート絶縁膜
３の上に形成されている。この画素電極６は、ＩＴＯ等
からなる透明導電膜で形成されており、その一端部にお
いて薄膜トランジスタ２のソース電極に接続されてい
る。

【０００６】また、上記薄膜トランジスタ２は、ゲート
絶縁膜３の上にその全面にわたって形成したＳi Ｎから
なる保護絶縁膜７によって覆われており、データライン
ＤＬは、前記保護絶縁膜７の上に形成されている。この
データラインＤＬは、保護絶縁膜７に設けたコンタクト
孔において薄膜トランジスタ２のドレイン電極に接続さ
れている。なお、保護絶縁膜７には、各画素電極６を露
出させる開口が形成されている。

【０００７】さらに、ゲートラインＧＬおよびデータラ
インＤＬの一端は、図に二点鎖線で示した輪郭内の表示
領域（液晶表示素子の表示領域）Ａの外側に導出されて
おり、ゲートラインＧＬの導出端には広幅のゲートライ
ン端子ＧＬａが形成され、データラインＤＬの導出端に
は広幅のデータライン端子ＤＬａが形成されている。な
お、ゲートライン端子ＧＬａは、その上のゲート絶縁膜
３および保護絶縁膜７に開口を形成することによって露
出されている。

【０００８】また、図示しないが、上記ＴＦＴパネルの
表面には、薄膜トランジスタ２およびデータラインＤＬ
を覆うオーバーコート絶縁膜が形成され、その表面には
配向処理が施される。

【０００９】そして、アクティブマトリックス液晶表示
素子は、上記ＴＦＴパネルと、透明基板上に対向電極
（透明電極）を形成するとともにその上に配向処理を施
した図示しない対向パネルとを表示領域Ａを囲む枠状の
シール材を介して接着し、この両パネル間に液晶を封入
して製造されている。なお、上記基板１は複数のＴＦＴ
パネルを採取できる大型基板であり、この基板１に構成
された各ＴＦＴパネルは、その製造後または液晶表示素
子の組立て後に、図に一点鎖線で示した分断線Ｂに沿っ
て基板１を折断することにより個々のＴＦＴパネルに分
離されている。

【００１０】また、上記アクティブマトリックス液晶表
示素子においては、非選択期間中の画素電極に保持され
る電位の変動を小さくするために、上記ＴＦＴパネル
に、各画素電極６にそれぞれ対応させてストレージキャ
パシタを設けている。

【００１１】図１５において、ＣＬは上記ストレージキ
ャパシタを構成するためのキャパシタラインであり、こ
のキャパシタラインＣＬは、基板１上にゲートラインＧ
Ｌと同じ金属（Ａl ，Ａl 系合金，Ｔa ，Ｗ，Ｍo 等）
で形成されている。このキャパシタラインＣＬはゲート
ラインＧＬと平行に形成されており、ゲートラインＧＬ
に沿って並んでいる各画素電極６の一側縁部に対向して
いる。

【００１２】そして、ストレージキャパシタは、上記キ
ャパシタラインＣＬと画素電極６およびその間のゲート
絶縁膜３とで構成されている。このストレージキャパシ
タは、画素電極６の選択時（薄膜トランジスタ２のＯＮ
時）に画素電極６に印加される電荷を蓄積するもので、
このストレージキャパシタにより非選択期間中の画素電
極６の電位が保持される。

【００１３】また、上記キャパシタラインＣＬの両端は
表示領域Ａの外側に導出されており、各キャパシタライ
ンＣＬは、その両端において接地ラインＥＬにより共通
接続されている。この接地ラインＥＬは保護絶縁膜７の
上にデータラインＤＬと平行に形成されており、保護絶
縁膜７およびゲート絶縁膜３に設けたコンタクト孔にお
いて各キャパシタラインＣＬの端部に接続されている。
この接地ラインＥＬはその端子ＥＬａにおいて基準電位
に接続される。

【００１４】ところで、上記ＴＦＴパネルにおいては、
ゲート絶縁膜３や保護絶縁膜７にピンホールやクラック
等の欠陥があると、薄膜トランジスタ部分におけるゲー
トラインＧＬとソース，ドレイン電極との短絡や、ゲー
トラインＧＬやキャパシタラインＣＬとデータラインＤ
Ｌとの交差部における両ラインの短絡等の層間短絡を発
生する。

【００１５】このため、上記ＴＦＴパネルでは、ゲート
ラインＧＬおよびキャパシタラインＣＬの表面を酸化処
理して酸化膜を生成させ、この酸化膜によりゲートライ
ンＧＬおよびキャパシタラインＣＬの表面を絶縁して、
上記層間短絡の発生を防いでいる。

【００１６】上記のようにゲートラインＧＬおよびキャ
パシタラインＣＬの表面に酸化膜を生成したＴＦＴパネ
ルは、次のような製法で製造されている。

【００１７】まず、基板１上にＡl ，Ａl 系合金，Ｔa
，Ｗ，Ｍo 等からなる金属膜を成膜し、この金属膜を
パターニングして、ゲートラインＧＬおよびキャパシタ
ラインＣＬと、左右一対の電圧印加路１０とを形成す
る。なお、前記電圧印加路１０は、ＴＦＴパネルとなる
部分の外側（分断線Ｂの外側）にそれぞれ形成する。

【００１８】この場合、各ゲートラインＧＬは、その端
子ＧＬａの外端に延長部を形成した形状にパターニング
し、この延長部において前記一対の電圧印加路１０の一
方（図において左側の電圧印加路）に短絡させておく。
また、各キャパシタラインＣＬは、その一方の端部をゲ
ートライン端子ＧＬａの形成側とは反対側に延長させた
形状にパターニングし、その延長部において他方（図に
おいて左側）の電圧印加路１０に短絡させておく。

【００１９】なお、キャパシタラインＣＬを短絡させる
電圧印加路１０には、複数の連絡路１０ｂを介して電圧
印加路１０とつながる導電路１０ａが形成されており、
各キャパシタラインＣＬの端部は前記導電路１０ａに短
絡されている。

【００２０】次に、上記一対の電圧印加路１０を介して
ゲートラインＧＬおよびキャパシタラインＣＬに電圧を
印加して陽極酸化処理を行ない、ゲートラインＧＬおよ
びキャパシタラインＣＬの表面に酸化膜を生成させる。

【００２１】この陽極酸化処理は、上記基板１を電解液
中に浸漬してゲートラインＧＬおよびキャパシタライン
ＣＬを電解液中において対向電極（白金電極）と対向さ
せ、これらラインＧＬ，ＣＬを陽極とし、対向電極を陰
極として、この両極間に電圧を印加して行なわれてい
る。このように電解液中において両極間に電圧を印加す
ると、陽極であるゲートラインＧＬおよびキャパシタラ
インＣＬの表面が化成反応を起して酸化され、これらラ
インＧＬ，ＣＬの表面に酸化膜が生成する。

【００２２】なお、上記陽極酸化処理は、ゲートライン
ＧＬの端子ＧＬａと、キャパシタラインＣＬの接地ライ
ンＥＬを接続する箇所とをレジストマスクで覆っておい
て行なわれている。このようにすれば、レジストマスク
で覆われている部分は電解液に触れないために陽極酸化
されないから、ゲートライン端子ＧＬａとキャパシタラ
インＣＬの接地ライン接続部は、その表面も導電性をも
つ状態のまま残すことができる。

【００２３】この後は、ゲート絶縁膜３を成膜し、その
上に公知の方法によりｉ型半導体層、ｎ型半導体層およ
びソース，ドレイン電極を形成して薄膜トランジスタ２
を形成するとともに、画素電極６と、データラインＤＬ
と、接地ラインＥＬとを形成して、ＴＦＴパネルを完成
する。

【００２４】この状態では、ゲートラインＧＬおよびキ
ャパシタラインＣＬがそれぞれその一端において左右の
電圧印加路１０のいずれか一方に短絡したままとなって
いるが、電圧印加路１０の形成部分は、ＴＦＴパネルの
製造後または液晶表示素子の組立て後に基板１を分断線
Ｂに沿って折断することによってＴＦＴパネルから切離
されるため、このときにゲートラインＧＬおよびキャパ
シタラインＣＬが電圧印加路１０から切離される。

【００２５】

【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルの製造方法では、ゲートラインＧＬお
よびキャパシタラインＣＬの陽極酸化処理を、各ライン
ＧＬ，ＣＬにそれぞれその一端から電圧を印加して行な
っているため、キャパシタラインＣＬに断線があると、
このキャパシタラインＣＬの断線箇所から先の部分の表
面には酸化膜を生成させることができず、そのため、キ
ャパシタラインＣＬの断線箇所から先の部分に、データ
ラインＤＬとの層間短絡が発生してしまうことがあっ
た。

【００２６】これは、前述した陽極酸化処理に際して、
キャパシタラインＣＬの電圧印加路短との絡端から断線
箇所までの間の部分には電圧が印加されるが、断線箇所
から先の部分には電圧が印加されないため、断線箇所か
ら先の部分は陽極酸化できないからである。

【００２７】このため、上述したようにゲート絶縁膜お
よび保護絶縁膜にピンホールやクラック等の欠陥がある
と、保護絶縁膜の上に形成したデータラインＤＬが、キ
ャパシタラインＣＬの酸化膜で覆われていない部分との
交差部においてキャパシタラインＣＬと短絡し、製造さ
れたＴＦＴパネルが不良品となる。

【００２８】なお、上記ラインの断線は、キャパシタラ
インＣＬだけでなくゲートラインＧＬにも発生すること
があり、その場合はゲートラインＧＬにも表面を陽極酸
化されない部分ができるが、ゲートラインＧＬの断線は
液晶表示素子の表示欠陥となるため、ゲートラインＧＬ
が断線しているＴＦＴパネルは、ゲートラインＧＬの酸
化状態の良否に関係なく不良品とされる。

【００２９】これに対して、キャパシタラインＣＬは、
その両端に接続した接地ラインＥＬを介して基準電位に
接続されるため、このキャパシタラインＣＬに断線があ
っても、この断線箇所が１箇所だけである場合は、キャ
パシタラインＣＬと各画素電極６との間に構成される全
てのストレージキャパシタに電荷を蓄積させて、全ての
画素電極６の非選択期間中の電位を保持することができ
る。

【００３０】しかし、従来の製造方法では、キャパシタ
ラインＣＬに断線があると、上述したようにキャパシタ
ラインＣＬの断線箇所から先の部分にデータラインＤＬ
との層間短絡が発生してしまうため、全てのゲートライ
ンＧＬに断線がなくても、製造されたＴＦＴパネルが前
記層間短絡のある不良品となってしまい、そのためＴＦ
Ｔパネルの製造歩留が悪くなる。

【００３１】本発明は、キャパシタラインに断線があっ
ても、このキャパシタラインの表面全体に酸化膜を生成
させることができるようにした、キャパシタラインとデ
ータラインとの層間短絡の発生を防いで製造歩留を向上
させることができるＴＦＴパネルの製造方法を提供する
ことを目的としたものである。

【００３２】

【課題を解決するための手段】本発明のＴＦＴパネルの
製造方法は、基板上に、前記ゲートラインおよびキャパ
シタラインと、これらラインの両端の外側をそれぞれ通
る一対の電圧印加路とを、前記ゲートラインの一端を前
記一対の電圧印加路のいずれか一方に短絡させ、かつ前
記各キャパシタラインの両端を前記一対の電圧印加路に
短絡させて形成した後、前記一対の電圧印加路を介して
前記ゲートラインにはその一端から電圧を印加し、前記
各キャパシタラインにはその両端から電圧を印加して陽
極酸化処理を行なうことにより、前記ゲートラインおよ
びキャパシタラインの表面に酸化膜を生成させ、この
後、前記薄膜トランジスタと前記画素電極と前記データ
ラインおよび前記キャパシタラインにその両端で接続さ
れる接地ラインを形成することを特徴とするものであ
る。

【００３３】前記キャパシタラインは、その両端より電
圧を印加可能であれば、前記両端を一対の電圧印加路に
それぞれ直接短絡させておいてもよいし、また、ゲート
ラインを一対の電圧印加路に交互に短絡させ、キャパシ
タラインの両端をそれぞれ前記ゲートラインに短絡させ
てこのゲートラインを介して一対の電圧印加路に短絡さ
せておいてもよく、後者の場合は、少なくとも陽極酸化
処理を行なった後に、キャパシタラインとゲートライン
との短絡部を切離し分離すればよい。

【００３４】

【作用】この製造方法によれば、ゲートラインおよびキ
ャパシタラインの陽極酸化に際して、キャパシタライン
にはその両端から酸化電圧を印加しているため、キャパ
シタラインに断線があっても、このキャパシタライン全
体に電圧を印加できるので、その表面全体に酸化膜を生
成させることができる。そして、前記陽極酸化の後工程
で、キャパシタラインの両端に接続される接地ラインが
形成されるので、キャパシタライン全体が接地電位に保
たれ、キャパシタラインと画素電極及びにより形成され
るストレージキャパシタは正常に動作し、画素欠陥には
ならず、液晶表示素子の製造歩留まりが向上する。

【００３５】

【実施例】以下、本発明の第１の実施例を図１〜図５を
参照して説明する。なお、図１〜図５において、図１２
に示した従来のＴＦＴパネルに対応するものには同符号
を付し、従来のＴＦＴパネルと同じ部分についてはその
説明を省略する。

【００３６】この実施例では、次のような工程でＴＦＴ
パネルを製造する。

【００３７】［工程１］まず、図１に示すように、ガラ
スからなる基板１の上にＡl ，Ａl 系合金，Ｔa ，Ｗ，
Ｍo 等からなる金属膜を成膜し、この金属膜をパターニ
ングして、複数本のゲートラインＧＬと、複数本のキャ
パシタラインＣＬと、左右一対の電圧印加路１０とを形
成する。なお、前記電圧印加路１０は、従来の製造方法
と同様にＴＦＴパネルとなる部分の外側（分断線Ｂの外
側）にそれぞれ形成する。

【００３８】この場合、各ゲートラインＧＬは、その端
子ＧＬａの外端に分断線Ｂの外側に延びる延長部を形成
した形状にパターニングし、この延長部において一方
（図において左側）の電圧印加路１０に短絡させてお
く。

【００３９】また、各キャパシタラインＣＬは、その両
端をそれぞれ分断線Ｂの外側に導出した形状にパターニ
ングし、その一端は他方（図において右側）の電圧印加
路１０に短絡させ、他端は各ゲートライン端子ＧＬａ間
を通してゲートラインＧＬを短絡させた前記一方の電圧
印加路１０に短絡させておく。なお、この実施例では、
キャパシタラインＣＬの一端を短絡させる右側の電圧印
加路１０に、複数の連絡路１０ｂを介して電圧印加路１
０とつながる導電路１０ａを形成し、この導電路１０ａ
に各キャパシタラインＣＬを短絡させている。

【００４０】［工程２］次に、ゲートラインＧＬの端子
ＧＬａと、後工程でキャパシタラインＣＬの両端部にそ
れぞれ接続される接地ラインＥＬの接続部の上に、これ
らの部分をそれぞれ覆うレジストマスクを形成し、この
状態で一対の電圧印加路１０からゲートラインＧＬおよ
びキャパシタラインＣＬに電圧を印加して陽極酸化処理
を行ない、ゲートラインＧＬおよびキャパシタラインＣ
Ｌの表面に酸化膜を生成させる。

【００４１】上記陽極酸化処理は、基板１を電解液中に
浸漬してゲートラインＧＬおよびキャパシタラインＣＬ
を電解液中において対向電極（白金電極）と対向させ、
これらラインＧＬ，ＣＬを陽極とし、対向電極を陰極と
して、この両極間に酸化電圧を印加する。なお、この酸
化電圧の印加は、電圧印加路１０の端部にクリップ形接
続具等を介して行なう。このように電圧印加路１０に電
圧を印加すると、この電圧印加路１０から各ゲートライ
ンＧＬおよび各キャパシタラインＣＬに電圧が印加され
る。

【００４２】そして、電解液中においてゲートラインＧ
ＬおよびキャパシタラインＣＬと対向電極との間に電圧
を印加すると、陽極であるゲートラインＧＬおよびキャ
パシタラインＣＬの表面が化成反応を起して酸化され、
これらの表面に酸化膜が生成する。この酸化膜は、上記
レジストマスクで覆われていない部分にのみ生成し、レ
ジストマスクで覆われている部分（電解液に触れない部
分）、つまり、ゲートライン端子ＧＬａと、キャパシタ
ラインＣＬの接地ライン接続部とは、その表面も導電性
をもつ状態のまま残される。また、このとき、電圧印加
路１０の電解液中に浸漬している部分の表面も同様に酸
化される。

【００４３】この場合、キャパシタラインＣＬはその両
端において左右の電圧印加路１０に短絡しているため、
キャパシタラインＣＬに断線があっても、この断線箇所
が１箇所だけであればキャパシタライン全体に電圧が印
加されるから、断線のあるキャパシタラインＣＬにも、
その表面全体に酸化膜を生成させることができる。

【００４４】［工程３］次に、図２に示すように、薄膜
トランジスタ２と、画素電極６と、データラインＤＬ
と、上記各キャパシタラインＣＬをその両端部において
共通接続する接地ラインＥＬとを形成し、ＴＦＴパネル
を完成する。

【００４５】図３は完成されたＴＦＴパネルの薄膜トラ
ンジスタおよび画素電極部分の断面図、図４および図５
は完成されたＴＦＴパネルのキャパシタライン共通接続
部の断面図である。図３〜図５において、ａは、上記陽
極酸化処理によってゲートラインＧＬおよびキャパシタ
ラインＣＬの表面に生成した酸化膜である。

【００４６】上記薄膜トランジスタ２は逆スタガー構造
のものであり、この薄膜トランジスタ２は、基板１上に
形成した前記ゲートラインＧＬをゲート電極とし、その
上にゲート絶縁膜３とｉ型半導体層４とｎ型半導体層５
およびソース，ドレイン電極Ｓ，Ｄを形成した構成とな
っている。

【００４７】この薄膜トランジスタ２は、ゲートライン
ＧＬおよびキャパシタラインＣＬを形成してその表面を
陽極酸化処理した基板１上に、Ｓi Ｎからなるゲート絶
縁膜３と、ａ−Ｓi （アモルファスシリコン）からなる
ｉ型半導体層４と、ｎ型不純物をドープしたａ−Ｓi か
らなるｎ型半導体層５と、Ｃr ，Ａl 系合金等からなる
ソース，ドレイン用金属膜とを順次成膜し、これらをト
ランジスタ素子領域の外形にパターニングした後、上記
ソース，ドレイン用金属膜をｉ型半導体層４のチャンネ
ル領域に対応する部分において分離してソース，ドレイ
ン電極Ｓ，Ｄを形成するとともに、上記ｎ型半導体層５
のソース，ドレイン電極Ｓ，Ｄ間の部分を除去して製造
する。

【００４８】一方、画素電極６は、上記ゲート絶縁膜
（透明膜）３の上にＩＴＯ等の透明導電膜を成膜し、こ
の透明導電膜をパターニングして形成する。この画素電
極６は、その一端を薄膜トランジスタ２のソース電極Ｓ
の上に重ねて形成することにより前記ソース電極Ｓに接
続される。さらに、この画素電極６は、その他端側の縁
部を上記キャパシタラインＣＬに対向させて形成し、こ
の部分にストレージキャパシタを構成する。

【００４９】また、上記薄膜トランジスタ２の上には、
Ｓi Ｎからなる保護絶縁膜７を形成する。この保護絶縁
膜７には、画素電極６を露出させる開口と、ドレイン電
極Ｄのデータライン接続部を露出させるコンタクト孔と
を形成するとともに、さらにこの保護絶縁膜７とその下
のゲート絶縁膜３に、キャパシタラインＣＬの接地ライ
ン接続部を露出させるコンタクト孔と、ゲートライン端
子ＧＬａを露出させる開口とを形成する。

【００５０】そして、データラインＤＬと、各キャパシ
タラインＣＬを共通接続する接地ラインＥＬとは、保護
絶縁膜７の上に形成され、データラインＤＬは保護絶縁
膜７に設けたコンタクト孔において上記ドレイン電極Ｄ
に接続され、接地ラインＥＬはこの保護絶縁膜７および
ゲート絶縁膜３に設けたコンタクト孔において各キャパ
シタラインＣＬに接続されている。

【００５１】このデータラインＤＬと接地ラインＥＬ
は、保護絶縁膜７の上にＡl またはＡl 系合金等からな
る金属膜を成膜し、この金属膜をパターニングして同時
に形成する。この場合、キャパシタラインＣＬの接地ラ
イン接続部は、その表面を酸化されていないため、接地
ラインＥＬを前記コンタクト孔においてキャパシタライ
ンＣＬに導通接続することができる。

【００５２】上記のようにして製造されたＴＦＴパネル
は、各ゲートラインＧＬがその端子形成側の端部におい
て一方の電圧印加路１０に短絡したままとなっている
が、ＴＦＴパネルの製造後または液晶表示素子の組立て
後に基板１を分断線Ｂに沿って折断して、左右の電圧印
加路１０の形成部分をＴＦＴパネルから切離せば、ゲー
トラインＧＬを個々のラインに分離することができる。
また、上記電圧印加路１０の形成部分をＴＦＴパネルか
ら切離すと、各キャパシタラインＣＬも左右の電圧印加
路１０から切離される。

【００５３】すなわち、上記ＴＦＴパネルの製造方法
は、ゲートラインＧＬおよびキャパシタラインＣＬの陽
極酸化に際して、キャパシタラインＣＬにその両端から
電圧を印加するものであり、この製造方法によれば、キ
ャパシタラインＣＬに断線があっても、このキャパシタ
ライン全体に電圧を印加して、その表面全体に酸化膜ａ
を生成させることができる。

【００５４】したがって、この製造方法によれば、ゲー
ト絶縁膜３および保護絶縁膜７にピンホールやクラック
等の欠陥が発生しても、キャパシタラインＣＬと、保護
絶縁膜７の上に形成したデータラインＤＬとの間を、キ
ャパシタラインＣＬの表面を覆う酸化膜ａで絶縁するこ
とができ、キャパシタラインＣＬとデータラインＤＬと
の交差部における層間短絡の発生を防ぐことができる。

【００５５】なお、１本のキャパシタラインＣＬが２箇
所以上で断線している場合は、このキャパシタラインＣ
Ｌの断線箇所より両端側の部分が陽極酸化されるだけ
で、断線箇所より内側の部分は酸化されないから、この
部分においてデータラインＤＬとの層間短絡を発生する
ことがあるが、１本のキャパシタラインＣＬが２箇所以
上で断線することは極く希である。

【００５６】このため、製造されたＴＦＴパネルが不良
品となるのは、ほとんどの場合、ゲートラインＧＬに断
線が生じたときだけであり、したがって、上記製造方法
によれば、従来の製造方法に比べて、ＴＦＴパネルの製
造歩留を大幅に向上させることができる。

【００５７】なお、上記第１の実施例では、全てのゲー
トラインＧＬの端子ＧＬａを同じ側に形成しているが、
本発明は、各ゲートラインＧＬの端子ＧＬａを交互に反
対側に形成したＴＦＴパネルの製造にも適用することが
できる。

【００５８】図６は本発明の第２の実施例を示してい
る。この実施例は、液晶表示素子の解像度を上げるため
にゲートライン数を多くしているＴＦＴパネルの製造に
適用されるもので、このＴＦＴパネルでは、各ゲートラ
イン端子間の間隔を確保するため、各ゲートラインＧＬ
の端子ＧＬａを交互に反対側に形成している。

【００５９】この実施例は、端子ＧＬａを交互に反対側
に形成した各ゲートラインＧＬをその端子形成側の端部
において左右の電圧印加路１０に交互に短絡させてお
き、各キャパシタラインＣＬは、その両端をそれぞれ左
右の電圧印加路１０に短絡させておいて、ゲートライン
ＧＬおよびキャパシタラインＣＬの陽極酸化処理を行な
うもので、これらラインＧＬ，ＣＬの陽極酸化後は、上
記第１の実施例と同様にしてＴＦＴパネルを完成する。

【００６０】なお、この実施例では、左右の電圧印加路
１０をいずれも１本のラインとしている。また、この実
施例では、隣り合うキャパシタラインＣＬ同士をその一
端または他端とにおいて交互に短絡させることにより全
てのキャパシタラインＣＬを蛇行線状につなぎ、隣り合
うキャパシタラインＣＬの短絡部を電圧印加路１０につ
ないで、各キャパシタラインＣＬの両端を左右の電圧印
加路１０に短絡させている。

【００６１】また、上記第１および第２の実施例では、
キャパシタラインＣＬの両端を左右の電圧印加路１０に
直接短絡させているが、各ゲートラインＧＬの端子ＧＬ
ａを交互に反対側に形成したＴＦＴパネルを製造する場
合は、キャパシタラインＣＬの両端をそれぞれゲートラ
インＧＬに短絡させ、このゲートラインＧＬを介して左
右の電圧印加路１０に短絡させてもよく、その場合は、
少なくとも陽極酸化処理を行なった後に、キャパシタラ
インＤＬのゲートラインＧＬとの短絡部を切離し分離す
ればよい。

【００６２】図７〜図１３は本発明の第３の実施例を示
している。この実施例は、キャパシタラインＣＬの両端
をゲートラインＧＬを介して左右の電圧印加路１０に短
絡させておいて陽極酸化処理を行なうものであり、次の
ような工程でＦＴパネルを製造する。

【００６３】［工程１］まず、図７に示すように、基板
１上に金属膜を成膜し、この金属膜をパターニングし
て、端子ＧＬａを交互に反対側に形成した複数本のゲー
トラインＧＬと、複数本のキャパシタラインＣＬと、左
右一対の電圧印加路１０とを形成する。

【００６４】この場合、各ゲートラインＧＬは、その端
子ＧＬａの外端に分断線Ｂの外側に延びる延長部を形成
した形状にパターニングし、この延長部において左右の
電圧印加路１０に交互に短絡させておく。

【００６５】また、各キャパシタラインＣＬは、その両
端をそれぞれ表示領域Ａの側縁とゲートライン端子ＧＬ
ａとの間の部分においてゲートラインＧＬに短絡させた
形状にパターニングする。なお、この実施例では、表示
領域Ａの一側縁とこの側に配列した各ゲートライン端子
ＧＬａとの間、および表示領域Ａの他側縁とこの側に配
列した各ゲートライン端子ＧＬａとの間に、それぞれゲ
ートラインＧＬおよびキャパシタラインＣＬと直交する
短絡路１１を形成（上記金属膜によりゲートラインＧＬ
およびキャパシタラインＣＬと一体に形成）し、この短
絡路１１を介して各キャパシタラインＣＬの両端を各ゲ
ートラインＧＬに短絡させている。

【００６６】［工程２］次に、上記電圧印加路１０から
ゲートラインＧＬに電圧を印加するとともにこのゲート
ラインＧＬからキャパシタラインＣＬにも電圧を印加し
て陽極酸化処理を行ない、ゲートラインＧＬおよびキャ
パシタラインＣＬの表面に酸化膜を生成させる。

【００６７】上記陽極酸化処理は次のようにして行な
う。まず、図８および図９（ａ）に示すように、ゲート
ラインＧＬの端子ＧＬａと、キャパシタラインＣＬの接
地ライン接続部と、上記短絡路１１のキャパシタライン
短絡部との上に、これら各部をそれぞれ覆うレジストマ
スク２１を形成する。

【００６８】次に、上記基板１を電解液中に浸漬し、第
１の実施例と同様にしてゲートラインＧＬおよびキャパ
シタラインＣＬの表面を陽極酸化する。なお、この実施
例では、左右の電圧印加路１０から各ゲートラインＧＬ
に電圧が印加され、さらにこれらゲートラインＧＬから
短絡路１１を介して各キャパシタラインＣＬに電圧が印
加される。

【００６９】この陽極酸化処理を行なうと、ゲートライ
ンＧＬおよびキャパシタラインＣＬの表面に図９（ｂ）
に示すように酸化膜ａが生成する。この酸化膜ａは、レ
ジストマスク２１で覆われていない部分にのみ生成し、
レジストマスク２１で覆われて電解液に触れない部分、
つまり、ゲートライン端子ＧＬａと、キャパシタライン
ＣＬの接地ライン接続部と、短絡路１１のキャパシタラ
イン短絡部とは、その表面も導電性をもつ状態のまま残
される。

【００７０】［工程３］次に、図１０に示すように、各
キャパシタラインＣＬのゲートラインＧＬとの短絡部
（この実施例では短絡路１１のキャパシタライン短絡
部）を切離し分離する。

【００７１】上記キャパシタラインＣＬのゲートライン
ＧＬとの短絡部の切離し分離は、上記陽極酸化処理時に
形成したレジストマスク２１を剥離した後、図１１およ
び図１２に示すように、短絡路１１のキャパシタライン
短絡部の上を除いて他の部分を覆うレジストマスク２２
を形成し、この状態で上記短絡路１１のキャパシタライ
ン短絡部のうち、表面を酸化させていない領域をエッチ
ングして除去する方法で行なう。なお、この領域のエッ
チングは、この領域外のキャパシタラインＣＬおよび短
絡路１１の表面の酸化膜ａをエッチングマスクとして行
なえるから、上記レジストマスク２２の形状精度はある
程度ラフでよい。

【００７２】［工程４］次に、図１３に示すように、薄
膜トランジスタ２と、画素電極６と、データラインＤＬ
と、上記各キャパシタラインＣＬをその両端部において
共通接続する接地ラインＥＬとを形成し、ＴＦＴパネル
を完成する。

【００７３】なお、この基板１の電圧印加路１０を形成
した部分は、ＴＦＴパネルの製造後または液晶表示素子
の組立て後に、基板１を分断線Ｂに沿って折断すること
によってＴＦＴパネルから切離す。

【００７４】この実施例においても、キャパシタライン
ＣＬの断線の有無にかかわらず、キャパシタライン全体
に電圧を印加して、その表面全体に酸化膜ａを生成させ
ることができるから、キャパシタラインＣＬとデータラ
インＤＬとの層間短絡の発生を防いで、ＴＦＴパネルの
製造歩留を向上させることができる。

【００７５】なお、上記実施例では、薄膜トランジスタ
２の形成工程に入る前（ゲート絶縁膜３等の成膜前）
に、キャパシタラインＣＬのゲートライン短絡部（上記
実施例では短絡路１１のキャパシタライン短絡部）を切
離し分離しているが、このゲートライン短絡部の切離し
分離は、少なくとも前記陽極酸化処理を行なった後であ
れば、どの時点で行なってもよい。

【００７６】図１４は、上記キャパシタラインＣＬのゲ
ートライン短絡部（ここでは短絡路１１のキャパシタラ
イン短絡部）を切離する他の方法を示している。この例
は、データラインＤＬと、各キャパシタラインＣＬを共
通接続する接地ラインＥＬとの形成時に上記キャパシタ
ラインＣＬのゲートライン短絡部を切離し分離するもの
であり、この分離は次のようにして行なう。

【００７７】まず、図１４（ａ）に示すように、保護絶
縁膜７を成膜した後、この保護絶縁膜７とその下のゲー
ト絶縁膜３に、短絡路１１のキャパシタライン短絡部を
露出させる開口を形成する。この開口は、保護絶縁膜７
およびゲート絶縁膜３に、ドレイン電極Ｄのデータライ
ン接続部を露出させるコンタクト孔やキャパシタライン
ＣＬの接地ライン接続部を露出させるコンタクト孔等を
形成する際に同時に形成する。

【００７８】次に、図１４（ｂ）に示すように、保護絶
縁膜７の上にデータラインＤＬおよび接地ラインＥＬと
なる金属膜３０を成膜した後、この金属膜３０をパター
ニングしてデータラインＤＬおよび接地ラインＥＬを形
成する際に、前記開口内の金属膜３０とともに短絡路１
１のキャパシタライン短絡部をエッチングして除去し、
図１４（ｃ）に示すようにキャパシタラインＣＬのゲー
トライン短絡部を切離し分離する。

【００７９】このように、データラインＤＬおよび接地
ラインＥＬとの形成時にキャパシタラインＣＬのゲート
ライン短絡部を切離し分離すれば、データラインＤＬお
よび接地ラインＥＬを形成工程を利用してキャパシタラ
インＣＬのゲートライン短絡部を切離し分離できるた
め、ＴＦＴパネルを能率良く製造することができる。

【００８０】なお、上記第３の実施例では、キャパシタ
ラインＣＬを短絡路１１との短絡部において切離し分離
しているが、ゲートラインＧＬからのキャパシタライン
ＣＬの分離は、上記短絡路１１のゲートライン短絡部と
キャパシタライン短絡部との間の部分を切離すか、ある
いは短絡路１１全体を除去して行なってもよい。

【００８１】また、上記第１〜第３の実施例では、ゲー
トラインＧＬおよびキャパシタラインＣＬの陽極酸化処
理を、電解液中で化成反応を起させる方法で行なってい
るが、この陽極酸化処理は、ガス雰囲気中で化成反応を
起させるプラズマ酸化によって行なってもよい。

【００８２】

【発明の効果】本発明のＴＦＴパネルの製造方法は、キ
ャパシタラインの両端をそれぞれ電圧印加路に短絡させ
ておき、ゲートラインおよびキャパシタラインの陽極酸
化に際してキャパシタラインにその両端から電圧を印加
しているため、キャパシタラインに断線があっても、こ
のキャパシタライン全体に電圧を印加して、その表面全
体に酸化膜を生成させることができるから、キャパシタ
ラインとデータラインとの層間短絡の発生を防止するこ
とができ、また前記陽極酸化の後工程で、キャパシタラ
インの両端に接続される接地ラインが形成されるので、
キャパシタライン全体が接地電位に保たれ、キャパシタ
ラインと画素電極及びにより形成されるストレージキャ
パシタは正常に動作し、画素欠陥にはならず、液晶表示
素子の製造歩留まりが向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す基板上にゲートラ
インおよびキャパシタラインを形成した状態の平面図。

【図２】第１の実施例で製造されたＴＦＴパネルの平面
図。

【図３】上記ＴＦＴパネルの薄膜トランジスタおよび画
素電極部の断面図。

【図４】上記ＴＦＴパネルのキャパシタライン共通接続
部の断面図。

【図５】図４の V−V 線に沿う断面図。

【図６】本発明の第２の実施例を示す製造されたＴＦＴ
パネルの平面図。

【図７】本発明の第３の実施例を示す基板上にゲートラ
インおよびキャパシタラインを形成した状態の平面図。

【図８】第３の実施例におけるゲートラインおよびキャ
パシタラインの陽極酸化方法を示す一部分の平面図。

【図９】図８のIX−IX線に沿う陽極酸化前の状態と陽極
酸化後の状態の断面図。

【図１０】第３の実施例におけるキャパシタラインのゲ
ートライン短絡部を切離し分離した状態の平面図。

【図１１】上記キャパシタラインのゲートライン短絡部
を切離し分離する方法を示す一部分の平面図。

【図１２】図１１の XII−XII 線に沿う断面図。

【図１３】第３の実施例で製造されたＴＦＴパネルの平
面図。

【図１４】第３の実施例におけるキャパシタラインのゲ
ートライン短絡部を切離す他の方法を示す切離し工程
図。

【図１５】従来の製造方法で製造されたＴＦＴパネルの
平面図。

【符号の説明】

１…基板、２…薄膜トランジスタ、ＧＬ…ゲートライ
ン、ＣＬ…キャパシタライン、ａ…酸化膜、３…ゲート
絶縁膜、４…ｉ型半導体層、５…ｎ型半導体層、Ｓ…ソ
ース電極、Ｄ…ドレイン電極、ＤＬ…データライン、６
…画素電極、７…保護絶縁膜、１０…電圧印加路、１１
…短絡路、ＥＬ…接地ライン、Ａ…表示領域、Ｂ…分断
線。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】透明基板の上に、複数本のゲートライン
   と、複数本のデータラインと、複数の薄膜トランジスタ
   と、複数の画素電極と、前記画素電極との間にストレー
   ジキャパシタを構成する複数本のキャパシタラインと、
   この各キャパシタラインを共通接続する接地ラインとを
   設けた薄膜トランジスタパネルの製造方法において、 前記基板上に、前記ゲートラインおよびキャパシタライ
   ンと、これらラインの両端の外側をそれぞれ通る一対の
   電圧印加路とを、前記ゲートラインの一端を前記一対の
   電圧印加路のいずれか一方に短絡させ、かつ前記各キャ
   パシタラインの両端を前記一対の電圧印加路に短絡させ
   て形成した後、 前記一対の電圧印加路を介して前記ゲートラインにはそ
   の一端から電圧を印加し、前記各キャパシタラインには
   その両端から電圧を印加して陽極酸化処理を行なうこと
   により、前記ゲートラインおよびキャパシタラインの表
   面に酸化膜を生成させ、 この後、前記薄膜トランジスタと前記画素電極と前記デ
   ータラインおよび前記キャパシタラインにその両端で接
   続される接地ラインを形成することを特徴とする薄膜ト
   ランジスタパネルの製造方法。
2. 【請求項２】前記キャパシタラインはその両端を前記一
   対の電圧印加路にそれぞれ直接短絡させておくことを特
   徴とする請求項１に記載の薄膜トランジスタパネルの製
   造方法。
3. 【請求項３】前記ゲートラインは前記一対の電圧印加路
   に交互に短絡させ、前記キャパシタラインはその両端を
   それぞれ前記ゲートラインに短絡させてこのゲートライ
   ンを介して前記一対の電圧印加路に短絡させておき、少
   なくとも前記陽極酸化処理を行なった後に、前記キャパ
   シタラインのゲートライン短絡部を切離し分離すること
   を特徴とする請求項１に記載の薄膜トランジスタパネル
   の製造方法。