JPH08179262A - アクティブマトリックスパネルの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】静電気等による画素部の絶縁破壊や特性変化を
防ぐための保護素子を構成する全ての保護ＴＦＴのゲー
ト電極の表面を陽極酸化し、これら保護ＴＦＴに充分な
絶縁耐圧をもたせる。 【構成】ゲート配線４と、データ配線５をショートライ
ン７に接続するための中継電極８と、ショートリング９
の横配線部９ａとをそれぞれショートライン７に一体に
つないで形成し、全ての保護ＴＦＴ１１，１２のゲート
電極をゲート配線４と中継電極８とショートリング９の
横配線部９ａとのいずれかに一体につないで形成して、
全ての保護ＴＦＴ１１，１２のゲート電極の表面をショ
ートライン７を給電路とする陽極酸化処理により酸化さ
せ、後工程で、ソース電極をゲート配線に接続する保護
ＴＦＴ１２を除く他の保護ＴＦＴ１１，１２のゲート電
極のうち、前記ゲート配線４に仮配線３１ａを介してつ
ないでおいたゲート電極をゲート配線４から切り離す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクティブマトリッ
クス液晶表示素子に用いるアクティブマトリックスパネ
ルの製造方法に関するものである。

【０００２】

【従来の技術】アクティブマトリックス液晶表示素子に
用いるアクティブマトリックスパネルは、次のような構
成となっている。なお、一般に液晶表示素子は、複数個
の液晶表示素子を一括して組立てる製法で製造されてお
り、この製法で液晶表示素子を製造する場合に用いられ
るアクティブマトリックスパネルは、液晶表示素子複数
個分のパネルを採取できる大きさとされている。

【０００３】図８は上記製法で製造される液晶表示素子
に用いられるアクティブマトリックスパネルの等価回路
的平面図であり、図９は、前記アクティブマトリックス
パネルの各配線および電極のうち、基板上に形成されて
いるものを実線で示し、基板上に設けた絶縁膜の上に形
成されているものを破線で示した図、図１０は、前記各
配線および電極のうち、前記絶縁膜の上に形成されてい
るものを実線で示し、基板上に形成されているものを破
線で示した図である。

【０００４】このアクティブマトリックスパネルは、ガ
ラス等からなる透明基板１の上に、マトリックス状に配
列した複数の透明な画素電極２と、これら画素電極２に
それぞれ接続された薄膜トランジスタからなる複数のア
クティブ素子（以下、アクティブＴＦＴと記す）３と、
各画素電極行ごとに配線されて各行のアクティブＴＦＴ
３にゲート信号を供給する複数本のゲート配線４と、各
画素電極列ごとに配線されて各列のアクティブＴＦＴ３
にデータ信号を供給する複数本のデータ配線５と、各画
素電極行ごとに配線されて各画素電極２との間に補償容
量（ストレージキャパシタ）Ｃs を構成する複数本のキ
ャパシタ配線６とを設けて構成されている。

【０００５】上記基板１は、液晶表示素子複数個分のア
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域（以下、素子領域という）１Ａと、この素子領域１
Ａの周囲に確保された余剰部１Ｂとからなっており、上
記画素電極２とアクティブＴＦＴ３およびゲート，デー
タ配線４，５とキャパシタ配線６は前記素子領域１Ａに
設けられている。

【０００６】図１１は上記アクティブマトリックスパネ
ルの１つの画素部の具体的な構成を示す平面図、図１２
は図１１の XII−XII 線に沿う拡大断面図である。この
図１１および図１２に示すように、上記ゲート配線４と
キャパシタ配線６は基板１上に配線されており、アクテ
ィブＴＦＴ３は、基板１上に上記ゲート配線４と一体に
形成されたゲート電極３１と、このゲート電極３１を覆
うＳi Ｎ（窒化シリコン）等からなるゲート絶縁膜３２
と、このゲート絶縁膜３２の上に前記ゲート電極３１に
対向させて形成されたａ−Ｓi （アモルファスシリコ
ン）からなるｉ型半導体膜３３と、このｉ型半導体膜３
３の上に不純物をドープしたａ−Ｓi からなるｎ型半導
体膜３４を介して形成されたソース電極３５およびドレ
イン電極３６とで構成されている。なお、３７は、前記
ｉ型半導体膜３３のチャンネル領域の上に設けられたＳ
i Ｎ等からなるチャンネル保護膜である。

【０００７】なお、上記ゲート絶縁膜３２は、ゲート配
線４とキャパシタ配線６を覆って基板１のほぼ全面に形
成されており、ゲート配線４の端子部４ａ（図８参照）
は、前記ゲート絶縁膜３２に開口を形成することによっ
て露出されている。

【０００８】そして、画素電極２は上記ゲート絶縁膜３
２の上に設けられており、この画素電極２は、その一側
縁の端部をアクティブＴＦＴ３のソース電極３５の上に
重ねて形成することによって前記ソース電極３５に接続
されている。

【０００９】また、データ配線５は上記ゲート絶縁膜３
２の上に配線されており、このデータ配線５は、アクテ
ィブＴＦＴ３のドレイン電極３６の上に重ねて形成され
て前記ドレイン電極３６に接続されている。

【００１０】なお、３５ａは、上記ソース電極３５の上
に形成された、データ配線５と同じ金属膜からなる上部
電極であり、この上部電極３５ａは、画素電極２とソー
ス電極３５との電気的な接続を確実にするために、前記
金属膜をソース電極３５の上にも残してエッチングする
ことによって形成されたものである。

【００１１】一方、上記キャパシタ配線６は、画素電極
２の縁部にその下方から対向しており、上記補償容量Ｃ
s は、キャパシタ配線６と画素電極２およびその間のゲ
ート絶縁膜とで構成されている。なお、各キャパシタ配
線６は、その一端において図８に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部６ａが形成されている。

【００１２】また、上記基板１の余剰部１Ｂは、最終的
（アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後）に除去される部分であ
り、この余剰部１Ｂは、図に二点鎖線で示した、素子領
域１Ａの輪郭に沿う分断線ｋに沿って分断除去される。

【００１３】ところで、上記アクティブマトリックスパ
ネルの上にはポリイミド等からなる配向膜（図示せず）
が形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、アクティブＴＦＴ３
に絶縁破壊が発生したり、アクティブＴＦＴ３の電圧−
電流特性が変化してしまったりすることがある。

【００１４】このため、上記アクティブマトリックスパ
ネルでは、複数のゲート配線４およびデータ配線５を基
板１の余剰部１Ｂにおいて短絡させておくことにより、
静電気等によるアクティブＴＦＴ３の絶縁破壊や特性変
化を防止している。

【００１５】すなわち、基板１の余剰部１Ｂには、図８
に示したように、全てのゲート配線４およびデータ配線
５を短絡させるためのショートライン７が形成されてお
り、各ゲート配線４と各データ配線５は前記ショートラ
イン７に接続されている。なお、このショートライン７
は、基板１上に素子領域１Ａの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板１の外周縁部まで延長されている。

【００１６】上記ショートライン７は、図９のように、
基板１上に形成されており、各ゲート配線４は、その端
子部４ａから上記余剰部１Ｂに延長させた配線部を介し
てショートライン７の縦ライン部につながっている。

【００１７】また、基板１の素子領域１Ａの上には、図
９のように、各データ配線５の端子部５ａを形成する箇
所にそれぞれ対応させて、各データ配線５をショートラ
イン７に接続するための中継電極８が、前記ショートラ
イン７の横ライン部と一体に形成されている。なお、こ
の中継電極８は、上記ゲート絶縁膜３２に開口を設ける
ことによって露出されている。

【００１８】そして、各データ配線５は、その端子部５
ａを上記中継電極８の上に重ねて形成することにより、
前記中継電極８を介してショートライン７に接続されて
いる。

【００１９】このように、全てのゲート配線４およびデ
ータ配線５を、基板１の余剰部１Ｂにおいてショートラ
イン７を介して短絡させておけば、これら配線４，５の
電位が同じになるため、静電気等によるアクティブＴＦ
Ｔ３の絶縁破壊や特性変化を防ぐことができる。

【００２０】しかし、上記基板１の余剰部１Ｂは、液晶
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってアクティブＴＦＴ３が絶縁破壊したり特性変化を
生じたりすることがある。

【００２１】そこで、上記アクティブマトリックスパネ
ルでは、上記余剰部１Ｂを除去した後（ショートライン
７が切り離された後）も、静電気等によるアクティブＴ
ＦＴ３の絶縁破壊や特性変化を防ぐことができるように
するため、基板１の余剰部分断箇所（分断線ｋ）より内
側の部分（素子領域１Ａ内）に、画素電極２およびアク
ティブＴＦＴ３の配列領域を囲んで静電気対策用のショ
ートリング９を形成し、ゲート配線４およびデータ配線
５を、保護素子１０ａ，１０ｂを介して前記ショートリ
ング９に接続している。

【００２２】なお、上記ショートリング９は、図９およ
び図１０に示すように、基板１上にゲート配線４と平行
に配線された２本の横配線部９ａと、ゲート絶縁膜３２
の上にデータ配線５と平行に配線された２本の縦配線部
９ｂとからなっており、これら横配線部９ａと縦配線部
９ｂの端部を、前記ゲート絶縁膜３２に設けたコンタク
ト孔（図示せず）において接続して構成されている。

【００２３】図１３はゲート配線４をショートリング９
に接続する保護素子１０ａの断面図、図１４はデータ配
線５をショートリング９に接続する保護素子１０ｂの断
面図であり、これら保護素子１０ａ，１０ｂは、それぞ
れ、２つの保護薄膜トランジスタ（以下、保護ＴＦＴと
記す）１１，１２で構成されている。

【００２４】なお、この保護素子１０ａ，１０ｂを構成
する保護ＴＦＴ１１，１２は、図１１および図１２に示
したアクティブＴＦＴ３と同じ構造のものであり、基板
１上に形成されたゲート電極３１と、このゲート電極３
１を覆うゲート絶縁膜３２と、このゲート絶縁膜３２の
上に前記ゲート電極３１に対向させて形成されたｉ型半
導体膜３３と、このｉ型半導体膜３３のチャンネル領域
の上に設けられたチャンネル保護膜３７と、前記ｉ型半
導体膜３３の上にｎ型半導体膜３４を介して形成された
ソース電極３５およびドレイン電極３６とで構成されて
いる。

【００２５】上記ゲート配線４をショートリング９に接
続する保護素子１０ａを構成する保護ＴＦＴ１１，１２
は、図８および図１３に示すように、ゲート配線４をは
さんでその端子部４ａ側の両側に配置されており、この
保護素子１０ａは、２つの保護ＴＦＴ１１，１２のゲー
ト電極３１をそれぞれその保護ＴＦＴのソース電極３５
に電気的に接続するとともに、一方の保護ＴＦＴ１１の
ソース電極３５をゲート配線４に、ドレイン電極３６を
ショートリング９に接続し、他方の保護ＴＦＴ１２のソ
ース電極３５をショートリング９に、ドレイン電極３６
をゲート配線４に接続して構成されている。

【００２６】上記保護ＴＦＴ１１，１２のゲート配線４
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、共通のゲート配線接続膜３８を介してゲート絶縁
膜３２に設けたコンタクト孔３９においてゲート配線４
に接続されており、また、一方の保護ＴＦＴ１１のドレ
イン電極３６と他方の保護ＴＦＴ１２のソース電極３５
は、ショートリング９の縦配線部９ｂに、この縦配線部
９ｂに一体に形成したショートリング接続膜４０，４１
を介して接続されている。なお、前記ゲート配線接続膜
３８とショートリング９の縦配線部９ｂおよびショート
リング接続膜４０，４１は、データ配線５と同じ金属膜
で形成されている。

【００２７】そして、一方の保護ＴＦＴ１１のゲート電
極３１は、ゲート配線４に一体に形成されて、このゲー
ト配線４と上記ゲート配線接続膜３８を介してこの保護
ＴＦＴ１１のソース電極３５に電気的に接続されてい
る。

【００２８】また、他方の保護ＴＦＴ１２のゲート電極
３１は、ショートリング９の縦配線部９ｂをゲート絶縁
膜３２に設けたコンタクト孔（図示せず）において前記
ゲート電極３１から導出したリード部に接続することに
より、ショートリング９と上記ショートリング接続膜４
１を介してこの保護ＴＦＴ１２のソース電極３５に電気
的に接続されている。

【００２９】また、データ配線５をショートリング９に
接続する保護素子１０ｂを構成する保護ＴＦＴ１１，１
２は、図８および図１４に示すように、データ配線５を
はさんでその端子部５ａ側の両側に配置されており、こ
の保護素子１０ｂは、２つの保護ＴＦＴ１１，１２のゲ
ート電極３１をそれぞれその保護ＴＦＴのソース電極３
５に電気的に接続するとともに、一方の保護ＴＦＴ１１
のソース電極３５をデータ配線５に、ドレイン電極３６
をショートリング９に接続し、他方の保護ＴＦＴ１２の
ソース電極３５をショートリング９に、ドレイン電極３
６をデータ配線５に接続して構成されている。

【００３０】上記保護ＴＦＴ１１，１２のデータ配線５
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、データ配線５に一体に形成されたデータ配線接続
膜４２を介して前記データ配線５に接続されており、ま
た、一方の保護ＴＦＴ１１のドレイン電極３６と他方の
保護ＴＦＴ１２のソース電極３５は、データ配線５と同
じ金属膜からなるショートリング接続膜４３，４４を介
してショートリング９の横配線部９ａに接続されてい
る。なお、ショートリング９の横配線部９ａは基板１上
に配線されているため、前記ショートリング接続膜４
３，４４は、ゲート絶縁膜３２に設けたコンタクト孔
（図示せず）において前記横配線部９ａに接続されてい
る。

【００３１】また、一方の保護ＴＦＴ１１のゲート電極
３１は、この保護ＴＦＴ１１のソース電極３５を接続し
たデータ配線５の下方に延長させて形成されており、こ
の一方の保護ＴＦＴ１１のゲート電極３１は、前記デー
タ配線５をゲート絶縁膜３２に設けたコンタクト孔４５
において前記ゲート電極３１の延長部に接続することに
より、データ配線５を介してこの保護ＴＦＴ１１のソー
ス電極３５に電気的に接続されている。

【００３２】また、他方の保護ＴＦＴ１２のゲート電極
３１は、ショートリング９の横配線部９ａに一体に形成
されて、ショートリング９を介してこの保護ＴＦＴ１２
のソース電極３５に電気的に接続されている。

【００３３】上記保護素子１０ａ，１０ｂは、ゲート配
線４またはデータ配線５に静電気等の高電圧が加わった
ときに、２つの保護ＴＦＴ１１，１２の一方がオン状態
となってゲート配線４とデータ配線５とをショートリン
グ９を介して導通させるものであり、例えば、ゲート配
線４に高電圧が加わると、ゲート配線４側の保護素子１
０ａの一方の保護ＴＦＴ１１がオン状態となってゲート
配線４とショートリング９とが導通するとともに、ゲー
ト配線４からショートリング９に加わる電圧によりデー
タ配線５側の保護素子１０ａの他方の保護ＴＦＴ１２が
オン状態となってデータ配線５とショートリング９とが
導通し、ゲート配線４とデータ配線５との電位が同じに
なって、静電気等によるアクティブＴＦＴ３の絶縁破壊
や特性変化が防止される。

【００３４】なお、液晶表示素子は、各ゲート配線４に
順次ゲート信号を供給し、それに同期させて各データ配
線５にデータ信号を供給して表示駆動されるが、上記保
護素子１０ａ，１０ｂは、両保護ＴＦＴ１１，１２のゲ
ート電極３１をそれぞれその保護ＴＦＴのソース電極３
５に接続したものであるため、これら保護ＴＦＴ１１，
１２はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線４およびデータ配線５が
前記保護素子１０ａ，１０ｂを介してショートリング９
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。

【００３５】上記アクティブマトリックスパネルは、従
来、次のような製造方法によって製造されている。ま
ず、基板１上にＡl （アルミニウム）系合金等からなる
金属膜を成膜し、この金属膜をパターニングして、図９
に実線で示した、ショートライン７と、ゲート配線４お
よびアクティブＴＦＴ３のゲート電極３１と、キャパシ
タ配線６と、データ配線５をショートライン７に接続す
るための中継電極８と、ショートリング９の横配線部９
ａと、全ての保護ＴＦＴ１１，１２のゲート電極３１を
同時に形成する。

【００３６】次に、上記ゲート配線４およびアクティブ
ＴＦＴ３のゲート電極３１を陽極酸化処理し、その表面
に酸化膜を生成させる。図１２において、ａは、前記陽
極酸化処理により生成された酸化膜であり、この酸化膜
ａは、その上のゲート絶縁膜３２の絶縁耐圧を補うため
に形成されている。

【００３７】上記陽極酸化処理は、基板１を電解液中に
浸漬してその上の被酸化膜（ゲート配線４およびアクテ
ィブＴＦＴ３のゲート電極３１）を電解液中において陰
極と対向させ、その状態で前記被酸化膜に対向電極の電
位に対して正の電圧を印加することによって行なわれて
いる。

【００３８】この陽極酸化処理における前記被酸化膜へ
の電圧の印加は、ショートライン７を給電路として行な
われており、ショートライン７に電圧を供給すると、こ
のショートライン７から各ゲート配線４およびアクティ
ブＴＦＴ３のゲート電極３１に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。

【００３９】この場合、上記保護素子１０ａ，１０ｂの
うち、ゲート配線４側の保護素子１０ａの一方の保護Ｔ
ＦＴ１１のゲート電極３１はゲート配線４に一体に形成
されているため、この保護ＴＦＴ１１のゲート電極３１
も同時に陽極酸化され、その表面にも酸化膜ａ（図１３
参照）が生成する。

【００４０】また、各キャパシタ配線６の共通接続部
は、その端部がショートライン７につながるパターンに
形成されており、したがって、各キャパシタ配線６の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。

【００４１】なお、上記ショートライン７には、データ
配線５をショートライン７に接続するための中継電極８
もつながっているが、この中継電極８をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線４の端子部４ａおよびキャパ
シタ配線６の端子部６ａをレジストで覆っておけば、こ
れら端子部４ａ，６ａの表面を陽極酸化させてしまうこ
とはない。

【００４２】上記陽極酸化処理を行なった後は、基板１
上に、ゲート絶縁膜３２、ｉ型半導体膜３３、チャンネ
ル保護膜３７を順次成膜し、前記チャンネル保護膜３７
を、アクティブＴＦＴ３および各保護ＴＦＴ１１，１２
のｉ型半導体膜３３のチャンネル領域を覆う形状にパタ
ーニングする。

【００４３】次に、ｎ型半導体膜３４を成膜し、その上
にＣr （クロム）等からなる金属膜を成膜した後、この
金属膜をパターニングしてアクティブＴＦＴ３および各
保護ＴＦＴ１１，１２のソース電極３５およびドレイン
電極３６を形成し、次いで前記ｎ型半導体膜３４をソー
ス，ドレイン電極３５，３６と同じ形状にパターニング
して、アクティブＴＦＴ３および保護ＴＦＴ１０ａ，１
０ｂを完成する。

【００４４】次に、ＩＴＯ等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極２を
形成し、その後、上記ゲート絶縁膜３２に、ゲート配線
４およびキャパシタ配線６の端子部４ａ，６ａと中継電
極８を露出させる開口と、上述した各コンタクト孔３
９，４５を形成する。

【００４５】この後は、Ａl 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線
５、各保護素子１０ａ，１０ｂのゲート配線接続膜３
８、ショートリング接続膜４０，４１，４３，４４、デ
ータ配線接続膜４２を形成し、アクティブマトリックス
パネルを完成する。

【００４６】

【発明が解決しようとする課題】しかし、上記従来の製
造方法では、アクティブマトリックスパネルの製造過程
において、ゲート配線４およびアクティブＴＦＴ３のゲ
ート電極３１と、ゲート配線４側の保護素子１０ａの一
方の保護ＴＦＴ１１のゲート電極３１の表面は陽極酸化
できるが、前記ゲート配線４側の保護素子１０ａの他方
の保護ＴＦＴ１２のゲート電極３１および、データ配線
５側の保護素子１０ｂの両保護ＴＦＴ１１，１２のゲー
ト電極３１は陽極酸化できなかった。

【００４７】これは、ゲート配線４側の保護素子１０ａ
の他方の保護ＴＦＴ１２のゲート電極３１およびデータ
配線５側の保護素子１０ｂの両保護ＴＦＴ１１，１２の
ゲート電極３１が、図９に実線で示したように個々に独
立して形成されているため、これらゲート電極３１に
は、陽極酸化処理のための電圧を供給することができな
いからである。

【００４８】このため、上記従来の製造方法で製造され
たアクティブマトリックスパネルは、ゲート配線４側の
保護素子１０ａの他方の保護ＴＦＴ１２およびデータ配
線５側の保護素子１０ｂの両保護ＴＦＴ１１，１２に充
分な絶縁耐圧をもたせることができなかった。

【００４９】この発明は、静電気等によるアクティブＴ
ＦＴの絶縁破壊や特性変化を防ぐための保護素子を構成
する全ての保護ＴＦＴのゲート電極の表面を陽極酸化し
て、これら保護ＴＦＴに充分な絶縁耐圧をもたせた信頼
性の高いアクティブマトリックスパネルを得ることがで
きる、アクティブマトリックスパネルの製造方法を提供
することを目的としたものである。

【００５０】

【課題を解決するための手段】この発明は、液晶表示素
子の大きさに対応する素子領域の周囲に前記液晶表示素
子の組立て後に除去される余剰部を有する基板の前記素
子領域に、複数の画素電極と、これら各画素電極にそれ
ぞれ接続された複数のアクティブＴＦＴと、前記アクテ
ィブＴＦＴにゲート信号を供給するゲート配線と、前記
アクティブＴＦＴにデータ信号を供給するデータ配線と
を設けるとともに、前記基板の余剰部には複数のデータ
配線およびデータ配線を短絡させるためのショートライ
ンを設け、前記素子領域には前記画素電極およびアクテ
ィブ素子の配列領域を囲んでショートリングを設けて、
前記ゲート配線およびデータ配線をそれぞれ、ゲート電
極とソース電極とが電気的に接続された２つの保護ＴＦ
Ｔからなる保護素子を介して前記ショートリングに接続
してなり、一方の保護ＴＦＴのソース電極をゲート配線
またはデータ配線に、ドレイン電極を前記ショートリン
グに接続し、他方の保護ＴＦＴのソース電極を前記ショ
ートリングに、ドレイン電極をゲート配線またはデータ
配線に接続して構成したアクティブマトリックスパネル
の製造方法であって、基板上に、ショートラインと、ゲ
ート配線およびアクティブＴＦＴのゲート電極と、デー
タ配線を前記ショートラインに接続するための中継電極
と、ショートリングの一部と、全ての保護ＴＦＴのゲー
ト電極とを、前記ゲート配線と中継電極とショートリン
グの一部とをそれぞれ前記ショートラインに一体につな
ぎ、かつ前記全ての保護ＴＦＴのゲート電極を前記ゲー
ト配線と前記中継電極と前記ショートリングの一部との
いずれかに一体につないで形成する工程と、前記ゲート
配線およびアクティブＴＦＴのゲート電極と、全ての保
護ＴＦＴのゲート電極の表面を、前記ショートラインを
給電路とする陽極酸化処理により酸化させる工程と、前
記アクティブＴＦＴと、前記保護ＴＦＴからなる保護素
子と、データ配線とを形成する工程と、少なくとも前記
陽極酸化処理を行なった後に、ソース電極をゲート配線
に接続した保護ＴＦＴを除く他の保護ＴＦＴのゲート電
極のうち、前記ゲート配線に一体につないで形成したゲ
ート電極を、前記ゲート配線から切り離す工程と、から
なることを特徴とするものである。

【００５１】

【作用】この発明の製造方法では、ゲート配線と、デー
タ配線をショートラインに接続するための中継電極と、
ショートリングの一部とをそれぞれ前記ショートライン
に一体につないで形成し、かつ全ての保護ＴＦＴのゲー
ト電極を前記ゲート配線と前記中継電極と前記ショート
リングの一部とのいずれかに一体につないで形成してい
るため、前記ショートラインから全ての保護ＴＦＴのゲ
ート電極に電圧を供給して、その表面を陽極酸化させる
ことができる。

【００５２】また、この製造方法では、少なくとも前記
ゲート電極を陽極酸化処理した後に、ソース電極をゲー
ト配線に接続する保護ＴＦＴを除く他の保護ＴＦＴのゲ
ート電極のうち、前記ゲート配線に一体につないで形成
したゲート電極を、前記ゲート配線から切り離している
ため、最終的に形成される保護素子は、２つの保護ＴＦ
Ｔを上記のように接続した構成となる。

【００５３】

【実施例】以下、この発明の一実施例を図１〜図７を参
照して説明する。まず、この実施例の製造方法で製造さ
れたアクティブマトリックスパネルについて説明する
と、図３は製造されたアクティブマトリックスパネルの
等価回路的平面図、図４は製造されたアクティブマトリ
ックスパネルの各配線および電極のうち、基板上に形成
されているものを実線で示し、基板上に設けた絶縁膜の
上に形成されているものを破線で示した図、図５は製造
されたアクティブマトリックスパネルの各配線および電
極のうち、前記絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した図
である。

【００５４】このアクティブマトリックスパネルは、液
晶表示素子の大きさに対応する素子領域１Ａの周囲に前
記液晶表示素子の組立て後に除去される余剰部１Ｂを有
する基板１の素子領域１Ａに、複数の画素電極２と、こ
れら各画素電極２にそれぞれ接続された複数のアクティ
ブＴＦＴ３と、前記アクティブＴＦＴ３にゲート信号を
供給するゲート配線４と、前記アクティブＴＦＴ３にデ
ータ信号を供給するデータ配線５と、前記画素電極２と
の間に補償容量Ｃs を形成するキャパシタ配線６とを設
けるとともに、前記基板１の余剰部１Ｂには全てのデー
タ配線４およびデータ配線５を短絡させるためのショー
トライン７を設け、前記素子領域１Ａには前記画素電極
２およびアクティブＴＦＴ３の配列領域を囲んでショー
トリング９を設けて、前記ゲート配線４およびデータ配
線５をそれぞれ、２つの保護ＴＦＴ１１，１２からなる
保護素子１０ａ，１０ｂを介して前記ショートリング９
に接続した構成となっている。

【００５５】図６はゲート配線４をショートリング９に
接続する保護素子１０ａの断面図、図７はデータ配線５
をショートリング９に接続する保護素子１０ｂの断面図
であり、これら保護素子１０ａ，１０ｂは、それぞれ、
２つの保護ＴＦＴ１１，１２のゲート電極３１をそれぞ
れその保護ＴＦＴのソース電極３５に電気的に接続する
とともに、一方の保護ＴＦＴ１１のソース電極３５をゲ
ート配線４またはデータ配線５に、ドレイン電極３６を
前記ショートリング９に接続し、他方の保護ＴＦＴ１２
のソース電極３５を前記ショートリング９に、ドレイン
電極３６をゲート配線４またはデータ配線５に接続して
構成されている。

【００５６】上記保護素子１０ａ，１０ｂを構成する保
護ＴＦＴ１１，１２のゲート電極３１は、いずれも、そ
の表面を陽極酸化されている。図６および図７におい
て、ａは、陽極酸化処理によって生成された酸化膜であ
り、この酸化膜ａを生成させた部分は、金属膜の酸化に
よる体積の増加により非酸化部分より若干盛り上がって
いる。

【００５７】なお、このアクティブマトリックスパネル
は、図８〜図１０に示したものとほとんど同じ構成のも
のであり、アクティブＴＦＴ３も図１１および図１２に
示したものと同じで、保護素子１０ａ，１０ｂも、その
両方の保護ＴＦＴ１１，１２のゲート電極３１の表面が
陽極酸化されている点を除けば図１３および図１４に示
したものと同じであるから、重複する説明は図に同符号
を付して省略する。

【００５８】次に、上記アクティブマトリックスパネル
のような製造方法を説明する。図１は基板１上に形成す
る配線および電極を実線で示しゲート絶縁膜３２の上に
形成する配線および電極を破線で示した等価回路的平面
図、図２はアクティブマトリックスパネルの製造工程を
示す、ゲート配線をショートリングに接続する保護素子
部分の断面図である。

【００５９】まず、基板１上にＡl 系合金等からなる金
属膜を成膜し、この金属膜をパターニングして、図１に
示すように、ショートライン７と、ゲート配線４および
アクティブＴＦＴ３のゲート電極３１と、キャパシタ配
線６と、データ配線５をショートライン７に接続するた
めの中継電極８と、ショートリング９の２本の横配線部
９ａと、全ての保護素子１０ａ，１０ｂの保護ＴＦＴ１
１，１２のゲート電極３１を同時に形成する。

【００６０】この工程において、ゲート配線４とキャパ
シタ配線６と中継電極８およびショートリング９の横配
線部９ａのうちの保護ＴＦＴ１１，１２を接続する図に
おいて上側の横配線部（以下、上横配線部という）９ａ
は、それぞれ前記ショートライン７に一体につないで形
成し、さらに、全ての保護ＴＦＴ１１，１２のゲート電
極３１は、前記ゲート配線４と中継電極８とショートリ
ング９の上横配線部９ａとのいずれかに一体につないで
形成する。

【００６１】なお、ゲート配線４はその端子部４ａを形
成した側の端部をショートライン７の一方の縦ライン部
につないで形成し、キャパシタ配線６はその共通接続部
をショートライン７の他方の縦ライン部につないで形成
し、中継電極８はショートライン７の上側の横ライン部
につないで形成し、ショートリング９の上横配線部９ａ
は前記ショートライン７から素子領域に導出したリード
配線７ａにつないで形成する。

【００６２】また、ゲート配線４をショートリング９に
接続する保護素子１０ａを構成する保護ＴＦＴ１１，１
２の両方のゲート電極３１は、図１および図２（ａ）の
ように、アクティブＴＦＴ３のゲート電極３１とともに
ゲート配線４に一体に形成する。

【００６３】なお、このゲート配線４側の保護素子１０
ａを構成する保護ＴＦＴ１１，１２のうち、一方の保護
ＴＦＴ１１のゲート電極３１は、図６のように、ゲート
配線４とゲート配線接続膜３８を介してこの保護ＴＦＴ
１１のソース電極３５に電気的に接続されるため、この
一方の保護ＴＦＴ１１のゲート電極３１はゲート配線４
につながっているままでよい。

【００６４】しかし、他方の保護ＴＦＴ１２のゲート電
極３１は、ゲート絶縁膜３２の上に形成するショートリ
ング９の縦配線部９ｂをゲート絶縁膜３２に設けたコン
タクト孔（図示せず）において前記ゲート電極３１から
導出したリード部に接続することによって、前記ショー
トリング９と図６に示したショートリング接続膜４１と
を介してこの保護ＴＦＴ１２のソース電極３５に電気的
に接続されるため、このゲート電極３１は最終的にゲー
ト配線４から切り離す必要がある。

【００６５】そこで、この実施例では、前記他方の保護
ＴＦＴ１２のゲート電極３１から導出したリード部とゲ
ート配線４とを、これらと一体に形成した、後工程で除
去する仮配線３１ａを介してつないでいる。

【００６６】また、データ配線５をショートリング９に
接続する保護素子１０ｂを構成する保護ＴＦＴ１１，１
２のうち、一方の保護ＴＦＴ１１のゲート電極３１は、
図１のように、上記中継電極８から導出したリード部８
ａに一体に形成し、他方の保護ＴＦＴ１２のゲート電極
３１は、ショートリング９の横配線部９ａに一体に形成
する。

【００６７】次に、ゲート配線４およびアクティブＴＦ
Ｔ３のゲート電極３１と、全ての保護ＴＦＴ１１，１２
のゲート電極３１と、中継電極８のリード部８ａと、キ
ャパシタ配線６とを同時に陽極酸化処理し、これらの表
面に酸化膜ａを生成させる。この陽極酸化処理は、ゲー
ト配線４の端子部４ａおよびゲート配線接続膜３８の接
続部と、中継電極８およびそのリード部８ａのデ−タ配
線接続部と、キャパシタ配線６の端子部６ａと、上記仮
配線３１ａとを図２（ｂ）のようにレジスト５０でマス
クし、基板１を電解液中に浸漬してその上の被酸化膜
（ゲート配線４、キャパシタ配線６、ショートリング９
の上側の横配線部９ａ、ゲート電極３１等）を電解液中
において陰極と対向させ、ショートライン７を給電路と
して、前記被酸化膜に対向電極の電位に対して正の電圧
を印加することによって行なう。

【００６８】このように、ショートライン７に電圧を供
給すると、このショートライン７につながっているゲー
ト配線４とキャパシタ配線６と中継電極８とショートリ
ング９の上側の横配線部９ａとに前記電圧が供給される
とともに、これらを介してアクティブＴＦＴ３および全
ての保護ＴＦＴ１１，１２のゲート電極３１に前記電圧
が供給され、これらの被酸化膜が電解液中で化成反応を
起してその表面を陽極酸化される。

【００６９】上記陽極酸化処理を行なった後は、基板１
上に、ゲート絶縁膜３２、ｉ型半導体膜３３、チャンネ
ル保護膜３７を順次成膜し、前記チャンネル保護膜３７
を、画素部のＴＦＴ３および各保護ＴＦＴ１１，１２の
ｉ型半導体膜３３のチャンネル領域を覆う形状にパター
ニングし、次いで、ｎ型半導体膜３４を成膜し、その上
にＣr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のＴＦＴ３および各保護ＴＦＴ１
１，１２のソース電極３５およびドレイン電極３６を形
成し、次いで前記ｎ型半導体膜３４をソース，ドレイン
電極３５，３６と同じ形状にパターニングして、アクテ
ィブＴＦＴ３および保護ＴＦＴ１０ａ，１０ｂを完成す
る［図２（ｃ）参照］。

【００７０】次に、ＩＴＯ等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極２を
形成し、その後、上記ゲート絶縁膜３２に、ゲート配線
４およびキャパシタ配線６の端子部４ａ，６ａと中継電
極８を露出させる開口と、上述した各コンタクト孔３
９，４５と、上記仮配線３１ａをエッチングするための
開口４６とを形成する［図２（ｄ）参照］。

【００７１】この後は、Ａl 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線５
と、各保護素子１０ａ，１０ｂのゲート配線接続膜３８
およびデータ配線接続膜４２を形成するとともに、前記
金属膜をパターニングするエッチング工程を利用して上
記仮配線３１ａをエッチング除去し、アクティブマトリ
ックスパネルを完成する［図２（ｅ）参照］。

【００７２】なお、図２および図６では便宜上、上記仮
配線３１ａとそのエッチングのための開口４６を、保護
ＴＦＴ１１，１２の断面と一緒に示したが、この仮配線
３１ａと開口４６は、保護ＴＦＴ１１，１２とは位置を
ずらして設けられている。

【００７３】すなわち、上記アクティブマトリックスパ
ネルの製造方法は、ゲート配線４と、データ配線５をシ
ョートライン７に接続するための中継電極８と、ショー
トリング７の一部（実施例では２本の横配線部９ａ）と
をそれぞれ前記ショートライン７に一体につないで形成
し、かつ全ての保護ＴＦＴ１１，１２のゲート電極３１
を前記ゲート配線４と前記中継電極８と前記ショートリ
ング９の一部とのいずれかに一体につないで形成するこ
とにより、前記ゲート配線４およびアクティブＴＦＴ３
のゲート電極３１と、全ての保護ＴＦＴ１１，１２のゲ
ート電極３１の表面を、前記ショートライン７を給電路
とする陽極酸化処理により酸化させるものであり、この
製造方法によれば、前記ショートライン７から全ての保
護ＴＦＴ１１，１２のゲート電極３１に電圧を供給し
て、その表面を陽極酸化させることができる。

【００７４】また、上記製造方法では、ソース電極３５
をゲート配線４に接続する保護ＴＦＴ（ゲート配線４側
の保護素子１０ａの一方の保護ＴＦＴ）１１を除く他の
保護ＴＦＴ１１，１２のゲート電極３１のうち、仮配線
３１ａを介してゲート配線４に一体につないで形成した
ゲート電極（ゲート配線４側の保護素子１０ａの他方の
保護ＴＦＴ１２のゲート電極）３１を、最終工程におい
て前記仮配線３１ａを除去することによりゲート配線４
から切り離しているため、最終的に形成される保護素子
１０ａ，１０ｂは、いずれも、２つの保護ＴＦＴ１１，
１２のゲート電極３１をそれぞれその保護ＴＦＴのソー
ス電極３５に電気的に接続するとともに、一方の保護Ｔ
ＦＴのソース電極３５をゲート配線４またはデータ配線
５に、ドレイン電極３６をショートリング９に接続し、
他方の保護ＴＦＴのソース電極３１を前記ショートリン
グ９に、ドレイン電極３６をゲート配線４またはデータ
配線５に接続した構成となる。

【００７５】そして、上記製造方法によれば、全ての保
護ＴＦＴ１１，１２のゲート電極３１の表面を陽極酸化
させることができるため、これら保護ＴＦＴ１１，１２
に充分な絶縁耐圧をもたせることができるから、アクテ
ィブマトリックスパネルの信頼性を向上させることがで
きる。

【００７６】なお、上記実施例では、ソース電極３５を
ゲート配線４に接続する保護ＴＦＴ１１を除く他の保護
ＴＦＴ１１，１２のゲート電極３１のうち、ゲート配線
４に一体につないで形成したゲート電極３１を、最終工
程においてゲート配線４から切り離しているが、このゲ
ート電極３１とゲート配線４の切り離しは、少なくとも
ゲート配線５やゲート電極３１等の陽極酸化処理を行な
った後であれば、どの時点で行ってもよい。

【００７７】さらに、上記実施例では、データ配線５側
の保護素子１０ｂを構成する保護ＴＦＴ１１，１２のう
ち、一方の保護ＴＦＴ１１のゲート電極３１とデータ配
線５とを、ゲート絶縁膜３２に設けたコンタクト孔４５
において接続しているが、前記ゲート電極３１とデータ
配線５とは、中継電極８を介しても接続されるため、前
記コンタクト孔４５での接続は必ずしも必要ではない。

【００７８】また、上記実施例では、データ配線５、各
保護素子１０ａ，１０ｂのゲート配線接続膜３８および
データ配線接続膜４２を、ゲート絶縁膜３２の上に形成
しているが、これらは、前記ゲート絶縁膜３２の上に層
間絶縁膜を設けてその上に形成し、前記層間絶縁膜にコ
ンタクト孔を設けて画素部のＴＦＴおよび保護ＴＦＴ１
１，１２のソース，ドレイン電極３５，３６やデータ配
線５に接続してもよい。

【００７９】

【発明の効果】本発明のアクティブマトリックスパネル
の製造方法は、ゲート配線と、データ配線をショートラ
インに接続するための中継電極と、ショートリングの一
部とをそれぞれ前記ショートラインに一体につないで形
成し、かつ全ての保護ＴＦＴのゲート電極を前記ゲート
配線と前記中継電極と前記ショートリングの一部とのい
ずれかに一体につないで形成して、前記ゲート配線およ
びアクティブ素子のゲート電極と、全ての保護ＴＦＴの
ゲート電極の表面を、前記ショートラインを給電路とす
る陽極酸化処理により酸化させ、少なくとも前記ゲート
電極を陽極酸化処理した後に、ソース電極をゲート配線
に接続する保護ＴＦＴを除く他の保護ＴＦＴのゲート電
極のうち、前記ゲート配線に一体につないで形成したゲ
ート電極を、前記ゲート配線から切り離すものであるた
め、保護素子を構成する全ての保護ＴＦＴのゲート電極
の表面を陽極酸化して、これら保護ＴＦＴに充分な絶縁
耐圧をもたせた信頼性の高いアクティブマトリックスパ
ネルを得ることができる。

【図面の簡単な説明】

【図１】本発明のアクティブマトリックスパネルの製造
方法の一実施例を示す、基板上に形成する配線および電
極を実線で示し絶縁膜上に形成する配線および電極を破
線で示した等価回路的平面図。

【図２】アクティブマトリックスパネルの製造工程を示
す、ゲート配線をショートリングに接続する保護素子部
分の断面図。

【図３】製造されたアクティブマトリックスパネルの等
価回路的平面図。

【図４】同アクティブマトリックスパネルの各配線およ
び電極のうち、基板上に形成されたものを実線で示し、
絶縁膜上に形成されたものを破線で示した図。

【図５】同アクティブマトリックスパネルの各配線およ
び電極のうち、絶縁膜上に形成されたものを実線で示
し、基板上に形成されたものを破線で示した図。

【図６】同アクティブマトリックスパネルのゲート配線
をショートリングに接続する保護素子の断面図。

【図７】同アクティブマトリックスパネルのデータ配線
をショートリングに接続する保護素子の断面図。

【図８】従来のアクティブマトリックスパネルの等価回
路的平面図。

【図９】従来のアクティブマトリックスパネルの各配線
および電極のうち、基板上に形成されたものを実線で示
し、絶縁膜上に形成されたものを破線で示した図。

【図１０】従来のアクティブマトリックスパネルの各配
線および電極のうち、絶縁膜上に形成されたものを実線
で示し、基板上に形成されたものを破線で示した図。

【図１１】アクティブマトリックスパネルの１つの画素
部の具体的構成を示す平面図。

【図１２】図１１の XII−XII 線に沿う拡大断面図。

【図１３】従来のアクティブマトリックスパネルにおけ
るゲート配線をショートリングに接続する保護素子の断
面図。

【図１４】従来のアクティブマトリックスパネルにおけ
るデータ配線をショートリングに接続する保護素子の断
面図。

【符号の説明】

１…基板 １Ａ…素子領域 １Ｂ…余剰部 ２…画素電極 ３…アクティブＴＦＴ ４…ゲート配線 ５…データ配線 ６…キャパシタ配線 ７…ショートライン ８…中継電極 ９…ショートリング １０ａ，１０ｂ…保護素子 １１，１２…保護ＴＦＴ ゲート電極 ３１ａ…仮配線 ａ…酸化膜 ３５…ソース電極 ３６…ドレイン電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】液晶表示素子の大きさに対応する素子領域
   の周囲に前記液晶表示素子の組立て後に除去される余剰
   部を有する基板の前記素子領域に、複数の画素電極と、
   これら各画素電極にそれぞれ接続された薄膜トランジス
   タからなる複数のアクティブ素子と、前記アクティブ素
   子にゲート信号を供給するゲート配線と、前記アクティ
   ブ素子にデータ信号を供給するデータ配線とを設けると
   ともに、前記基板の余剰部には複数のデータ配線および
   データ配線を短絡させるためのショートラインを設け、
   前記素子領域には前記画素電極およびアクティブ素子の
   配列領域を囲んでショートリングを設けて、前記ゲート
   配線およびデータ配線をそれぞれ、ゲート電極とソース
   電極とが電気的に接続された２つの保護薄膜トランジス
   タからなる保護素子を介して前記ショートリングに接続
   してなり、一方の保護薄膜トランジスタのソース電極を
   ゲート配線またはデータ配線に、ドレイン電極を前記シ
   ョートリングに接続し、他方の保護薄膜トランジスタの
   ソース電極を前記ショートリングに、ドレイン電極をゲ
   ート配線またはデータ配線に接続して構成したアクティ
   ブマトリックスパネルの製造方法であって、 基板上に、ショートラインと、ゲート配線およびアクテ
   ィブ素子のゲート電極と、データ配線を前記ショートラ
   インに接続するための中継電極と、ショートリングの一
   部と、全ての保護薄膜トランジスタのゲート電極とを、
   前記ゲート配線と中継電極とショートリングの一部とを
   それぞれ前記ショートラインに一体につなぎ、かつ前記
   全ての保護薄膜トランジスタのゲート電極を前記ゲート
   配線と前記中継電極と前記ショートリングの一部とのい
   ずれかに一体につないで形成する工程と、 前記ゲート配線およびアクティブ素子のゲート電極と、
   全ての保護薄膜トランジスタのゲート電極の表面を、前
   記ショートラインを給電路とする陽極酸化処理により酸
   化させる工程と、 前記アクティブ素子と、前記保護薄膜トランジスタから
   なる保護素子と、データ配線とを形成する工程と、 少なくとも前記陽極酸化処理を行なった後に、ソース電
   極をゲート配線に接続する保護薄膜トランジスタを除く
   他の保護薄膜トランジスタのゲート電極のうち、前記ゲ
   ート配線に一体につないで形成したゲート電極を、前記
   ゲート配線から切り離す工程と、からなることを特徴と
   するアクティブマトリックスパネルの製造方法。