JPH08179360A - アクティブマトリックスパネル - Google Patents

Abstract

(57)【要約】 【目的】静電気等による画素部の絶縁破壊や特性変化を
防ぐための保護素子を構成する全ての保護ＴＦＴのゲー
ト電極の表面を陽極酸化し、これら保護ＴＦＴに充分な
絶縁耐圧をもたせる。 【構成】ゲート配線４と、キャパシタ配線６と、データ
配線５をショートライン７に接続するための中継電極８
と、ショートリング９の一部の配線部９ａ，９ｂとを、
基板１上に前記ショートライン７につないで形成し、保
護ＴＦＴ１１，１２のゲート電極３１を、前記ゲート配
線４とキャパシタ配線６と中継電極８とショートリング
９のうちの基板上に形成された配線部９ａ，９ｂとのい
ずれかに一体に形成することにより、ショートライン７
を給電路とする陽極酸化処理によって、全ての保護ＴＦ
Ｔ１１，１２のゲート電極３１の表面を酸化させた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクティブマトリッ
クス液晶表示素子に用いるアクティブマトリックスパネ
ルに関するものである。

【０００２】

【従来の技術】従来、アクティブマトリックス液晶表示
素子に用いるアクティブマトリックスパネルは、次のよ
うな構成となっている。なお、一般に液晶表示素子は、
複数個の液晶表示素子を一括して組立てる製法で製造さ
れており、この製法で液晶表示素子を製造する場合に用
いられるアクティブマトリックスパネルは、液晶表示素
子複数個分のパネルを採取できる大きさとされている。

【０００３】図６は上記製法で製造される液晶表示素子
に用いられている従来のアクティブマトリックスパネル
の等価回路的平面図であり、図７は、前記アクティブマ
トリックスパネルの各配線および電極のうち、基板上に
形成されているものを実線で示し、基板上に設けた絶縁
膜の上に形成されているものを破線で示した図、図８
は、前記各配線および電極のうち、前記絶縁膜の上に形
成されているものを実線で示し、基板上に形成されてい
るものを破線で示した図である。

【０００４】このアクティブマトリックスパネルは、ガ
ラス等からなる透明基板１の上に、マトリックス状に配
列した複数の透明な画素電極２と、これら画素電極２に
それぞれ接続された薄膜トランジスタからなる複数のア
クティブ素子（以下、ＴＦＴと記す）３と、各画素電極
行ごとに配線されて各行のＴＦＴ３にゲート信号を供給
する複数のゲート配線４と、各画素電極列ごとに配線さ
れて各列のＴＦＴ３にデータ信号を供給する複数のデー
タ配線５と、各画素電極行ごとに配線されて各画素電極
２との間に補償容量（ストレージキャパシタ）Ｃs を形
成する複数のキャパシタ配線６とを設けて構成されてい
る。

【０００５】上記基板１は、液晶表示素子複数個分のア
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域（以下、素子領域という）１Ａと、この素子領域１
Ａの周囲に確保された余剰部１Ｂとからなっており、上
記画素電極２とＴＦＴ３およびゲート，データ配線４，
５とキャパシタ配線６は前記素子領域１Ａに設けられて
いる。

【０００６】図９は上記アクティブマトリックスパネル
の１つの画素部の具体的な構成を示す平面図、図１０は
図９の X−X 線に沿う拡大断面図である。この図９およ
び図１０に示すように、上記ゲート配線４とキャパシタ
配線６は基板１上に配線されており、ＴＦＴ３は、基板
１上に上記ゲート配線４と一体に形成されたゲート電極
３１と、このゲート電極３１を覆うＳi Ｎ（窒化シリコ
ン）等からなるゲート絶縁膜３２と、このゲート絶縁膜
３２の上に前記ゲート電極３１に対向させて形成された
ａ−Ｓi （アモルファスシリコン）からなるｉ型半導体
膜３３と、このｉ型半導体膜３３の上に不純物をドープ
したａ−Ｓi からなるｎ型半導体膜３４を介して形成さ
れたソース電極３５およびドレイン電極３６とで構成さ
れている。なお、３７は、前記ｉ型半導体膜３３のチャ
ンネル領域の上に設けられたＳi Ｎ等からなるチャンネ
ル保護膜である。

【０００７】なお、上記ゲート絶縁膜３２は、ゲート配
線４とキャパシタ配線６を覆って基板１のほぼ全面に形
成されており、ゲート配線４の端子部４ａ（図６参照）
は、前記ゲート絶縁膜３２に開口を形成することによっ
て露出されている。

【０００８】そして、画素電極２は上記ゲート絶縁膜３
２の上に設けられており、この画素電極２は、その一側
縁の端部をＴＦＴ３のソース電極３５の上に重ねて形成
することによって前記ソース電極３５に接続されてい
る。

【０００９】また、データ配線５は上記ゲート絶縁膜３
２の上に配線されており、このデータ配線５は、ＴＦＴ
３のドレイン電極３６の上に重ねて形成されて前記ドレ
イン電極３６に接続されている。

【００１０】なお、３５ａは、上記ソース電極３５の上
に形成された、データ配線５と同じ金属膜からなる上部
電極であり、この上部電極３５ａは、画素電極２とソー
ス電極３５との電気的な接続を確実にするために、前記
金属膜をソース電極３５の上にも残してエッチングする
ことによって形成されたものである。

【００１１】一方、上記キャパシタ配線６は、画素電極
２の縁部にその下方から対向しており、上記補償容量Ｃ
s は、キャパシタ配線６と画素電極２およびその間のゲ
ート絶縁膜とで形成されている。なお、各キャパシタ配
線６は、その一端において図６に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部６ａが形成されている。

【００１２】また、上記基板１の余剰部１Ｂは、最終的
（アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後）に除去される部分であ
り、この余剰部１Ｂは、図に二点鎖線で示した、素子領
域１Ａの輪郭に沿う分断線ｋに沿って分断除去される。

【００１３】ところで、上記アクティブマトリックスパ
ネルの上にはポリイミド等からなる配向膜（図示せず）
が形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、ＴＦＴ３に絶縁破壊
が発生したり、ＴＦＴ３の電圧−電流特性が変化してし
まったりすることがある。

【００１４】このため、上記アクティブマトリックスパ
ネルでは、複数のゲート配線４およびデータ配線５を基
板１の余剰部１Ｂにおいて短絡させておくことにより、
静電気等によるＴＦＴ３の絶縁破壊や特性変化を防止し
ている。

【００１５】すなわち、基板１の余剰部１Ｂには、図６
に示したように、全てのゲート配線４およびデータ配線
５を短絡させるためのショートライン７が形成されてお
り、各ゲート配線４と各データ配線５は前記ショートラ
イン７に接続されている。なお、このショートライン７
は、基板１上に素子領域１Ａの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板１の外周縁部まで延長されている。

【００１６】上記ショートライン７は、図７のように、
基板１上に形成されており、各ゲート配線４は、その端
子部４ａから上記余剰部１Ｂに延長させた配線部を介し
てショートライン７の縦ライン部につながっている。

【００１７】また、基板１の素子領域１Ａの上には、図
７のように、各データ配線５の端子部５ａを形成する箇
所にそれぞれ対応させて、各データ配線５をショートラ
イン７に接続するための中継電極８が、前記ショートラ
イン７の横ライン部と一体に形成されている。なお、こ
の中継電極８は、上記ゲート絶縁膜３２に開口を設ける
ことによって露出されている。

【００１８】そして、各データ配線５は、その端子部５
ａを上記中継電極８の上に重ねて形成することにより、
前記中継電極８を介してショートライン７に接続されて
いる。

【００１９】このように、全てのゲート配線４およびデ
ータ配線５を、基板１の余剰部１Ｂにおいてショートラ
イン７を介して短絡させておけば、これら配線４，５の
電位が同じになるため、静電気等によるＴＦＴ３の絶縁
破壊や特性変化を防ぐことができる。

【００２０】しかし、上記基板１の余剰部１Ｂは、液晶
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってＴＦＴ３が絶縁破壊したり特性変化を生じたりす
ることがある。

【００２１】そこで、上記アクティブマトリックスパネ
ルでは、上記余剰部１Ｂを除去した後（ショートライン
７が切り離された後）も、静電気等によるＴＦＴ３の絶
縁破壊や特性変化を防ぐことができるようにするため、
基板１の余剰部分断箇所（分断線ｋ）より内側の部分
（素子領域１Ａ内）に、画素電極２およびＴＦＴ３の配
列領域を囲んで静電気対策用のショートリング９を形成
し、ゲート配線４およびデータ配線５を、保護素子１０
ａ，１０ｂを介して前記ショートリング９に接続してい
る。

【００２２】上記ショートリング９は、図７および図８
に示すように、基板１上にゲート配線４と平行に配線さ
れた２本の横配線部９ａと、ゲート絶縁膜３２の上にデ
ータ配線５と平行に配線された２本の縦配線部９ｂとか
らなっており、これら横配線部９ａと縦配線部９ｂの端
部を、前記ゲート絶縁膜３２に設けたコンタクト孔（図
示せず）において接続して構成されている。

【００２３】図１１はゲート配線４をショートリング９
に接続する保護素子１０ａの断面図、図１２はデータ配
線５をショートリング９に接続する保護素子１０ｂの断
面図であり、これら保護素子１０ａ，１０ｂは、それぞ
れ、２つの保護薄膜トランジスタ（以下、保護ＴＦＴと
記す）１１，１２で構成されている。

【００２４】なお、この保護素子１０ａ，１０ｂを構成
する保護ＴＦＴ１１，１２は、図９および図１０に示し
た画素部のＴＦＴ３と基本的に同じ構造のものであるか
ら、その構成の説明は図に同符号を付して省略する。

【００２５】ゲート配線４をショートリング９に接続す
る保護素子１０ａを構成する保護ＴＦＴ１１，１２は、
図６および図１１に示すように、ゲート配線４をはさん
でその端子部４ａ側の両側に配置されており、この保護
素子１０ａは、２つの保護ＴＦＴ１１，１２のゲート電
極３１をそれぞれその保護ＴＦＴのソース電極３５に電
気的に接続するとともに、一方の保護ＴＦＴ１１のソー
ス電極３５をゲート配線４に、ドレイン電極３６をショ
ートリング９に接続し、他方の保護ＴＦＴ１２のソース
電極３５をショートリング９に、ドレイン電極３６をゲ
ート配線４に接続して構成されている。

【００２６】上記保護ＴＦＴ１１，１２のゲート配線４
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、共通のゲート配線接続膜３８を介してゲート絶縁
膜３２に設けたコンタクト孔３９においてゲート配線４
に接続されており、また、一方の保護ＴＦＴ１１のドレ
イン電極３６と他方の保護ＴＦＴ１２のソース電極３５
は、ショートリング９の縦配線部９ｂに、この縦配線部
９ｂに一体に形成したショートリング接続膜４０，４１
を介して接続されている。なお、前記ゲート配線接続膜
３８とショートリング９の縦配線部９ｂおよびショート
リング接続膜４０，４１は、データ配線５と同じ金属膜
で形成されている。

【００２７】そして、一方の保護ＴＦＴ１１のゲート電
極３１は、ゲート配線４に一体に形成されて、このゲー
ト配線４と上記ゲート配線接続膜３８を介してこの保護
ＴＦＴ１１のソース電極３５に電気的に接続されてお
り、他方の保護ＴＦＴ１２のゲート電極３１は、ショー
トリング９の縦配線部９ｂをゲート絶縁膜３２に設けた
コンタクト孔（図示せず）において前記ゲート電極３１
から導出したリード部に接続することにより、ショート
リング９と上記ショートリング接続膜４１を介してこの
保護ＴＦＴ１２のソース電極３５に電気的に接続されて
いる。

【００２８】また、データ配線５をショートリング９に
接続する保護素子１０ｂを構成する保護ＴＦＴ１１，１
２は、図６および図１２に示すように、データ配線５を
はさんでその端子部５ａ側の両側に配置されており、こ
の保護素子１０ｂは、２つの保護ＴＦＴ１１，１２のゲ
ート電極３１をそれぞれその保護ＴＦＴのソース電極３
５に電気的に接続するとともに、一方の保護ＴＦＴ１１
のソース電極３５をデータ配線５に、ドレイン電極３６
をショートリング９に接続し、他方の保護ＴＦＴ１２の
ソース電極３５をショートリング９に、ドレイン電極３
６をデータ配線５に接続して構成されている。

【００２９】上記保護ＴＦＴ１１，１２のデータ配線５
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、データ配線５に一体に形成されたデータ配線接続
膜４２を介して前記データ配線５に接続されており、ま
た、一方の保護ＴＦＴ１１のドレイン電極３６と他方の
保護ＴＦＴ１２のソース電極３５は、データ配線５と同
じ金属膜からなるショートリング接続膜４３，４４を介
してショートリング９の横配線部９ａに接続されてい
る。なお、ショートリング９の横配線部９ａは基板１上
に配線されているため、前記ショートリング接続膜４
３，４４は、ゲート絶縁膜３２に設けたコンタクト孔
（図示せず）において前記横配線部９ａに接続されてい
る。

【００３０】また、一方の保護ＴＦＴ１１のゲート電極
３１は、この保護ＴＦＴ１１のソース電極３５を接続し
たデータ配線５の下方に延長させて形成されており、こ
の一方の保護ＴＦＴ１１のゲート電極３１は、前記デー
タ配線５をゲート絶縁膜３２に設けたコンタクト孔４５
において前記ゲート電極３１の延長部に接続することに
より、データ配線５を介してこの保護ＴＦＴ１１のソー
ス電極３５に電気的に接続されている。

【００３１】また、他方の保護ＴＦＴ１２のゲート電極
３１は、ショートリング９の横配線部９ａに一体に形成
されて、ショートリング９を介してこの保護ＴＦＴ１２
のソース電極３５に電気的に接続されている。

【００３２】上記保護素子１０ａ，１０ｂは、ゲート配
線４またはデータ配線５に静電気等の高電圧が加わった
ときに、２つの保護ＴＦＴ１１，１２の一方がオン状態
となってゲート配線４とデータ配線５とをショートリン
グ９を介して導通させるものであり、例えば、ゲート配
線４に高電圧が加わると、ゲート配線４側の保護素子１
０ａの一方の保護ＴＦＴ１１がオン状態となってゲート
配線４とショートリング９とが導通するとともに、ゲー
ト配線４からショートリング９に加わる電圧によりデー
タ配線５側の保護素子１０ａの他方の保護ＴＦＴ１２が
オン状態となってデータ配線５とショートリング９とが
導通し、ゲート配線４とデータ配線５との電位が同じに
なって、静電気等による画素部のＴＦＴ３の絶縁破壊や
特性変化が防止される。

【００３３】なお、液晶表示素子は、各ゲート配線４に
順次ゲート信号を供給し、それに同期させて各データ配
線５にデータ信号を供給して表示駆動されるが、上記保
護素子１０ａ，１０ｂは、両保護ＴＦＴ１１，１２のゲ
ート電極３１をそれぞれその保護ＴＦＴのソース電極３
５に接続したものであるため、これら保護ＴＦＴ１１，
１２はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線４およびデータ配線５が
前記保護素子１０ａ，１０ｂを介してショートリング９
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。

【００３４】上記アクティブマトリックスパネルは、次
のような製造方法によって製造されている。まず、基板
１上にＡl （アルミニウム）系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、図７に実線で
示した、ゲート配線４および画素部のＴＦＴ３のゲート
電極３１、キャパシタ配線６、ショートライン７、デー
タ配線５をショートライン７に接続するための中継電極
８、ショートリング９の横配線部９ａ、保護ＴＦＴ１
１，１２のゲート電極３１を同時に形成する。

【００３５】次に、上記ゲート配線４および画素部のＴ
ＦＴ３のゲート電極３１を陽極酸化処理し、その表面に
酸化膜を生成させる。図１０において、ａは、前記陽極
酸化処理により生成された酸化膜であり、この酸化膜ａ
は、その上のゲート絶縁膜３２の絶縁耐圧を補うために
形成されている。

【００３６】上記陽極酸化処理は、基板１を電解液中に
浸漬してその上の被酸化膜（ゲート配線４および画素部
のＴＦＴ３のゲート電極３１）を電解液中において陰極
と対向させ、その状態で前記被酸化膜に対向電極の電位
に対して正の電圧を印加することによって行なわれてい
る。

【００３７】この陽極酸化処理における前記被酸化膜へ
の電圧の印加は、ショートライン７を給電路として行な
われており、ショートライン７に電圧を供給すると、こ
のショートライン７から各ゲート配線４および各画素部
のＴＦＴ３のゲート電極３１に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。

【００３８】この場合、上記保護素子１０ａ，１０ｂの
うち、ゲート配線４側の保護素子１０ａの一方の保護Ｔ
ＦＴ１１のゲート電極３１はゲート配線４に一体に形成
されているため、この保護ＴＦＴ１１のゲート電極３１
も同時に陽極酸化され、その表面にも酸化膜ａ（図１１
参照）が生成する。

【００３９】また、各キャパシタ配線６の共通接続部
は、その端部がショートライン７につながるパターンに
形成されており、したがって、各キャパシタ配線６の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。

【００４０】なお、上記ショートライン７には、データ
配線５をショートライン７に接続するための中継電極８
もつながっているが、この中継電極８をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線４の端子部４ａおよびキャパ
シタ配線６の端子部６ａをレジストで覆っておけば、こ
れら端子部４ａ，６ａの表面を陽極酸化させてしまうこ
とはない。

【００４１】上記陽極酸化処理を行なった後は、基板１
上に、ゲート絶縁膜３２、ｉ型半導体膜３３、チャンネ
ル保護膜３７を順次成膜し、前記チャンネル保護膜３７
を、画素部のＴＦＴ３および各保護ＴＦＴ１１，１２の
ｉ型半導体膜３３のチャンネル領域を覆う形状にパター
ニングする。

【００４２】次に、ｎ型半導体膜３４を成膜し、その上
にＣr （クロム）等からなる金属膜を成膜した後、この
金属膜をパターニングして画素部のＴＦＴ３および各保
護ＴＦＴ１１，１２のソース電極３５およびドレイン電
極３６を形成し、次いで前記ｎ型半導体膜３４をソー
ス，ドレイン電極３５，３６と同じ形状にパターニング
して、画素部のＴＦＴ３および保護ＴＦＴ１０ａ，１０
ｂを完成する。

【００４３】次に、ＩＴＯ等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極２を
形成し、その後、上記ゲート絶縁膜３２に、ゲート配線
４およびキャパシタ配線６の端子部４ａ，６ａと中継電
極８を露出させる開口と、上述した各コンタクト孔３
９，４５を形成する。

【００４４】この後は、Ａl 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線
５、各保護素子１０ａ，１０ｂのゲート配線接続膜３
８、ショートリング接続膜４０，４１，４３，４４、デ
ータ配線接続膜４２を形成し、アクティブマトリックス
パネルを完成する。

【００４５】

【発明が解決しようとする課題】しかし、上記従来のア
クティブマトリックスパネルは、その製造過程におい
て、ゲート配線４および画素部のＴＦＴ３のゲート電極
３１と、ゲート配線４側の保護素子１０ａの一方の保護
ＴＦＴ１１のゲート電極３１の表面は陽極酸化できる
が、前記ゲート配線４側の保護素子１０ａの他方の保護
ＴＦＴ１２のゲート電極３１および、データ配線５側の
保護素子１０ｂの両保護ＴＦＴ１１，１２のゲート電極
３１は陽極酸化できないという問題をもっていた。

【００４６】これは、ゲート配線４側の保護素子１０ａ
の他方の保護ＴＦＴ１２のゲート電極３１およびデータ
配線５側の保護素子１０ｂの両保護ＴＦＴ１１，１２の
ゲート電極３１が、図７に実線で示したように個々に独
立して形成されているため、これらゲート電極３１に
は、陽極酸化処理のための電圧を供給することができな
いからである。

【００４７】このため、上記従来のアクティブマトリッ
クスパネルは、ゲート配線４側の保護素子１０ａの他方
の保護ＴＦＴ１２およびデータ配線５側の保護素子１０
ｂの両保護ＴＦＴ１１，１２に充分な絶縁耐圧をもたせ
ることができなかった。

【００４８】この発明は、静電気等による画素部のＴＦ
Ｔの絶縁破壊や特性変化を防ぐための保護素子を構成す
る全ての保護ＴＦＴのゲート電極の表面を陽極酸化し
て、これら保護ＴＦＴに充分な絶縁耐圧をもたせた、信
頼性の高いアクティブマトリックスパネルを提供するこ
とを目的としたものである。

【００４９】

【課題を解決するための手段】この発明のアクティブマ
トリックスパネルは、液晶表示素子の大きさに対応する
素子領域の周囲に前記液晶表示素子の組立て後に除去さ
れる余剰部を有する基板の前記素子領域に、複数の画素
電極と、これら各画素電極にそれぞれ接続された複数の
ＴＦＴと、前記ＴＦＴにゲート信号を供給するゲート配
線と、前記ＴＦＴにデータ信号を供給するデータ配線
と、前記画素電極との間に補償容量を形成するキャパシ
タ配線とが設けられるとともに、前記ゲート配線および
データ配線がそれぞれ、前記画素電極およびアクティブ
ＴＦＴの配列領域を囲んで形成したショートリングに、
ゲート電極とソース電極とが電気的に接続された２つの
保護ＴＦＴからなる保護素子を介して接続されており、
前記保護素子は、一方の保護ＴＦＴのソース電極をゲー
ト配線またはデータ配線に、ドレイン電極をショートリ
ングに接続し、他方の保護ＴＦＴのソース電極をショー
トリングに、ドレイン電極をゲート配線またはデータ配
線に接続して構成されており、かつ、前記基板の余剰部
の上には複数のゲート配線、データ配線およびキャパシ
タ配線を短絡させるためのショートラインが形成され、
前記基板の素子領域の上には前記データ配線を前記ショ
ートラインに接続するための中継電極が形成され、前記
画素電極に接続されたＴＦＴのゲート電極および前記保
護素子を構成する２つの保護ＴＦＴのゲート電極は、前
記ゲート電極と前記キャパシタ配線と前記ショートリン
グと前記中継電極とのいずれかに一体に形成されて、前
記ショートラインを給電路とする陽極酸化処理により電
極表面を酸化されていることを特徴とするものである。

【００５０】

【作用】すなわち、この発明のアクティブマトリックス
パネルは、ゲート配線と、キャパシタ配線と、データ配
線をショートラインに接続するための中継電極と、ショ
ートリングの一部とを、前記ショートラインにつないで
形成し、保護素子を構成する２つの保護ＴＦＴのゲート
電極を、前記ゲート配線とキャパシタ配線と中継電極と
ショートリングとのいずれかに電気的に接続して形成す
ることにより、前記ショートラインを給電路とする陽極
酸化処理によって前記保護ＴＦＴのゲート電極の表面を
酸化させたものであり、このアクティブマトリックスパ
ネルによれば、保護素子を構成する全ての保護ＴＦＴの
ゲート電極の表面を陽極酸化しているため、これら保護
ＴＦＴに充分な絶縁耐圧をもたせることができる。

【００５１】

【実施例】以下、この発明の一実施例を図１〜図５を参
照して説明する。図１はこの実施例のアクティブマトリ
ックスパネルの等価回路的平面図であり、図２は、前記
アクティブマトリックスパネルの各配線および電極のう
ち、基板上に形成されているものを実線で示し、基板上
に設けた絶縁膜の上に形成されているものを破線で示し
た図、図３は、前記各配線および電極のうち、前記絶縁
膜の上に形成されているものを実線で示し、基板上に形
成されているものを破線で示した図である。

【００５２】なお、図１〜図３において、図６〜図８に
示した従来のアクティブマトリックスパネルに設けられ
ているものと対応するものには同符号を付し、従来のも
のと同じものについてはその詳細な説明を省略する。

【００５３】この実施例のアクティブマトリックスパネ
ルは、基本的には従来のアクティブマトリックスパネル
と同様に、液晶表示素子の大きさに対応する素子領域１
Ａの周囲に前記液晶表示素子の組立て後に除去される余
剰部１Ｂを有する基板１の素子領域１Ａに、複数の画素
電極２と、これら各画素電極２にそれぞれ接続された複
数のＴＦＴ３と、前記ＴＦＴ３にゲート信号を供給する
ゲート配線４と、前記ＴＦＴ３にデータ信号を供給する
データ配線５と、前記画素電極２との間に補償容量Ｃs
を形成するキャパシタ配線６とを設け、前記余剰部１Ｂ
には全てのデータ配線４およびデータ配線５を短絡させ
るためのショートライン７を設けるとともに、前記素子
領域１Ａに、画素電極２およびＴＦＴ３の配列領域を囲
んでショートリング９を設けて、ゲート配線４およびデ
ータ配線５をそれぞれ保護素子１０ａ，１０ｂを介して
前記ショートリング９に接続した構成となっている。

【００５４】上記ゲート配線４とキャパシタ配線６とシ
ョートライン７、および、データ配線５をショートライ
ン７に接続するための中継電極８は、いずれも基板１上
に形成されており、各ゲート配線４はその一端、つまり
端子部４ａを形成した端部において、前記ショートライ
ン７に一体につながっている。

【００５５】また、各キャパシタ配線６は、前記ゲート
配線４の端子部形成端とは反対側の端部を共通接続され
て、この共通接続された端部においてショートライン７
に一体につながっており、上記中継電極８は、ショート
ライン７の横ライン部に一体に形成されている。

【００５６】一方、上記ショートリング９は、ゲート配
線４と平行に配線された２本の横配線部９ａと、ゲート
絶縁膜３２の上にデータ配線５と平行に配線された２本
の縦配線部９ｂとからなっており、これら配線部９ａ，
９ｂのうち、ゲート配線４の端子部形成端と交差する縦
配線部（図１において左側の縦配線部）９ｂ以外の三方
の配線部（２本の横配線部９ａと右側の縦配線部９ｂ）
は基板１上に一体につないで形成され、ゲート配線４の
端子部形成端と交差する縦配線部（以下、左側縦配線部
という）９ｂはゲート絶縁膜３２の上に形成されてい
る。なお、この左側縦配線部９ｂの両端は、前記ゲート
絶縁膜３２に設けたコンタクト孔（図示せず）において
前記横配線部９ａの端部に接続されている。

【００５７】そして、上記ショートリング９の基板１上
に形成された三方の配線部、つまり２本の横配線部９ａ
と右側の縦配線部（以下、右側縦配線部という）９ｂ
は、上記各キャパシタ配線６の共通接続配線に一体につ
ながっており、前記キャパシタ配線６の共通接続配線を
介して上記ショートライン７につながっている。なお、
この実施例では、ショートリング９の右側縦配線部９ｂ
の一部を、キャパシタ配線６の共通接続配線で兼用して
いる。

【００５８】次に、上記保護素子１０ａ，１０ｂについ
て説明すると、図４はゲート配線４をショートリング９
に接続する保護素子１０ａの断面図、図５はデータ配線
５をショートリング９に接続する保護素子１０ｂの断面
図であり、これら保護素子１０ａ，１０ｂは、それぞ
れ、従来のアクティブマトリックスパネルに設けられて
いる保護素子と同様に、２つの保護ＴＦＴ１１，１２で
構成されている。

【００５９】なお、これら保護素子１０ａ，１０ｂを構
成する保護ＴＦＴ１１，１２は、図９および図１０に示
した画素部のＴＦＴ３と基本的に同じ構造のものであ
り、基板１上に形成されたゲート電極３１と、このゲー
ト電極３１を覆うゲート絶縁膜３２と、このゲート絶縁
膜３２の上に前記ゲート電極３１に対向させて形成され
たｉ型半導体膜３３と、このｉ型半導体膜３３のチャン
ネル領域の上に設けられたチャンネル保護膜３７と、前
記ｉ型半導体膜３３の上にｎ型半導体膜３４を介して形
成されたソース電極３５およびドレイン電極３６とで構
成されている。

【００６０】ゲート配線４をショートリング９に接続す
る保護素子１０ａを構成する保護ＴＦＴ１１，１２は、
図１および図４に示すように、ゲート配線４をはさんで
その端子部４ａ側の両側に配置されており、この保護素
子１０ａは、２つの保護ＴＦＴ１１，１２のゲート電極
３１をそれぞれその保護ＴＦＴのソース電極３５に電気
的に接続するとともに、一方の保護ＴＦＴ１１のソース
電極３５をゲート配線４に、ドレイン電極３６をショー
トリング９に接続し、他方の保護ＴＦＴ１２のソース電
極３５をショートリング９に、ドレイン電極３６をゲー
ト配線４に接続して構成されている。

【００６１】上記保護ＴＦＴ１１，１２のゲート配線４
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、共通のゲート配線接続膜３８を介してゲート絶縁
膜３２に設けたコンタクト孔３９においてゲート配線４
に接続されており、また、一方の保護ＴＦＴ１１のドレ
イン電極３６と他方の保護ＴＦＴ１２のソース電極３５
は、ショートリング９の縦配線部９ｂに、この縦配線部
９ｂに一体に形成したショートリング接続膜４０，４１
を介して接続されている。なお、前記ゲート配線接続膜
３８とショートリング９の縦配線部９ｂおよびショート
リング接続膜４０，４１は、データ配線５と同じ金属膜
で形成されている。

【００６２】そして、一方の保護ＴＦＴ１１のゲート電
極３１は、ゲート配線４に一体に形成されて、このゲー
ト配線４と上記ゲート配線接続膜３８を介してこの保護
ＴＦＴ１１のソース電極３５に電気的に接続されてい
る。

【００６３】また、他方の保護ＴＦＴ１２のゲート電極
３１は、図２のように、キャパシタ配線６から前記他方
の保護ＴＦＴ１２の形成部に延長させて形成した延長部
に一体に形成されており、このゲート電極３１は、ショ
ートリング９の左側縦配線部９ｂをゲート絶縁膜３２に
設けたコンタクト孔（図示せず）においてキャパシタ配
線６の延長部に接続することにより、キャパシタ配線と
ショートリング９と上記ショートリング接続膜４１を介
してこの保護ＴＦＴ１２のソース電極３５に電気的に接
続されている。

【００６４】また、データ配線５をショートリング９に
接続する保護素子１０ｂを構成する保護ＴＦＴ１１，１
２は、図１および図５に示すように、データ配線５をは
さんでその端子部５ａ側の両側に配置されており、この
保護素子１０ｂは、２つの保護ＴＦＴ１１，１２のゲー
ト電極３１をそれぞれその保護ＴＦＴのソース電極３５
に電気的に接続するとともに、一方の保護ＴＦＴ１１の
ソース電極３５をデータ配線５に、ドレイン電極３６を
ショートリング９に接続し、他方の保護ＴＦＴ１２のソ
ース電極３５をショートリング９に、ドレイン電極３６
をデータ配線５に接続して構成されている。

【００６５】上記保護ＴＦＴ１１，１２のデータ配線５
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、データ配線５に一体に形成されたデータ配線接続
膜４２を介して前記データ配線５に接続されており、ま
た、一方の保護ＴＦＴ１１のドレイン電極３６と他方の
保護ＴＦＴ１２のソース電極３５は、データ配線５と同
じ金属膜からなるショートリング接続膜４３，４４を介
してショートリング９の横配線部９ａに接続されてい
る。なお、ショートリング９の横配線部９ａは基板１上
に配線されているため、前記ショートリング接続膜４
３，４４は、ゲート絶縁膜３２に設けたコンタクト孔
（図示せず）において前記横配線部９ａに接続されてい
る。

【００６６】また、一方の保護ＴＦＴ１１のゲート電極
３１は、図２のように、データ配線５をショートライン
７に接続するための中継電極８から導出したリード部８
ａに一体に形成されており、このゲート電極３１は、前
記データ配線５をゲート絶縁膜３２に設けたコンタクト
孔４５において前記リード部８ａに接続することによ
り、中継電極８およびデータ配線５を介して、その保護
ＴＦＴ１１のソース電極３５に電気的に接続されてい
る。

【００６７】また、他方の保護ＴＦＴ１２のゲート電極
３１は、ショートリング９の横配線部９ａに一体に形成
されており、ショートリング９を介してこの保護ＴＦＴ
１２のソース電極３５に電気的に接続されている。

【００６８】そして、各保護素子１０ａ，１０ｂの全て
の保護ＴＦＴ１１，１２のゲート電極３１は、前記ゲー
ト配線４とキャパシタ配線６とショートリング９と中継
電極８とのいずれかに電気的に接続されており、基板１
の余剰部１Ｂに形成したショートライン７を給電路とす
る陽極酸化処理により、ゲート配線４および画素部のＴ
ＦＴ３のゲート電極３１（図１０参照）とキャパシタ配
線６とともに、電極表面を陽極酸化処理されている。

【００６９】なお、この陽極酸化処理は、中継電極８か
ら導出されて保護ＴＦＴ１１のゲート電極３１につなが
っているリード部８ａにも施されており、前記ゲート配
線４はその端子部４ａと上記ゲート配線接続膜３８の接
続部（コンタクト孔３９に対応する部分）を除いて陽極
酸化され、中継電極８のリード部８ａは、上記デ−タ配
線５の接続部（コンタクト孔４５に対応する部分）を除
いて陽極酸化されている。

【００７０】図４および図５において、ａは、陽極酸化
処理によって生成された酸化膜であり、この酸化膜ａを
生成させた部分は、金属膜の酸化による体積の増加によ
り非酸化部分より若干盛り上がっている。

【００７１】上記保護素子１０ａ，１０ｂは、従来のア
クティブマトリックスパネルの保護素子と同様に、ゲー
ト配線４またはデータ配線５に静電気等の高電圧が加わ
ったときに、２つの保護ＴＦＴ１１，１２の一方がオン
状態となってゲート配線４とデータ配線５とをショート
リング９を介して導通させるものであり、ゲート配線４
およびデータ配線５を前記保護素子１０ａ，１０ｂを介
してショートリング９に接続しておけば、基板１の余剰
部１Ｂを除去した後（ショートライン７が切り離された
後）の静電気等による画素部のＴＦＴ３の絶縁破壊や特
性変化を防ぐことができる。

【００７２】上記アクティブマトリックスパネルは、次
のような製造方法で製造する。まず、基板１上にＡl 系
合金等からなる金属膜を成膜し、この金属膜をパターニ
ングして、図２に実線で示した、ゲート配線４および画
素部のＴＦＴ３のゲート電極３１、キャパシタ配線６、
ショートライン７、データ配線５をショートライン７に
接続するための中継電極８およびそのリード部８ａ、シ
ョートリング９の２本の横配線部９ａおよび右側縦配線
部９ｂ、全ての保護素子１０ａ，１０ｂの保護ＴＦＴ１
１，１２のゲート電極３１を同時に形成する。

【００７３】この工程において、ゲート配線４とキャパ
シタ配線６およびショートリング９の基板１上に形成す
る配線部９ａ，９ｂと中継電極８は、全てショートライ
ン７と一体に形成する。

【００７４】また、画素部のＴＦＴ３のゲート電極３１
と、保護素子１０ａの両保護ＴＦＴ１１，１２のゲート
電極３１とゲート配線４側の保護素子１０ａの一方の保
護ＴＦＴ１１のゲート電極３１はゲート配線４と一体に
形成し、前記ゲート配線４側の保護素子１０ａの他方の
保護ＴＦＴ１２のゲート電極３１は前記キャパシタ配線
６と一体に形成する。

【００７５】さらに、データ配線５側の保護素子１０ｂ
の一方の保護ＴＦＴ１１のゲート電極３１は上記中継電
極８のリード部８ａと一体に形成し、このデータ配線５
側の保護素子１０ｂの他方の保護ＴＦＴ１２のゲート電
極３１は上記ショートリング９の横配線部９ａと一体に
形成する。

【００７６】次に、ゲート配線４および画素部のＴＦＴ
３のゲート電極３１と、全ての保護ＴＦＴ１１，１２の
ゲート電極３１と、中継電極８のリード部８ａと、キャ
パシタ配線６とを同時に陽極酸化処理し、これらの表面
に酸化膜ａを生成させる。

【００７７】この陽極酸化処理は、ゲート配線４の端子
部４ａおよびゲート配線接続膜３８の接続部と、中継電
極８およびそのリード部８ａのデ−タ配線接続部と、キ
ャパシタ配線６の端子部６ａとをレジストでマスクし、
基板１を電解液中に浸漬してその上の被酸化膜（ゲート
配線４、キャパシタ配線６、ショートリング９の横配線
部９ａおよび右側縦配線部９ｂ、ゲート電極３１等）を
電解液中において陰極と対向させ、ショートライン７を
給電路として、前記被酸化膜に対向電極の電位に対して
正の電圧を印加することによって行なう。

【００７８】このように、ショートライン７に電圧を供
給すると、このショートライン７につながっているゲー
ト配線４とキャパシタ配線６と中継電極８とショートリ
ング９の横配線部９ａおよび右側縦配線部９ｂとに前記
電圧が供給されるとともに、これらを介して画素部のＴ
ＦＴ３および全ての保護ＴＦＴ１１，１２のゲート電極
３１に前記電圧が供給され、これらの被酸化膜が電解液
中で化成反応を起してその表面を陽極酸化される。

【００７９】上記陽極酸化処理を行なった後は、基板１
上に、ゲート絶縁膜３２、ｉ型半導体膜３３、チャンネ
ル保護膜３７を順次成膜し、前記チャンネル保護膜３７
を、画素部のＴＦＴ３および各保護ＴＦＴ１１，１２の
ｉ型半導体膜３３のチャンネル領域を覆う形状にパター
ニングする。

【００８０】次に、ｎ型半導体膜３４を成膜し、その上
にＣr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のＴＦＴ３および各保護ＴＦＴ１
１，１２のソース電極３５およびドレイン電極３６を形
成し、次いで前記ｎ型半導体膜３４をソース，ドレイン
電極３５，３６と同じ形状にパターニングして、画素部
のＴＦＴ３および保護ＴＦＴ１０ａ，１０ｂを完成す
る。

【００８１】次に、ＩＴＯ等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極２を
形成し、その後、上記ゲート絶縁膜３２に、ゲート配線
４およびキャパシタ配線６の端子部４ａ，６ａと中継電
極８を露出させる開口と、上述した各コンタクト孔３
９，４５を形成する。

【００８２】この後は、Ａl 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線５
と、各保護素子１０ａ，１０ｂのゲート配線接続膜３８
およびデータ配線接続膜４２を同時に形成し、アクティ
ブマトリックスパネルを完成する。

【００８３】すなわち、上記アクティブマトリックスパ
ネルは、ゲート配線４と、キャパシタ配線６と、データ
配線５をショートライン７に接続するための中継電極８
と、ショートリング９のうちのゲート配線４の端子部形
成端と交差する左側配線部９ｂ以外の三方の配線部（２
本の横配線部９ａと右側配線部９ｂ）とを、基板１上に
前記ショートライン７につないで形成し、保護素子１０
ａ，１０ｂを構成する２つの保護ＴＦＴ１１，１２のゲ
ート電極３１を、前記ゲート配線４とキャパシタ配線６
と中継電極８とショートリング９の基板上に形成された
配線部９ａ，９ｂとのいずれかに一体に形成することに
より、前記ショートライン７を給電路とする陽極酸化処
理によって、全ての保護ＴＦＴ１１，１２のゲート電極
３１の表面を酸化させたものである。

【００８４】このアクティブマトリックスパネルによれ
ば、保護素子１０ａ，１０ｂを構成する全ての保護ＴＦ
Ｔ１１，１２のゲート電極３１の表面を陽極酸化してい
るため、これら保護ＴＦＴ１１，１２に充分な絶縁耐圧
をもたせることができるから、アクティブマトリックス
パネルの信頼性を向上させることができる。

【００８５】なお、上記実施例では、ショートリング９
のゲート配線４の端子部形成端と交差する縦配線部９ｂ
以外の三方の配線部９ａ，９ｂを一体につないで形成
し、この三方の配線部９ａ，９ｂをキャパシタ配線６の
共通接続配線を介してショートライン７につないでいる
が、このショートリング９の基板１上に形成する配線部
は、その端部を基板１の余剰部１Ｂに延長させて直接シ
ョートライン７につないでもよく、その場合は、ショー
トライン７の一部、例えば２本の横配線部９ａまたはデ
ータ配線５側の保護素子１０ｂを接続する１本の横配線
部９ａだけを基板１上に形成し、他の配線部はゲート絶
縁膜３２の上に形成して、コンタクト孔において基板１
上の横配線部９ａと接続してもよい。

【００８６】また、上記実施例では、データ配線５、各
保護素子１０ａ，１０ｂのゲート配線接続膜３８および
データ配線接続膜４２を、ゲート絶縁膜３２の上に形成
しているが、これらは、前記ゲート絶縁膜３２の上に層
間絶縁膜を設けてその上に形成し、前記層間絶縁膜にコ
ンタクト孔を設けて画素部のＴＦＴ３および保護ＴＦＴ
１１，１２のソース，ドレイン電極３５，３６やデータ
配線５に接続してもよい。

【００８７】

【発明の効果】本発明のアクティブマトリックスパネル
は、ゲート配線と、キャパシタ配線と、データ配線をシ
ョートラインに接続するための中継電極と、ショートリ
ングの一部とを、前記ショートラインにつないで形成
し、保護素子を構成する２つの保護ＴＦＴのゲート電極
を、前記ゲート配線とキャパシタ配線と中継電極とショ
ートリングとのいずれかに一体に形成することにより、
前記ショートラインを給電路とする陽極酸化処理によっ
て前記保護ＴＦＴのゲート電極の表面を酸化させたもの
であり、このアクティブマトリックスパネルによれば、
保護素子を構成する全ての保護ＴＦＴのゲート電極の表
面を陽極酸化しているため、これら保護ＴＦＴに充分な
絶縁耐圧をもたせることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すアクティブマトリック
スパネルの等価回路的平面図。

【図２】同アクティブマトリックスパネルの各配線およ
び電極のうち、基板上に形成されているものを実線で示
し、基板上に設けた絶縁膜の上に形成されているものを
破線で示した図。

【図３】同アクティブマトリックスパネルの各配線およ
び電極のうち、絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した
図。

【図４】同アクティブマトリックスパネルのゲート配線
をショートリングに接続する保護素子の断面図。

【図５】同アクティブマトリックスパネルのデータ配線
をショートリングに接続する保護素子の断面図。

【図６】従来のアクティブマトリックスパネルの等価回
路的平面図。

【図７】従来のアクティブマトリックスパネルの各配線
および電極のうち、基板上に形成されているものを実線
で示し、基板上に設けた絶縁膜の上に形成されているも
のを破線で示した図。

【図８】従来のアクティブマトリックスパネルの各配線
および電極のうち、前記絶縁膜の上に形成されているも
のを実線で示し、基板上に形成されているものを破線で
示した図。

【図９】アクティブマトリックスパネルの１つの画素部
の具体的構成を示す平面図。

【図１０】図９の X−X 線に沿う拡大断面図。

【図１１】従来のアクティブマトリックスパネルにおけ
るゲート配線をショートリングに接続する保護素子の断
面図。

【図１２】従来のアクティブマトリックスパネルにおけ
るデータ配線をショートリングに接続する保護素子の断
面図。

【符号の説明】

１…基板 １Ａ…素子領域 １Ｂ…余剰部 ２…画素電極 ３…画素部のＴＦＴ ４…ゲート配線 ５…データ配線 ６…キャパシタ配線 ７…ショートライン ８…中継電極 １０ａ，１０ｂ…保護素子 １１，１２…保護ＴＦＴ ３１…ゲート電極 ａ…酸化膜 ３５…ソース電極 ３６…ドレイン電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】液晶表示素子の大きさに対応する素子領域
   の周囲に前記液晶表示素子の組立て後に除去される余剰
   部を有する基板の前記素子領域に、複数の画素電極と、
   これら各画素電極にそれぞれ接続された複数の薄膜トラ
   ンジスタと、前記薄膜トランジスタにゲート信号を供給
   するゲート配線と、前記薄膜トランジスタにデータ信号
   を供給するデータ配線と、前記画素電極との間に補償容
   量を形成するキャパシタ配線とが設けられるとともに、 前記ゲート配線およびデータ配線がそれぞれ、前記画素
   電極およびアクティブ素子の配列領域を囲んで形成した
   ショートリングに、ゲート電極とソース電極とが電気的
   に接続された２つの保護薄膜トランジスタからなる保護
   素子を介して接続されており、 前記保護素子は、一方の保護薄膜トランジスタのソース
   電極をゲート配線またはデータ配線に、ドレイン電極を
   ショートリングに接続し、他方の保護薄膜トランジスタ
   のソース電極をショートリングに、ドレイン電極をゲー
   ト配線またはデータ配線に接続して構成されており、 かつ、前記基板の余剰部の上には複数のゲート配線、デ
   ータ配線およびキャパシタ配線を短絡させるためのショ
   ートラインが形成され、前記基板の素子領域の上には前
   記データ配線を前記ショートラインに接続するための中
   継電極が形成され、 前記画素電極に接続された薄膜トランジスタのゲート電
   極および前記保護素子を構成する２つの保護薄膜トラン
   ジスタのゲート電極は、前記ゲート配線と前記キャパシ
   タ配線と前記ショートリングと前記中継電極とのいずれ
   かに電気的に接続させて形成されて、前記ショートライ
   ンを給電路とする陽極酸化処理により電極表面を酸化さ
   れていることを特徴とするアクティブマトリックスパネ
   ル。