JPH08179359A - アクティブマトリックスパネル - Google Patents

Abstract

(57)【要約】 【目的】静電気等による画素部の絶縁破壊や特性変化を
防ぐための保護素子を構成する全ての保護ＴＦＴのゲー
ト電極の表面を陽極酸化し、これら保護ＴＦＴに充分な
絶縁耐圧をもたせる。 【構成】保護素子５０ａ，５０ｂ，５０ｃを構成する２
つの保護ＴＦＴ５１，５２のゲート電極を、基板１の余
剰部１Ｂの上に形成したショートライン７につながって
いるゲート配線４と中継電極（データ配線５をショート
ライン７に接続するための電極）８のいずれかに一体に
形成することにより、前記ショートライン７を給電路と
する陽極酸化処理によって前記保護ＴＦＴ５１，５２の
ゲート電極の表面を酸化させた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アクティブマトリッ
クス液晶表示素子に用いるアクティブマトリックスパネ
ルに関するものである。

【０００２】

【従来の技術】従来、アクティブマトリックス液晶表示
素子に用いるアクティブマトリックスパネルは、次のよ
うな構成となっている。なお、一般に液晶表示素子は、
複数個の液晶表示素子を一括して組立てる製法で製造さ
れており、この製法で液晶表示素子を製造する場合に用
いられるアクティブマトリックスパネルは、液晶表示素
子複数個分のパネルを採取できる大きさとされている。

【０００３】図８は上記製法で製造される液晶表示素子
に用いられている従来のアクティブマトリックスパネル
の等価回路的平面図であり、図９は、前記アクティブマ
トリックスパネルの各配線および電極のうち、基板上に
形成されているものを実線で示し、基板上に設けた絶縁
膜の上に形成されているものを破線で示した図、図１０
は、前記各配線および電極のうち、前記絶縁膜の上に形
成されているものを実線で示し、基板上に形成されてい
るものを破線で示した図である。

【０００４】このアクティブマトリックスパネルは、ガ
ラス等からなる透明基板１の上に、マトリックス状に配
列した複数の透明な画素電極２と、これら画素電極２に
それぞれ接続された複数の薄膜トランジスタ（以下、Ｔ
ＦＴと記す）３と、各画素電極行ごとに配線されて各行
のＴＦＴ３にゲート信号を供給する複数本のゲート配線
４と、各画素電極列ごとに配線されて各列のＴＦＴ３に
データ信号を供給する複数本のデータ配線５と、各画素
電極行ごとに配線されて各画素電極２との間に補償容量
（ストレージキャパシタ）Ｃs を構成する複数本のキャ
パシタ配線６とを設けて構成されている。

【０００５】上記基板１は、液晶表示素子複数個分のア
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域（以下、素子領域という）１Ａと、この素子領域１
Ａの周囲に確保された余剰部１Ｂとからなっており、上
記画素電極２とＴＦＴ３およびゲート，データ配線４，
５とキャパシタ配線６は前記素子領域１Ａに設けられて
いる。

【０００６】図１１は上記アクティブマトリックスパネ
ルの１つの画素部の具体的な構成を示す平面図、図１２
は図１１の XII−XII 線に沿う拡大断面図である。この
図１１および図１２に示すように、上記ゲート配線４と
キャパシタ配線６は基板１上に配線されており、ＴＦＴ
３は、基板１上に上記ゲート配線４と一体に形成された
ゲート電極３１と、このゲート電極３１を覆うＳi Ｎ
（窒化シリコン）等からなるゲート絶縁膜３２と、この
ゲート絶縁膜３２の上に前記ゲート電極３１に対向させ
て形成されたａ−Ｓi （アモルファスシリコン）からな
るｉ型半導体膜３３と、このｉ型半導体膜３３の上に不
純物をドープしたａ−Ｓi からなるｎ型半導体膜３４を
介して形成されたソース電極３５およびドレイン電極３
６とで構成されている。なお、３７は、前記ｉ型半導体
膜３３のチャンネル領域の上に設けられたＳi Ｎ等から
なるチャンネル保護膜である。

【０００７】なお、上記ゲート絶縁膜３２は、ゲート配
線４とキャパシタ配線６を覆って基板１のほぼ全面に形
成されており、ゲート配線４の端子部４ａ（図８参照）
は、前記ゲート絶縁膜３２に開口を形成することによっ
て露出されている。

【０００８】そして、画素電極２は上記ゲート絶縁膜３
２の上に設けられており、この画素電極２は、その一側
縁の端部をＴＦＴ３のソース電極３５の上に重ねて形成
することによって前記ソース電極３５に接続されてい
る。

【０００９】また、データ配線５は上記ゲート絶縁膜３
２の上に配線されており、このデータ配線５は、ＴＦＴ
３のドレイン電極３６の上に重ねて形成されて前記ドレ
イン電極３６に接続されている。

【００１０】なお、３５ａは、上記ソース電極３５の上
に形成された、データ配線５と同じ金属膜からなる上部
電極であり、この上部電極３５ａは、画素電極２とソー
ス電極３５との電気的な接続を確実にするために、前記
金属膜をソース電極３５の上にも残してエッチングする
ことによって形成されたものである。

【００１１】一方、上記キャパシタ配線６は、画素電極
２の縁部にその下方から対向しており、上記補償容量Ｃ
s は、キャパシタ配線６と画素電極２およびその間のゲ
ート絶縁膜とで構成されている。なお、各キャパシタ配
線６は、その一端において図８に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部６ａが形成されている。

【００１２】また、上記基板１の余剰部１Ｂは、最終的
（アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後）に除去される部分であ
り、この余剰部１Ｂは、図に二点鎖線で示した、素子領
域１Ａの輪郭に沿う分断線ｋに沿って分断除去される。

【００１３】ところで、上記アクティブマトリックスパ
ネルの上にはポリイミド等からなる配向膜（図示せず）
を形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、ＴＦＴ３に絶縁破壊
が発生したり、ＴＦＴ３の電圧−電流特性が変化してし
まったりすることがある。

【００１４】このため、上記アクティブマトリックスパ
ネルでは、全てのゲート配線４およびデータ配線５を基
板１の余剰部１Ｂにおいて短絡させておくことにより、
静電気等によるＴＦＴ３の絶縁破壊や特性変化を防止し
ている。

【００１５】すなわち、基板１の余剰部１Ｂには、図８
に示したように、全てのゲート配線４およびデータ配線
５を短絡させるためのショートライン７が形成されてお
り、各ゲート配線４と各データ配線５は前記ショートラ
イン７に接続されている。なお、このショートライン７
は、基板１上に素子領域１Ａの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板１の外周縁部まで延長されている。

【００１６】上記ショートライン７は、図９のように、
基板１上に形成されており、各ゲート配線４は、その端
子部４ａから上記余剰部１Ｂに延長させた配線部を介し
てショートライン７の縦ライン部につながっている。

【００１７】また、基板１の素子領域１Ａの上には、図
９のように、各データ配線５の端子部５ａを形成する箇
所にそれぞれ対応させて、各データ配線５をショートラ
イン７に接続するための中継電極８が、前記ショートラ
イン７の横ライン部と一体に形成されている。なお、こ
の中継電極８は、上記ゲート絶縁膜３２に開口を設ける
ことによって露出されている。

【００１８】そして、各データ配線５は、その端子部５
ａを上記中継電極８の上に重ねて形成することにより、
前記中継電極８を介してショートライン７に接続されて
いる。

【００１９】このように、全てのゲート配線４およびデ
ータ配線５を、基板１の余剰部１Ｂにおいてショートラ
イン７を介して短絡させておけば、これら配線４，５の
電位が同じになるため、静電気等によるＴＦＴ３の絶縁
破壊や特性変化を防ぐことができる。

【００２０】しかし、上記基板１の余剰部１Ｂは、液晶
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってＴＦＴ３が絶縁破壊したり特性変化を生じたりす
ることがある。

【００２１】そこで、上記アクティブマトリックスパネ
ルでは、上記余剰部１Ｂを除去した後（ショートライン
７が切り離された後）も、静電気等によるＴＦＴ３の絶
縁破壊や特性変化を防ぐことができるようにするため、
基板１の余剰部分断箇所（分断線ｋ）より内側の部分
（素子領域１Ａ内）に、画素電極２およびＴＦＴ３の配
列領域を囲んで静電気対策用のショートリング９を形成
し、ゲート配線４およびデータ配線５を、保護素子１０
ａ，１０ｂを介して前記ショートリング９に接続してい
る。

【００２２】なお、上記ショートリング９は、図９およ
び図１０に示すように、基板１上にゲート配線４と平行
に配線された２本の横配線部９ａと、ゲート絶縁膜３２
の上にデータ配線５と平行に配線された２本の縦配線部
９ｂとからなっており、これら横配線部９ａと縦配線部
９ｂの端部を、前記ゲート絶縁膜３２に設けたコンタク
ト孔（図示せず）において接続して構成されている。

【００２３】図１３はゲート配線４をショートリング９
に接続する保護素子１０ａの断面図、図１４はデータ配
線５をショートリング９に接続する保護素子１０ｂの断
面図であり、これら保護素子１０ａ，１０ｂは、それぞ
れ、２つの保護薄膜トランジスタ（以下、保護ＴＦＴと
記す）１１，１２で構成されている。

【００２４】なお、この保護素子１０ａ，１０ｂを構成
する保護ＴＦＴ１１，１２は、図１１および図１２に示
した画素部のＴＦＴ３と基本的に同じ構造のものである
から、その構成の説明は図に同符号を付して省略する。

【００２５】上記ゲート配線４をショートリング９に接
続する保護素子１０ａを構成する保護ＴＦＴ１１，１２
は、図８および図１３に示すように、ゲート配線４をは
さんでその端子部４ａ側の両側に配置されており、この
保護素子１０ａは、２つの保護ＴＦＴ１１，１２のゲー
ト電極３１をそれぞれその保護ＴＦＴのソース電極３５
に電気的に接続するとともに、一方の保護ＴＦＴ１１の
ソース電極３５をゲート配線４に、ドレイン電極３６を
ショートリング９に接続し、他方の保護ＴＦＴ１２のソ
ース電極３５をショートリング９に、ドレイン電極３６
をゲート配線４に接続して構成されている。

【００２６】上記保護ＴＦＴ１１，１２のゲート配線４
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、共通のゲート配線接続膜３８を介してゲート絶縁
膜３２に設けたコンタクト孔３９においてゲート配線４
に接続されており、また、一方の保護ＴＦＴ１１のドレ
イン電極３６と他方の保護ＴＦＴ１２のソース電極３５
は、ショートリング９の縦配線部９ｂに、この縦配線部
９ｂに一体に形成したショートリング接続膜４０，４１
を介して接続されている。なお、前記ゲート配線接続膜
３８とショートリング９の縦配線部９ｂおよびショート
リング接続膜４０，４１は、データ配線５と同じ金属膜
で形成されている。

【００２７】そして、一方の保護ＴＦＴ１１のゲート電
極３１は、ゲート配線４に一体に形成されて、このゲー
ト配線４と上記ゲート配線接続膜３８を介してこの保護
ＴＦＴ１１のソース電極３５に電気的に接続されてお
り、他方の保護ＴＦＴ１２のゲート電極３１は、ショー
トリング９の縦配線部９ｂをゲート絶縁膜３２に設けた
コンタクト孔（図示せず）において前記ゲート電極３１
から導出したリード部に接続することにより、ショート
リング９と上記ショートリング接続膜４１を介してこの
保護ＴＦＴ１２のソース電極３５に電気的に接続されて
いる。

【００２８】また、データ配線５をショートリング９に
接続する保護素子１０ｂを構成する保護ＴＦＴ１１，１
２は、図８および図１４に示すように、データ配線５を
はさんでその端子部５ａ側の両側に配置されており、こ
の保護素子１０ｂは、２つの保護ＴＦＴ１１，１２のゲ
ート電極３１をそれぞれその保護ＴＦＴのソース電極３
５に電気的に接続するとともに、一方の保護ＴＦＴ１１
のソース電極３５をデータ配線５に、ドレイン電極３６
をショートリング９に接続し、他方の保護ＴＦＴ１２の
ソース電極３５をショートリング９に、ドレイン電極３
６をデータ配線５に接続して構成されている。

【００２９】上記保護ＴＦＴ１１，１２のデータ配線５
に接続される電極、つまり一方の保護ＴＦＴ１１のソー
ス電極３５と、他方の保護ＴＦＴ１２のドレイン電極３
６は、データ配線５に一体に形成されたデータ配線接続
膜４２を介して前記データ配線５に接続されており、ま
た、一方の保護ＴＦＴ１１のドレイン電極３６と他方の
保護ＴＦＴ１２のソース電極３５は、データ配線５と同
じ金属膜からなるショートリング接続膜４３，４４を介
してショートリング９の横配線部９ａに接続されてい
る。なお、ショートリング９の横配線部９ａは基板１上
に配線されているため、前記ショートリング接続膜４
３，４４は、ゲート絶縁膜３２に設けたコンタクト孔
（図示せず）において前記横配線部９ａに接続されてい
る。

【００３０】また、一方の保護ＴＦＴ１１のゲート電極
３１は、この保護ＴＦＴ１１のソース電極３５を接続し
たデータ配線５の下方に延長させて形成されており、こ
の一方の保護ＴＦＴ１１のゲート電極３１は、前記デー
タ配線５をゲート絶縁膜３２に設けたコンタクト孔４５
において前記ゲート電極３１の延長部に接続することに
より、データ配線５を介してこの保護ＴＦＴ１１のソー
ス電極３５に電気的に接続されている。

【００３１】また、他方の保護ＴＦＴ１２のゲート電極
３１は、ショートリング９の横配線部９ａに一体に形成
されて、ショートリング９を介してこの保護ＴＦＴ１２
のソース電極３５に電気的に接続されている。

【００３２】上記保護素子１０ａ，１０ｂは、ゲート配
線４またはデータ配線５に静電気等の高電圧が加わった
ときに、２つの保護ＴＦＴ１１，１２の一方がオン状態
となってゲート配線４とデータ配線５とをショートリン
グ９を介して導通させるものであり、例えば、ゲート配
線４に高電圧が加わると、ゲート配線４側の保護素子１
０ａの一方の保護ＴＦＴ１１がオン状態となってゲート
配線４とショートリング９とが導通するとともに、ゲー
ト配線４からショートリング９に加わる電圧によりデー
タ配線５側の保護素子１０ａの他方の保護ＴＦＴ１２が
オン状態となってデータ配線５とショートリング９とが
導通し、ゲート配線４とデータ配線５との電位が同じに
なって、静電気等による画素部のＴＦＴ３の絶縁破壊や
特性変化が防止される。

【００３３】なお、液晶表示素子は、各ゲート配線４に
順次ゲート信号を供給し、それに同期させて各データ配
線５にデータ信号を供給して表示駆動されるが、上記保
護素子１０ａ，１０ｂは、両保護ＴＦＴ１１，１２のゲ
ート電極３１をそれぞれその保護ＴＦＴのソース電極３
５に接続したものであるため、これら保護ＴＦＴ１１，
１２はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線４およびデータ配線５が
前記保護素子１０ａ，１０ｂを介してショートリング９
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。

【００３４】上記アクティブマトリックスパネルは、次
のような製造方法によって製造されている。まず、基板
１上にＡl （アルミニウム）系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、図９に実線で
示した、ゲート配線４および画素部のＴＦＴ３のゲート
電極３１、キャパシタ配線６、ショートライン７、デー
タ配線５をショートライン７に接続するための中継電極
８、ショートリング９の横配線部９ａ、保護ＴＦＴ１
１，１２のゲート電極３１を同時に形成する。

【００３５】次に、上記ゲート配線４および画素部のＴ
ＦＴ３のゲート電極３１を陽極酸化処理し、その表面に
酸化膜を生成させる。図１２において、ａは、前記陽極
酸化処理により生成された酸化膜であり、この酸化膜ａ
は、その上のゲート絶縁膜３２の絶縁耐圧を補うために
形成されている。

【００３６】上記陽極酸化処理は、基板１を電解液中に
浸漬してその上の被酸化膜（ゲート配線４および画素部
のＴＦＴ３のゲート電極３１）を電解液中において陰極
と対向させ、その状態で前記被酸化膜に対向電極の電位
に対して正の電圧を印加することによって行なわれてい
る。

【００３７】この陽極酸化処理における前記被酸化膜へ
の電圧の印加は、ショートライン７を給電路として行な
われており、ショートライン７に電圧を供給すると、こ
のショートライン７から各ゲート配線４および各画素部
のＴＦＴ３のゲート電極３１に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。

【００３８】この場合、上記保護素子１０ａ，１０ｂの
うち、ゲート配線４側の保護素子１０ａの一方の保護Ｔ
ＦＴ１１のゲート電極３１はゲート配線４に一体に形成
されているため、この保護ＴＦＴ１１のゲート電極３１
も同時に陽極酸化され、その表面にも酸化膜ａ（図１３
参照）が生成する。

【００３９】また、各キャパシタ配線６の共通接続部
は、その端部がショートライン７につながるパターンに
形成されており、したがって、各キャパシタ配線６の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。

【００４０】なお、上記ショートライン７には、データ
配線５をショートライン７に接続するための中継電極８
もつながっているが、この中継電極８をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線４の端子部４ａおよびキャパ
シタ配線６の端子部６ａをレジストで覆っておけば、こ
れら端子部４ａ，６ａの表面を陽極酸化させてしまうこ
とはない。

【００４１】上記陽極酸化処理を行なった後は、基板１
上に、ゲート絶縁膜３２、ｉ型半導体膜３３、チャンネ
ル保護膜３７を順次成膜し、前記チャンネル保護膜３７
を、画素部のＴＦＴ３および各保護ＴＦＴ１１，１２の
ｉ型半導体膜３３のチャンネル領域を覆う形状にパター
ニングする。

【００４２】次に、ｎ型半導体膜３４を成膜し、その上
にＣr （クロム）等からなる金属膜を成膜した後、この
金属膜をパターニングして画素部のＴＦＴ３および各保
護ＴＦＴ１１，１２のソース電極３５およびドレイン電
極３６を形成し、次いで前記ｎ型半導体膜３４をソー
ス，ドレイン電極３５，３６と同じ形状にパターニング
して、画素部のＴＦＴ３および保護ＴＦＴ１０ａ，１０
ｂを完成する。

【００４３】次に、ＩＴＯ等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極２を
形成し、その後、上記ゲート絶縁膜３２に、ゲート配線
４およびキャパシタ配線６の端子部４ａ，６ａと中継電
極８を露出させる開口と、上述した各コンタクト孔３
９，４５を形成する。

【００４４】この後は、Ａl 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線
５、各保護素子１０ａ，１０ｂのゲート配線接続膜３
８、ショートリング接続膜４０，４１，４３，４４、デ
ータ配線接続膜４２を形成し、アクティブマトリックス
パネルを完成する。

【００４５】

【発明が解決しようとする課題】しかし、上記従来のア
クティブマトリックスパネルは、素子領域１Ａ内にショ
ートリング９を設けなければならないため、静電気等に
よる画素部のＴＦＴの絶縁破壊や特性変化を防ぐための
保護回路を構成する配線構造が複雑になるという問題を
もっている。

【００４６】また、上記従来のアクティブマトリックス
パネルは、その製造過程において、ゲート配線４および
画素部のＴＦＴ３のゲート電極３１と、ゲート配線４側
の保護素子１０ａの一方の保護ＴＦＴ１１のゲート電極
３１の表面は陽極酸化できるが、前記ゲート配線４側の
保護素子１０ａの他方の保護ＴＦＴ１２のゲート電極３
１および、データ配線５側の保護素子１０ｂの両保護Ｔ
ＦＴ１１，１２のゲート電極３１は陽極酸化できないと
いう問題をもっていた。

【００４７】これは、ゲート配線４側の保護素子１０ａ
の他方の保護ＴＦＴ１２のゲート電極３１およびデータ
配線５側の保護素子１０ｂの両保護ＴＦＴ１１，１２の
ゲート電極３１が、図９に実線で示したように個々に独
立して形成されているため、これらゲート電極３１に
は、陽極酸化処理のための電圧を供給することができな
いからである。

【００４８】このため、上記従来のアクティブマトリッ
クスパネルは、ゲート配線４側の保護素子１０ａの他方
の保護ＴＦＴ１２およびデータ配線５側の保護素子１０
ｂの両保護ＴＦＴ１１，１２に充分な絶縁耐圧をもたせ
ることができなかった。

【００４９】この発明は、静電気等による画素部のＴＦ
Ｔの絶縁破壊や特性変化を防ぐための保護回路を単純な
構造により形成したアクティブマトリックスパネルを得
ることを目的としたものであり、また、前記保護回路の
保護素子を構成する複数の保護ＴＦＴのゲート電極の表
面を陽極酸化して、これら保護ＴＦＴに充分な絶縁耐圧
をもたせた、信頼性の高いアクティブマトリックスパネ
ルを提供することを目的としたものである。

【００５０】

【課題を解決するための手段】この発明のアクティブマ
トリックスパネルは、液晶表示素子を形成する基板上
に、複数の画素電極と、これらの画素電極にそれぞれ接
続された複数のＴＦＴと、前記複数のＴＦＴにゲート信
号を供給する複数のゲート配線と、前記複数のＴＦＴに
データ信号を供給する複数のデータ配線とが設けられ、
前記ゲート配線およびデータ配線の互いに隣り合う配線
同士と、前記複数のゲート配線からなるゲート配線群と
前記複数のデータ配線からなるデータ配線群とのそれぞ
れの群端のゲート配線とデータ配線とが、それぞれ、ゲ
ート電極とソース電極とが電気的に接続された２つの保
護ＴＦＴをそれぞれのソース電極とドレイン電極とを互
いに逆向きに並列接続した保護素子を介して接続されて
いることを特徴とするものである。

【００５１】また、この発明のアクティブマトリックス
パネルは、液晶表示素子の大きさに対応する素子領域の
周囲に前記液晶表示素子の組立て後に除去される余剰部
を有する基板の前記素子領域に、複数の画素電極と、こ
れらの画素電極にそれぞれ接続された複数のＴＦＴと、
前記複数のＴＦＴにゲート信号を供給する複数のゲート
配線と、前記複数のＴＦＴにデータ信号を供給する複数
のデータ配線とが設けられるとともに、前記ゲート配線
およびデータ配線の互いに隣り合う配線同士と、前記複
数のゲート配線からなるゲート配線群と前記複数のデー
タ配線からなるデータ配線群のそれぞれの群端のゲート
配線とデータ配線とが、それぞれ、ゲート電極とソース
電極とが電気的に接続された２つの保護ＴＦＴからなる
保護素子を介して接続されており、前記保護素子は、一
方の保護ＴＦＴのソース電極と他方の保護ＴＦＴのドレ
イン電極とを一方の配線に接続し、前記一方の保護ＴＦ
Ｔのドレイン電極と他方の保護ＴＦＴのソース電極を他
方の配線に接続して構成されており、かつ、前記基板の
余剰部の上には全てのデータ配線およびデータ配線を短
絡させるためのショートラインが形成され、前記基板の
素子領域の上には前記データ配線を前記ショートライン
に接続するための中継電極が前記ショートラインと一体
に形成され、前記ゲート配線は前記基板上に形成されて
その端部において前記ショートラインにつながってお
り、前記データ配線は前記基板上に設けた絶縁膜の上に
形成されて前記中継電極に接続されているとともに、前
記画素電極に接続されたＴＦＴのゲート電極は前記ゲー
ト配線に一体に形成され、前記保護素子を構成する２つ
の保護ＴＦＴのゲート電極は、前記ゲート電極と前記中
継電極のいずれかに一体に形成されて、前記ショートラ
インを給電路とする陽極酸化処理により電極表面を酸化
されていることを特徴とするものである。

【００５２】

【作用】すなわち、この発明のアクティブマトリックス
パネルは、ゲート配線およびデータ配線の隣り合う配線
相互間、およびゲート配線群とデータ配線群のそれぞれ
の群端のゲート配線とデータ配線とを、ゲート電極とソ
ース電極とが電気的に接続された２つの保護ＴＦＴの並
列接続によって構成された保護素子により直接的に接続
したので、静電気が加わったときに、これらの保護ＴＦ
Ｔが導通して実質的にゲート配線とデータ配線とが同電
位になるので、従来のようなショートリングを設ける必
要がなく、したがって、静電気等による画素部のＴＦＴ
の絶縁破壊や特性変化を防ぐための保護回路の構成が単
純になる。

【００５３】また、この発明のアクティブマトリックス
パネルは、保護素子を上記のような構成とし、この保護
素子を構成する２つの保護ＴＦＴのゲート電極を、基板
の余剰部の上に形成したショートラインにつながってい
るゲート配線と中継電極のいずれかに一体に形成するこ
とにより、前記ショートラインを給電路とする陽極酸化
処理によって前記保護ＴＦＴのゲート電極の表面を酸化
させたものであり、このアクティブマトリックスパネル
によれば、前記保護素子を構成する全ての保護ＴＦＴの
ゲート電極の表面を陽極酸化しているため、これら保護
ＴＦＴに充分な絶縁耐圧をもたせることができる。

【００５４】

【実施例】以下、この発明の第１の実施例を図１〜図６
を参照して説明する。図１はこの実施例のアクティブマ
トリックスパネルの等価回路的平面図であり、図２は、
前記アクティブマトリックスパネルの各配線および電極
のうち、基板上に形成されているものを実線で示し、基
板上に設けた絶縁膜の上に形成されているものを破線で
示した図、図３は、前記各配線および電極のうち、前記
絶縁膜の上に形成されているものを実線で示し、基板上
に形成されているものを破線で示した図である。

【００５５】なお、図１〜図３において、図８〜図１０
に示した従来のアクティブマトリックスパネルに設けら
れているものについては、図に同符号を付してその詳細
な説明を省略する。

【００５６】この実施例のアクティブマトリックスパネ
ルは、液晶表示素子の大きさに対応する素子領域１Ａの
周囲に前記液晶表示素子の組立て後に除去される余剰部
１Ｂを有する基板１の素子領域１Ａに、複数の画素電極
２と、これら各画素電極２にそれぞれ接続された複数の
ＴＦＴ３と、前記ＴＦＴ３にゲート信号を供給するゲー
ト配線４と、前記ＴＦＴ３にデータ信号を供給するデー
タ配線５とを設け、かつ、前記ゲート配線４およびデー
タ配線５の互いに隣り合う配線同士と、ゲート配線群と
データ配線群のそれぞれの群端のゲート配線４とデータ
配線５（図１において最も上のゲート配線と左端のデー
タ配線）とを、それぞれ、ダイオードのような非線形の
電圧−電流特性をもつ保護素子５０ａ，５０ｂ，５０ｃ
を介して接続したものであり、これら保護素子５０ａ，
５０ｂ，５０ｃはそれぞれ、２つの保護ＴＦＴ５１，５
２で構成されている。

【００５７】図４は隣り合うゲート配線４同士を接続す
る保護素子５０ａの断面図、図５は隣り合うデータ配線
５同士を接続する保護素子５０ｂの断面図、図６は配線
群端のゲート配線４とデータ配線５を接続する保護素子
５０ｃの断面図であり、各図において、（ａ）は一方の
保護ＴＦＴ５１の配線接続構造を示し、（ｂ）は他方の
保護ＴＦＴ５２の配線接続構造を示している。

【００５８】なお、これら保護素子５０ａ，５０ｂ，５
０ｃを構成する保護ＴＦＴ５１，５２は、図１１および
図１２に示した画素部のＴＦＴ３と基本的に同じ構造の
ものであり、基板１上に形成されたゲート電極３１と、
このゲート電極３１を覆うゲート絶縁膜３２と、このゲ
ート絶縁膜３２の上に前記ゲート電極３１に対向させて
形成されたｉ型半導体膜３３と、このｉ型半導体膜３３
のチャンネル領域の上に設けられたチャンネル保護膜３
７と、前記ｉ型半導体膜３３の上にｎ型半導体膜３４を
介して形成されたソース電極３５およびドレイン電極３
６とで構成されている。

【００５９】上記ゲート配線４同士を接続する保護素子
５０ａを構成する保護ＴＦＴ５１，５２は、図１および
図４に示すように、隣り合う２本のゲート配線４の端子
部４ａ側の間に配置されており、この保護素子５０ａ
は、２つの保護ＴＦＴ５１，５２のゲート電極３１をそ
れぞれその保護ＴＦＴのソース電極３５に電気的に接続
するとともに、一方の保護ＴＦＴ５１のソース電極３５
と他方の保護ＴＦＴ５２のドレイン電極３６とを、この
保護素子５０ａの両側のゲート配線４，４のうちの一方
のゲート配線４に接続し、前記一方の保護ＴＦＴ５１の
ドレイン電極３６と他方の保護ＴＦＴ５２のソース電極
３５を、他方のゲート配線４に接続して構成されてい
る。

【００６０】すなわち、図４の（ａ）に示すように、上
記保護素子５０ａの一方の保護ＴＦＴ５１のソース電極
３５とドレイン電極３６には、ゲート絶縁膜３２の上に
形成したゲート配線接続膜５３，５３がそれぞれ接続さ
れており、前記ソース電極３５は、このソース電極３５
に接続したゲート配線接続膜５３を介して、ゲート絶縁
膜３２に設けたコンタクト孔５４において一方のゲート
配線４に接続され、ドレイン電極３６は、このドレイン
電極３６に接続したゲート配線接続膜５３を介して、ゲ
ート絶縁膜３２に設けたコンタクト孔５４において他方
のゲート配線４に接続されている。

【００６１】また、図４の（ｂ）に示すように、上記保
護素子５０ａの他方の保護ＴＦＴ５２は、上記一方の保
護ＴＦＴ５１と左右を逆にした構成となっており、この
他方の保護ＴＦＴ５２のソース電極３５は、このソース
電極３５に接続したゲート配線接続膜５３を介して、ゲ
ート絶縁膜３２に設けたコンタクト孔５４において上記
他方のゲート配線４に接続され、ドレイン電極３６は、
このドレイン電極３６に接続したゲート配線接続膜５３
を介して、ゲート絶縁膜３２に設けたコンタクト孔５４
において上記一方のゲート配線４に接続されている。

【００６２】そして、上記一方の保護ＴＦＴ５１のゲー
ト電極３１は、この保護ＴＦＴ５１のソース電極３５を
接続した前記一方のゲート配線４に一体に形成されて、
このゲート配線４と前記ゲート配線接続膜５３とを介し
て前記ソース電極３５に電気的に接続されており、他方
の保護ＴＦＴ５２のゲート電極３１は、この保護ＴＦＴ
５２のソース電極３５を接続した前記他方のゲート配線
４に一体に形成されて、このゲート配線４と前記ゲート
配線接続膜５３とを介して前記ソース電極３５に電気的
に接続されている。なお、上記ゲート電極接続膜５３
は、データ配線５と同じ金属膜で形成されている。

【００６３】また、データ配線５同士を接続する保護素
子５０ｂを構成する保護ＴＦＴ５１，５２は、図１およ
び図５に示すように、隣り合う２本のデータ配線５の端
子部５ａ側の間に配置されており、この保護素子５０ｂ
は、２つの保護ＴＦＴ５１，５２のゲート電極３１をそ
れぞれその保護ＴＦＴのソース電極３５に電気的に接続
するとともに、一方の保護ＴＦＴ５１のソース電極３５
と他方の保護ＴＦＴ５２のドレイン電極３６とを、この
保護素子５０ａの両側のデータ配線５，５のうちの一方
のデータ配線５に接続し、前記一方の保護ＴＦＴ５１の
ドレイン電極３６と他方の保護ＴＦＴ５２のソース電極
３５を、他方のデータ配線５に接続して構成されてい
る。

【００６４】すなわち、図５の（ａ）に示すように、上
記保護素子５０ｂの一方の保護ＴＦＴ５１のソース電極
３５とドレイン電極３６には、上記両側のデータ配線
５，５と一体に形成したデータ配線接続膜５５，５５が
それぞれ接続されており、前記ソース電極３５は、この
ソース電極３５に接続したデータ配線接続膜５５を介し
て一方のデータ配線５に接続され、ドレイン電極３６
は、このドレイン電極３６に接続したデータ配線接続膜
５５を介して他方のデータ配線５に接続されている。

【００６５】また、図５の（ｂ）に示すように、上記保
護素子５０ｂの他方の保護ＴＦＴ５２は、上記一方の保
護ＴＦＴ５１と左右を逆にした構成となっており、この
他方の保護ＴＦＴ５２のソース電極３５は、このソース
電極３５に接続したデータ配線接続膜５５を介して上記
他方のデータ配線５に接続され、ドレイン電極３６は、
このドレイン電極３６に接続したデータ配線接続膜５５
を介して上記一方のデータ配線５に接続されている。

【００６６】そして、これら保護ＴＦＴ５１，５２のゲ
ート電極３１はそれぞれ、図２および図５に示すよう
に、各データ配線５をショートライン７に接続するため
の中継電極８から導出したリード部８ａに一体に形成さ
れており、両保護ＴＦＴ５１，５２のゲート電極３１
は、前記データ配線５をゲート絶縁膜３２に設けたコン
タクト孔５６において前記リード部８ａに接続すること
により、中継電極８およびデータ配線５を介して、それ
ぞれの保護ＴＦＴ５１，５２のソース電極３５に電気的
に接続されている。

【００６７】さらに、配線群端のゲート配線４とデータ
配線５を接続する保護素子５０ｃを構成する保護ＴＦＴ
５１，５２は、図１および図６に示すように、前記ゲー
ト配線４とデータ配線５の端子部４ａ，５ａ側の間に配
置されており、この保護素子５０ｃは、２つの保護ＴＦ
Ｔ５１，５２のゲート電極３１をそれぞれその保護ＴＦ
Ｔのソース電極３５に電気的に接続するとともに、一方
の保護ＴＦＴ５１のソース電極３５と他方の保護ＴＦＴ
５２のドレイン電極３６とを、ゲート配線４とデータ配
線５のうちの一方の配線に接続し、前記一方の保護ＴＦ
Ｔ５１のドレイン電極３６と他方の保護ＴＦＴ５２のソ
ース電極３５を、他方の配線に接続して構成されてい
る。

【００６８】なお、この保護素子５０ｃは、ゲート配線
４に接続される側が図４に示した保護素子５０ａの右側
部分と同じ構成となっており、データ配線５に接続され
る側が図５に示した保護素子５０ｂの左側部分と同じ構
成となっているから、重複する説明は図に同符号を付し
て省略する。

【００６９】また、上記各保護素子５０ａ，５０ｂ，５
０ｃの全ての保護ＴＦＴ５１，５２のゲート電極３１
は、基板１の余剰部１Ｂに形成したショートライン７を
給電路とする陽極酸化処理により、ゲート配線４および
画素部のＴＦＴ３のゲート電極３１（図１２参照）とキ
ャパシタ配線６とともに、電極表面を陽極酸化処理され
ている。

【００７０】なお、この陽極酸化処理は、データ配線５
をショートライン７に接続するための中継電極８から導
出されて保護ＴＦＴ５１，５２のゲート電極３１につな
がっているリード部８ａにも施されており、前記ゲート
配線４はその端子部４ａと上記ゲート配線接続膜５３の
接続部（コンタクト孔５４に対応する部分）を除いて陽
極酸化され、中継電極８のリード部８ａは、上記デ−タ
配線５の接続部（コンタクト孔５６に対応する部分）を
除いて陽極酸化されている。

【００７１】図４〜図６において、ａは、陽極酸化処理
によって生成された酸化膜であり、この酸化膜ａを生成
させた部分は、金属膜の酸化による体積の増加により非
酸化部分より若干盛り上がっている。

【００７２】上記保護素子５０ａ，５０ｂ，５０ｃは、
この保護素子を介して接続されている２本の配線間に静
電気電圧のような高い電位差が生じたときに、２つの保
護ＴＦＴ５１，５２の一方または両方がオン状態になっ
て前記２本の配線を導通させるものであり、例えば、全
てのゲート配線４に静電気等の高電圧が加わったとき
は、まず、配線群端のゲート配線４とデータ配線５とが
保護素子５０ｃを介して導通して、これら配線４，５が
同電位になるとともに、この配線群端のゲート配線４お
よびデータ配線５の電位変化により、前記ゲート配線４
およびデータ配線５と次のゲート配線４およびデータ配
線５との間に電位差が生じて、これらゲート配線４，４
同士およびデータ配線５，５同士が保護素子５０ａおよ
び５０ｂを介して導通し、その繰り返しにより全てのゲ
ート配線４およびデータ配線５が順次導通して、全ての
ゲート配線４とデータ配線５との電位が同じになる。

【００７３】これは、一部のゲート配線４またはデータ
配線５に高電圧が加わったときも同様であり、その場合
は、まず高電圧が加わった配線と次の配線とが導通し、
その繰り返しにより全てのゲート配線４およびデータ配
線５が順次導通して、全てのゲート配線４とデータ配線
５との電位が同じになる。

【００７４】したがって、ゲート配線４およびデータ配
線５の互いに隣り合う配線同士と、ゲート配線群とデー
タ配線群のそれぞれの群端のゲート配線４とデータ配線
５とを上記保護素子５０ａ，５０ｂ，５０ｃを介して接
続しておけば、基板１の余剰部１Ｂを除去した後（ショ
ートライン７が切り離された後）も、静電気等によるＴ
ＦＴ３の絶縁破壊や特性変化を防ぐことができる。

【００７５】そして、本実施例によれば、ゲート配線４
およびデータ配線５の隣り合う配線相互間、およびゲー
ト配線群とデータ配線群のそれぞれの群端のゲート配線
４とデータ配線５とを、ゲート電極３１とソース電極３
５とが電気的に接続された２つの保護ＴＦＴ５１，５２
の並列接続によって構成された保護素子５０ａ，５０
ｂ，５０ｃにより直接的に接続したので、静電気が加わ
ったときに、これらの保護ＴＦＴ５１，５２が導通して
実質的にゲート配線４とデータ配線５とが同電位になる
ので、従来のアクティブマトリックスパネルのようにシ
ョートリングを設ける必要がなく、したがって、静電気
等による画素部のＴＦＴ３の絶縁破壊や特性変化を防ぐ
ための保護回路の構成が単純になる。

【００７６】なお、上記保護素子５０ａ，５０ｂ，５０
ｃは、両保護ＴＦＴ５１，５２は、ゲート電極３１をそ
れぞれその保護ＴＦＴのソース電極３５に接続したもの
であるため、これら保護ＴＦＴ５１，５２はゲート信号
およびデータ信号の電圧程度ではオンせず、したがっ
て、ゲート配線４およびデータ配線５が前記保護素子５
０ａ，５０ｂ，５０ｃを介して接続されていても、液晶
表示素子の表示駆動に影響を及ぼすことはない。

【００７７】上記アクティブマトリックスパネルは、次
のような製造方法で製造する。まず、基板１上にＡl 系
合金等からなる金属膜を成膜し、この金属膜をパターニ
ングして、図２に実線で示した、ゲート配線４および画
素部のＴＦＴ３のゲート電極３１、キャパシタ配線６、
ショートライン７、データ配線５をショートライン７に
接続するための中継電極８およびそのリード部８ａ、全
ての保護素子５０ａ，５０ｂ，５０ｃの保護ＴＦＴ５
１，５２のゲート電極３１を同時に形成する。

【００７８】この工程において、ゲート配線４とキャパ
シタ配線６と中継電極８は、全てショートライン７と一
体に形成し、また、画素部のＴＦＴ３のゲート電極３１
と、保護素子５０ａの両保護ＴＦＴ５１，５２のゲート
電極３１と、保護素子５０ｃの他方の保護ＴＦＴ５２の
ゲート電極３１は、ゲート配線４と一体に形成し、前記
保護素子５０ｃの一方の保護ＴＦＴ５１のゲート電極３
１と、保護素子５０ｂの両保護ＴＦＴ５１，５２のゲー
ト電極３１は、中継電極８のリード部８ａと一体に形成
する。

【００７９】次に、上記ゲート配線４および画素部のＴ
ＦＴ３のゲート電極３１と、全ての保護ＴＦＴ５１，５
２のゲート電極３１と、中継電極８のリード部８ａと、
キャパシタ配線６とを同時に陽極酸化処理し、これらの
表面に酸化膜ａを生成させる。

【００８０】この陽極酸化処理は、ゲート配線４の端子
部４ａおよびゲート配線接続膜５３の接続部と、中継電
極８およびそのリード部８ａのデ−タ配線接続部と、キ
ャパシタ配線６の端子部６ａとをレジストでマスクし、
基板１を電解液中に浸漬してその上の被酸化膜（ゲート
配線４、キャパシタ配線６、ゲート電極３１等）を電解
液中において陰極と対向させ、ショートライン７を給電
路として、前記被酸化膜に対向電極の電位に対して正の
電圧を印加することによって行なう。

【００８１】このように、ショートライン７に電圧を供
給すると、このショートライン７につながっているゲー
ト配線４と、キャパシタ配線６と、中継電極８とに前記
電圧が供給されるとともに、前記ゲート配線４に一体に
形成されている画素部のＴＦＴ３および保護ＴＦＴ５
１，５２のゲート電極３１と、前記中継電極８に一体に
形成されている保護ＴＦＴ５１，５２のゲート電極３１
に前記電圧が供給され、これらの被酸化膜が電解液中で
化成反応を起してその表面を陽極酸化される。

【００８２】上記陽極酸化処理を行なった後は、基板１
上に、ゲート絶縁膜３２、ｉ型半導体膜３３、チャンネ
ル保護膜３７を順次成膜し、前記チャンネル保護膜３７
を、画素部のＴＦＴ３および各保護ＴＦＴ５１，５２の
ｉ型半導体膜３３のチャンネル領域を覆う形状にパター
ニングする。

【００８３】次に、ｎ型半導体膜３４を成膜し、その上
にＣr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のＴＦＴ３および各保護ＴＦＴ５
１，５２のソース電極３５およびドレイン電極３６を形
成し、次いで前記ｎ型半導体膜３４をソース，ドレイン
電極３５，３６と同じ形状にパターニングして、画素部
のＴＦＴ３および保護ＴＦＴ５０ａ，５０ｂ，５０ｃを
完成する。

【００８４】次に、ＩＴＯ等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極２を
形成し、その後、上記ゲート絶縁膜３２に、ゲート配線
４およびキャパシタ配線６の端子部４ａ，６ａと中継電
極８を露出させる開口と、上述した各コンタクト孔５
４，５６を形成する。

【００８５】この後は、Ａl 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線５
と、各保護素子５０ａ，５０ｂ，５０ｃのゲート配線接
続膜５３およびデータ配線接続膜５５を同時に形成し、
アクティブマトリックスパネルを完成する。

【００８６】すなわち、上記アクティブマトリックスパ
ネルは、保護素子５０ａ，５０ｂ，５０ｃを上記のよう
な構成とし、この保護素子を構成する２つの保護ＴＦＴ
５１，５２のゲート電極３１を、基板１の余剰部１Ｂの
上に形成したショートライン７につながっているゲート
配線４と中継電極８のいずれかに一体に形成することに
より、前記ショートライン７を給電路とする陽極酸化処
理によって前記保護ＴＦＴ５１，５２のゲート電極３１
の表面を酸化させたものであり、このアクティブマトリ
ックスパネルによれば、前記保護素子５０ａ，５０ｂ，
５０ｃを構成する全ての保護ＴＦＴ５１，５２のゲート
電極３１の表面を陽極酸化しているため、これら保護Ｔ
ＦＴ５１，５２に充分な絶縁耐圧をもたせることができ
るから、アクティブマトリックスパネルの信頼性を向上
させることができる。

【００８７】なお、上記実施例では、ゲート配線群の一
方の群端のゲート配線（図１において最も上のゲート配
線）４と、データ配線群の一方の群端のデータ配線（図
１において左端のデータ配線）５とを保護素子５０ｃを
介して接続しているが、前記ゲート配線４とデータ配線
５は、それらの配線群の他方の群端の配線４，５同士を
前記保護素子５０ｃを介して接続してもよい。

【００８８】図７は、この発明の第２の実施例を示すア
クティブマトリックスパネルの等価回路的平面図であ
り、この実施例は、ゲート配線群の両方の群端のゲート
配線４と、データ配線群の両方の群端のデータ配線５と
を、それぞれ保護素子５０ｃを介して接続したものであ
る。

【００８９】この実施例において、前記群端のゲート配
線４とデータ配線５のうち、図において最も下のゲート
配線４と右端のデータ配線５とを接続する保護素子５０
ｃは、その一方の保護ＴＦＴ５１を前記ゲート配線４の
端子部４ａ側の近傍に配置し、他方の保護ＴＦＴ５２を
前記データ配線５の端子部５ａ側の近傍に配置するとと
もに、これら保護ＴＦＴ５１，５２のゲート電極をそれ
ぞれその保護ＴＦＴのソース電極に電気的に接続すると
ともに、ゲート配線４の近傍に配置した一方の保護ＴＦ
Ｔ５１のソース電極３５を前記ゲート配線４に、この保
護ＴＦＴ５１のドレイン電極３６を画素配列領域（表示
領域）の外側を迂回する配線状に形成したデータ配線接
続膜５５′を介して上記データ配線５に接続し、データ
配線５の近傍に配置した他方の保護ＴＦＴ５２のソース
電極３５を前記データ配線５に、この保護ＴＦＴ５２の
ドレイン電極３６を前記画素配列領域の外側を迂回する
配線状に形成したゲート配線接続膜５３′を介して前記
ゲート配線４に接続して構成されている。

【００９０】なお、この保護素子５０ｃは、図６に示し
た保護素子５０ｃの両保護ＴＦＴ５１，５２の間隔を大
きくするとともに、そのゲート配線接続膜５３およびデ
ータ配線接続膜５５を長くして、画素配列領域の外側を
迂回する配線状に形成したものであり、実質的に図６に
示した保護素子５０ｃと同じものであるから、その構成
の説明は省略する。

【００９１】また、この実施例のアクティブマトリック
スパネルは、図１〜図６に示した第１の実施例のもの
に、ゲート配線群およびデータ配線群の他方の群端のゲ
ート配線４とデータ５とを接続する保護素子５０ｃを付
加したものであって、その他の構成は前記第１の実施例
と同じであるから、重複する説明は図に同符号を付して
省略する。

【００９２】さらに、上記実施例では、ゲート配線４お
よびデータ配線５の互いに隣り合う配線同士と、ゲート
配線群とデータ配線群のそれぞれの群端のゲート配線４
とデータ配線５とをそれぞれ接続する保護素子５０ａ，
５０ｂ，５０ｃを、ゲート配線４およびデータ配線５の
端子部４ａ，５ａ側に設けているが、これら保護素子５
０ａ，５０ｂ，５０ｃは、ゲート配線４およびデータ配
線５の端子部４ａ，５ａとは反対側に設けても、ゲート
配線４およびデータ配線５の両端側に設けてもよい。

【００９３】また、上記実施例では、データ配線５、各
保護素子５０ａ，５０ｂ，５０ｃのゲート配線接続膜５
３、データ配線接続膜５５を、ゲート絶縁膜３２の上に
形成しているが、これらは、前記ゲート絶縁膜３２の上
に層間絶縁膜を設けてその上に形成し、前記層間絶縁膜
にコンタクト孔を設けて画素部のＴＦＴおよび保護ＴＦ
Ｔ５１，５２のソース，ドレイン電極３５，３６やデー
タ配線５に接続してもよい。

【００９４】

【発明の効果】この発明のアクティブマトリックスパネ
ルは、ゲート配線およびデータ配線の隣り合う配線相互
間、およびゲート配線群とデータ配線群のそれぞれの群
端のゲート配線とデータ配線とを、ゲート電極とソース
電極とが電気的に接続された２つの保護ＴＦＴの並列接
続によって構成された保護素子により直接的に接続した
ので、静電気が加わったときに、これらの保護ＴＦＴが
導通して実質的にゲート配線とデータ配線とが同電位に
なるので、従来のようなショートリングを設ける必要が
なく、したがって、静電気等による画素部のＴＦＴの絶
縁破壊や特性変化を防ぐための保護回路の構成が単純に
なる。

【００９５】また、この発明のアクティブマトリックス
パネルは、静電気等による画素部の絶縁破壊や特性変化
を防ぐための保護素子を、２つの保護ＴＦＴのゲート電
極をそれぞれその保護ＴＦＴのソース電極に電気的に接
続するとともに、一方の保護ＴＦＴのソース電極と他方
の保護ＴＦＴのドレイン電極とを一方の配線に接続し、
前記一方の保護ＴＦＴのドレイン電極と他方の保護ＴＦ
Ｔのソース電極を他方の配線に接続した構成とし、この
保護素子を構成する２つの保護ＴＦＴのゲート電極を、
基板の余剰部の上に形成したショートラインにつながっ
ているゲート配線と中継電極のいずれかに一体に形成す
ることにより、前記ショートラインを給電路とする陽極
酸化処理によって前記保護ＴＦＴのゲート電極の表面を
酸化させたものであり、このアクティブマトリックスパ
ネルによれば、前記保護素子を構成する全ての保護ＴＦ
Ｔのゲート電極の表面を陽極酸化しているため、これら
保護ＴＦＴに充分な絶縁耐圧をもたせることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すアクティブマトリ
ックスパネルの等価回路的平面図。

【図２】同アクティブマトリックスパネルの各配線およ
び電極のうち、基板上に形成されているものを実線で示
し、基板上に設けた絶縁膜の上に形成されているものを
破線で示した図。

【図３】同アクティブマトリックスパネルの各配線およ
び電極のうち、絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した
図。

【図４】ゲート配線同士を接続する保護素子の断面図で
あり、（ａ）は一方の保護ＴＦＴ５１の配線接続構造を
示す図、（ｂ）は他方の保護ＴＦＴ５２の配線接続構造
を示す図。

【図５】データ配線同士を接続する保護素子の断面図で
あり、（ａ）は一方の保護ＴＦＴ５１の配線接続構造を
示す図、（ｂ）は他方の保護ＴＦＴ５２の配線接続構造
を示す図。

【図６】ゲート配線とデータ配線を接続する保護素子の
断面図であり、（ａ）は一方の保護ＴＦＴ５１の配線接
続構造を示す図、（ｂ）は他方の保護ＴＦＴ５２の配線
接続構造を示す図。

【図７】本発明の第２の実施例を示すアクティブマトリ
ックスパネルの等価回路的平面図。

【図８】従来のアクティブマトリックスパネルの等価回
路的平面図。

【図９】従来のアクティブマトリックスパネルの各配線
および電極のうち、基板上に形成されているものを実線
で示し、基板上に設けた絶縁膜の上に形成されているも
のを破線で示した図。

【図１０】従来のアクティブマトリックスパネルの各配
線および電極のうち、前記絶縁膜の上に形成されている
ものを実線で示し、基板上に形成されているものを破線
で示した図。

【図１１】アクティブマトリックスパネルの１つの画素
部の具体的構成を示す平面図。

【図１２】図１１の XII−XII 線に沿う拡大断面図。

【図１３】従来のアクティブマトリックスパネルにおけ
るゲート配線をショートリングに接続する保護素子の断
面図。

【図１４】従来のアクティブマトリックスパネルにおけ
るデータ配線をショートリングに接続する保護素子の断
面図。

【符号の説明】

１…基板 １Ａ…素子領域 １Ｂ…余剰部 ２…画素電極 ３…画素部のＴＦＴ ４…ゲート配線 ５…データ配線 ６…キャパシタ配線 ７…ショートライン ８…中継電極 ５０ａ，５０ｂ，５０ｃ…保護素子 ５１，５２…保護ＴＦＴ ３１…ゲート電極 ａ…酸化膜 ３５…ソース電極 ３６…ドレイン電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】液晶表示素子を形成する基板上に、複数の
   画素電極と、これらの画素電極にそれぞれ接続された複
   数の薄膜トランジスタと、前記複数の薄膜トランジスタ
   にゲート信号を供給する複数のゲート配線と、前記複数
   の薄膜トランジスタにデータ信号を供給する複数のデー
   タ配線とが設けられ、前記ゲート配線およびデータ配線
   の互いに隣り合う配線同士と、前記複数のゲート配線か
   らなるゲート配線群と前記複数のデータ配線からなるデ
   ータ配線群とのそれぞれの群端のゲート配線とデータ配
   線とが、それぞれ、ゲート電極とソース電極とが電気的
   に接続された２つの保護薄膜トランジスタをそれぞれの
   ソース電極とドレイン電極とを互いに逆向きに並列接続
   した保護素子を介して接続されていることを特徴とする
   アクティブマトリックスパネル。
2. 【請求項２】液晶表示素子の大きさに対応する素子領域
   の周囲に前記液晶表示素子の組立て後に除去される余剰
   部を有する基板の前記素子領域に、複数の画素電極と、
   これらの画素電極にそれぞれ接続された複数の薄膜トラ
   ンジスタと、前記複数の薄膜トランジスタにゲート信号
   を供給する複数のゲート配線と、前記複数の薄膜トラン
   ジスタにデータ信号を供給する複数のデータ配線とが設
   けられるとともに、 前記ゲート配線およびデータ配線の互いに隣り合う配線
   同士と、前記複数のゲート配線からなるゲート配線群と
   前記複数のデータ配線からなるデータ配線群とのそれぞ
   れの群端のゲート配線とデータ配線とが、それぞれ、ゲ
   ート電極とソース電極とが電気的に接続された２つの保
   護薄膜トランジスタからなる保護素子を介して接続され
   ており、 前記保護素子は、一方の保護薄膜トランジスタのソース
   電極と他方の保護薄膜トランジスタのドレイン電極とを
   一方の配線に接続し、前記一方の保護薄膜トランジスタ
   のドレイン電極と他方の保護薄膜トランジスタのソース
   電極を他方の配線に接続して構成されており、 かつ、前記基板の余剰部の上には全てのデータ配線およ
   びデータ配線を短絡させるためのショートラインが形成
   され、前記基板の素子領域の上には前記データ配線を前
   記ショートラインに接続するための中継電極が前記ショ
   ートラインと一体に形成され、 前記ゲート配線は前記基板上に形成されてその端部にお
   いて前記ショートラインにつながっており、前記データ
   配線は前記基板上に設けた絶縁膜の上に形成されて前記
   中継電極に接続されているとともに、 前記画素電極に接続された薄膜トランジスタのゲート電
   極は前記ゲート配線に一体に形成され、前記保護素子を
   構成する２つの保護薄膜トランジスタのゲート電極は、
   前記ゲート電極と前記中継電極のいずれかに一体に形成
   されて、前記ショートラインを給電路とする陽極酸化処
   理により電極表面を酸化されていることを特徴とするア
   クティブマトリックスパネル。