JP3131853B2 - 薄膜トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関するものである。

【０００２】

【従来の技術】薄膜トランジスタは、例えばアクティブ
マトリックス液晶表示装置における画素電極選択用の能
動素子等に用いられている。

【０００３】図２はアクティブマトリックス液晶表示装
置に用いられている従来の薄膜トランジスタの断面図で
あり、この薄膜トランジスタは、前記液晶表示装置の一
方の透明基板（一般にはガラス板）の上に、行方向およ
び列方向に配列して形成されている。

【０００４】この薄膜トランジスタは、逆スタガー型と
呼ばれる構造のもので、図２に示すように、基板１上に
形成されたゲート電極２と、このゲート電極２を覆うＳ
i Ｎ（窒化シリコン）からなるゲート絶縁膜３と、この
ゲート絶縁膜３の上に前記ゲート電極２に対向させて形
成されたａ−Ｓi （アモルファスシリコン）からなるｉ
型半導体膜４と、このｉ型半導体膜４のチャンネルとな
る領域を覆うブロッキング膜５と、前記ｉ型半導体膜４
の上にｎ型不純物をドープしたａ−Ｓi からなるｎ型半
導体膜６を介して形成されたソース電極７およびドレイ
ン電極８とで構成されており、上記ｎ型半導体膜６は、
前記ブロッキング膜５の上においてソース電極７側とド
レイン電極８側とに分離されて、ｉ型半導体膜４にチャ
ンネルを形成している。

【０００５】上記ブロッキング膜５は、薄膜トランジス
タの製造においてｉ型半導体膜４の上に成膜したｎ型半
導体膜６をソース電極７側とドレイン電極８側とに分離
する際に、ｉ型半導体膜４のチャンネルとなる領域がダ
メージを受けるのを防ぐために設けられており、このブ
ロッキング膜５は、一般に、ゲート絶縁膜３と同じＳi
Ｎで形成されている。

【０００６】この薄膜トランジスタのゲート電極２は、
基板１上に形成したゲート配線（図示せず）に一体に形
成されており、またソース電極６には、上記ゲート絶縁
膜（透明膜）３の上に形成したＩＴＯ等の透明導電膜か
らなる画素電極９が接続されている。

【０００７】また、上記ソース電極７とドレイン電極８
は、Ｓi Ｎからなる保護絶縁膜１０で覆われており、ド
レイン電極８が接続されるデータ配線１１は、前記保護
絶縁膜１０の上に形成されている。このデータ配線１１
は、保護絶縁膜１０に形成したコンタクト孔１０ａにお
いてドレイン電極８につながっている。このデータ配線
１１は、Ｓi Ｎからなるオーバコート絶縁膜１２で覆わ
れている。

【０００８】上記薄膜トランジスタは、次のような製造
方法で製造されている。

【０００９】［工程１］まず、基板１上に、ゲート電極
２およびゲート配線を形成し、その上に、ゲート絶縁膜
３とｉ型半導体膜４とブロッキング膜５とを形成する。

【００１０】この工程において、ゲート電極２およびゲ
ート配線は、基板１上に金属膜をスパッタ装置により成
膜し、この金属膜をパターニングして形成されている。
また、ゲート絶縁膜３とｉ型半導体膜４とブロッキング
膜５は、プラズマＣＶＤ装置により連続して成膜されて
おり、この後、ブロッキング膜５はｉ型半導体膜４のチ
ャンネルとなる領域を覆う形状にパターニングされ、ま
たｉ型半導体膜４はトランジスタ素子形状にパターニン
グされている。

【００１１】［工程２］次に、上記ｉ型半導体膜４の上
に、ｎ型半導体膜６を介してソース電極７およびドレイ
ン電極８を形成するとともに、前記ｎ型半導体膜６をブ
ロッキング膜５の上においてソース電極７側とドレイン
電極８側とに分離して、ｉ型半導体膜４にチャンネルを
形成する。

【００１２】上記ソース，ドレイン電極７，８は、ｎ型
半導体膜６をプラズマＣＶＤ装置によって成膜した後、
このｎ型半導体膜６の上に金属膜をスパッタ装置により
成膜し、この金属膜をパターニングして形成されてお
り、ｎ型半導体膜６は、ソース，ドレイン電極７，８を
形成した後、このソース，ドレイン電極７，８と同じ形
状にパターニングされている。この場合、ｎ型半導体膜
６のソース，ドレイン電極７，８間の部分はブロッキン
グ膜５の上においてエッチングされるため、ｎ型半導体
膜６のパターニング時にｉ型半導体膜４のチャンネルと
なる領域がエッチングされてダメージを受けることはな
い。

【００１３】［工程３］次に、ゲート絶縁膜３の上に上
記ソース電極７に接続して画素電極９を形成した後、ソ
ース，ドレイン電極７，８を保護絶縁膜１０で覆い、こ
の保護絶縁膜１０に、ドレイン電極８の一部を露出させ
るコンタクト孔１０ａを形成する。この保護絶縁膜１０
は、プラズマＣＶＤ装置により成膜され、この後トラン
ジスタ素子部を覆う形状にパターニングして形成されて
おり、上記コンタクト孔１０ａは、保護絶縁膜１０のパ
ターニング時に同時に形成されている。

【００１４】［工程４］次に、上記保護絶縁膜１０の上
に、そのコンタクト孔１０ａにおいてドレイン電極８に
つながるデータ配線１１を形成する。このデータ配線１
１は、金属膜をスパッタ装置により成膜し、この金属膜
をパターニングして形成されている。

【００１５】［工程５］この後は、上記データ配線１１
を覆うオーバコート絶縁膜１２をプラズマＣＶＤ装置に
より成膜し、このオーバコート絶縁膜１２をトランジス
タ素子部を覆う形状にパターニングして薄膜トランジス
タの製造を終了する。

【００１６】

【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタの製造方法では、ｉ型半導体膜４
のチャンネルとなる領域を保護するブロッキング膜５を
ゲート絶縁膜３と同質の絶縁物（Ｓi Ｎ）で形成してい
るため、このブロッキング膜５をパターニングする際
に、ｉ型半導体膜４の下のゲート絶縁膜３にダメージを
与えてしまうことがあった。

【００１７】これは、ｉ型半導体膜４にピンホールがあ
るため、ブロッキング膜（Ｓi Ｎ膜）５のパターニング
時に、そのエッチング液がｉ型半導体膜４のピンホール
を通ってゲート絶縁膜３に達し、このゲート絶縁膜３も
エッチングされてしまうからであり、そのため、ゲート
絶縁膜３にピンホール等の欠陥が発生してしまう。

【００１８】なお、ブロッキング膜５のパターニング
を、エッチング液を用いるウエットエッチングによって
行なっているのは、ドライエッチングでは、ブロッキン
グ膜５のエッチングに続いてその下のｉ型半導体膜４も
エッチングされてしまうためである。

【００１９】そして、上記のようにゲート絶縁膜３にピ
ンホール等の欠陥が発生すると、ゲート電極２とソー
ス，ドレイン電極７，８との間に短絡が発生して、薄膜
トランジスタが欠陥品となってしまう。このため、従来
の製造方法は、薄膜トランジスタの製造歩留が悪いとい
う問題をもっていた。

【００２０】しかも、従来の製造方法では、上記ブロッ
キング膜５とオーバコート絶縁膜１２とをいずれもＳi
Ｎで形成しているため、ゲート絶縁膜３とｉ型半導体膜
４とｎ型半導体膜６と保護絶縁膜１０の他に、前記ブロ
ッキング膜５とオーバコート絶縁膜１２もプラズマＣＶ
Ｄ装置によって成膜しなければならず、したがって、プ
ラズマＣＶＤ装置による成膜回数が多くて、薄膜トラン
ジスタを能率よくかつ低コストに製造することができな
かった。

【００２１】なお、薄膜トランジスタには、アクティブ
マトリックス液晶表示装置に用いられるものの他に、各
種電子回路の構成素子として用いられる、ソ−ス電極と
ドレイン電極との両方に配線を接続した構造のものもあ
るが、従来は、この種の薄膜トランジスタの製造におい
ても上述した問題を生じていた。

【００２２】本発明は、ｉ型半導体膜のチャンネルとな
る領域を保護するブロッキング膜をゲート絶縁膜にダメ
ージを与えることなく形成して、ゲート電極とソース，
ドレイン電極との間の短絡の発生を防ぎ、薄膜トランジ
スタの製造歩留を向上させるとともに、プラズマＣＶＤ
装置による成膜回数を少なくして、薄膜トランジスタを
能率よくかつ低コストに製造することができる、薄膜ト
ランジスタの製造方法を提供することを目的としたもの
である。

【００２３】

【課題を解決するための手段】本発明は、基板上に、ゲ
ート電極と、このゲート電極を覆うゲート絶縁膜と、こ
のゲート絶縁膜をはさんで前記ゲート電極と対向するｉ
型半導体膜と、このｉ型半導体膜のチャンネルとなる領
域を覆う金属からなるブロッキング膜とを形成する工程
と、前記ｉ型半導体膜の上にｎ型半導体膜を介してソー
ス電極およびドレイン電極を形成するとともに、前記ｎ
型半導体膜を前記ブロッキング膜の上においてソース電
極側とドレイン電極側とに分離する工程と、前記ソース
電極およびドレイン電極を保護絶縁膜で覆い、この保護
絶縁膜を前記ソース電極とドレイン電極との間の部分に
おいて分離して前記ブロッキング膜を露出させるととも
に、この保護絶縁膜に前記ソース電極とドレイン電極と
のうち少なくとも一方の電極の一部を露出させるコンタ
クト孔を形成する工程と、前記保護絶縁膜の上に、前記
コンタクト孔において前記ソース電極とドレイン電極と
のうち少なくとも一方の電極につながるデータ配線を形
成する工程と、前記ブロッキング膜と前記データ配線と
を同時に酸化処理して、前記ブロッキング膜をその全厚
にわたって酸化絶縁膜とするとともに、前記データ配線
の表面に酸化絶縁膜を生成させる工程と、によって薄膜
トランジスタを製造するものである。

【００２４】

【作用】このように、ｉ型半導体膜のチャンネルとなる
領域を保護するブロッキング膜を金属で形成すれば、こ
のブロッキング膜のパターニングを、ゲート絶縁膜はエ
ッチングしないエッチング液を用いて行なうことができ
るため、ブロッキング膜のパターニング時にそのエッチ
ング液がｉ型半導体膜のピンホールを通ってゲート絶縁
膜に達しても、このゲート絶縁膜がダメージを受けるこ
とはない。

【００２５】また、上記ブロッキング膜を金属で形成す
ると、ｎ型半導体膜をソース電極側とドレイン電極側と
に分離した後も、ソース電極とドレイン電極との間がブ
ロッキング膜を介して短絡した状態となるが、ｎ型半導
体膜をソース電極側とドレイン電極側とに分離した後、
前記ブロッキング膜をその全厚にわたって酸化させて酸
化絶縁膜とすれば、ソース電極とドレイン電極との間を
電気的に分離して、ｉ型半導体膜にチャンネルを形成す
ることができる。

【００２６】この場合、本発明では、ブロッキング膜の
酸化処理を、ソース電極およびドレイン電極を保護絶縁
膜で覆い、この保護絶縁膜をソース電極とドレイン電極
との間の部分において分離してブロッキング膜を露出さ
せた状態で行なっているため、ブロッキング膜の酸化処
理に際して、ソース電極およびドレイン電極が酸化され
ることはない。

【００２７】また、本発明では、前記保護絶縁膜の上に
形成したデータ配線も酸化処理して、このデータ配線の
表面に酸化絶縁膜を生成させているため、この酸化絶縁
膜がデータ配線の保護膜となるから、従来の製造方法の
ようにデータ配線を覆うオーバコート絶縁膜を形成する
必要はない。

【００２８】したがって、本発明によれば、ｉ型半導体
膜のチャンネルとなる領域を保護するブロッキング膜を
ゲート絶縁膜にダメージを与えることなく形成して、ゲ
ート電極とソース，ドレイン電極との間の短絡の発生を
防ぎ、薄膜トランジスタの製造歩留を向上させることが
できる。

【００２９】また、本発明によれば、上記ブロッキング
膜（金属膜）をスパッタ装置により短い時間で成膜でき
るとともに、従来のようにデータ配線を覆うオーバコー
ト絶縁膜を形成する必要もないため、プラズマＣＶＤ装
置による成膜回数を少なくすることができるし、しか
も、ブロッキング膜とデータ配線との酸化処理を同時に
行なっているために、これらの酸化処理も能率よく行な
うことができるから、薄膜トランジスタを能率よくかつ
低コストに製造することができる。

【００３０】

【実施例】以下、本発明をアクティブマトリックス液晶
表示装置の基板上に配列形成する薄膜トランジスタの製
造に適用した一実施例を図１を参照して説明する。

【００３１】［工程１］まず、図１（ａ）に示すよう
に、ガラス等からなる透明基板２１の上に、ゲート電極
２２およびゲート配線（図示せず）を形成し、その上
に、Ｓi Ｎからなるゲート絶縁膜２３と、ａ−Ｓi から
なるｉ型半導体膜２４と、金属からなるブロッキング膜
２５とを形成する。このブロッキング膜２５は、後述す
るゲート配線３１に用いる金属と同じ金属、例えばＡl
（アルミニウム）またはＡl 系合金で形成する。

【００３２】この工程において、ゲート電極２２および
ゲート配線は、基板２１上にＣr （クロム）、Ｔa （タ
ンタル）、Ａl またはＡl 系合金等からなる金属膜をス
パッタ装置により成膜し、この金属膜をフォトリソグラ
フィ法によりパターニングして形成する。

【００３３】また、ゲート絶縁膜２３とｉ型半導体膜２
４はプラズマＣＶＤ装置により連続して成膜し、金属か
らなるブロッキング膜２５はスパッタ装置により成膜す
る。そして、ｉ型半導体膜２４は、フォトリソグラフィ
法によってトランジスタ素子形状にパターニングし、ブ
ロッキング膜２５は、フォトリソグラフィ法により、ｉ
型半導体膜２４のチャンネルとなる領域を覆う形状にパ
ターニングする。

【００３４】この場合、上記ブロッキング膜２５のパタ
ーニングはウエットエッチングによって行なうが、この
ブロッキング膜２５は金属膜であるため、このブロッキ
ング膜２５のパターニングを、Ｓi Ｎからなるゲート絶
縁膜２３はエッチングしないエッチング液を用いて行な
うことができるから、ブロッキング膜２５のパターニン
グ時にそのエッチング液がｉ型半導体膜２４のピンホー
ルを通ってゲート絶縁膜２３に達しても、このゲート絶
縁膜２３がダメージを受けることはない。

【００３５】なお、上記ｉ型半導体膜２４のパターニン
グは、このｉ型半導体膜２４の上にブロッキング膜２５
を成膜し、このブロッキング膜２５をパターニングした
後に行なってもよいし、またブロッキング膜２５の成膜
前に行なってもよい。

【００３６】［工程２］次に、図１（ｂ）に示すよう
に、上記ｉ型半導体膜２４の上に、ｎ型不純物をドープ
したａ−Ｓi からなるｎ型半導体膜２６を介してソース
電極２７およびドレイン電極２８を形成するとともに、
前記ｎ型半導体膜２６をブロッキング膜２５の上におい
てソース電極２７側とドレイン電極２８側とに分離す
る。

【００３７】上記ソース，ドレイン電極２７，２８は、
ｎ型半導体膜２６をプラズマＣＶＤ装置によって成膜し
た後、このｎ型半導体膜２６の上にＣr 等からなる金属
膜をスパッタ装置により成膜し、この金属膜をフォトリ
ソグラフィ法によりパターニングして形成する。また、
ｎ型半導体膜２６は、ソース，ドレイン電極２７，２８
を形成した後に、このソース，ドレイン電極２７，２８
と同じ形状にパターニングする。この場合、ｎ型半導体
膜２６のソース，ドレイン電極２７，２８間の部分はブ
ロッキング膜２５の上においてエッチングされるため、
ｎ型半導体膜２６のパターニング時にｉ型半導体膜２４
のチャンネルとなる領域がエッチングされてダメージを
受けることはない。

【００３８】［工程３］次に、図１（ｃ）に示すよう
に、ゲート絶縁膜２３の上に上記ソース電極２７に接続
して画素電極２９を形成した後、ソース電極２７および
ドレイン電極２８をＳi Ｎからなる保護絶縁膜３０で覆
い、この保護絶縁膜３０をソース電極２７とドレイン電
極２８との間の部分において分離して上記ブロッキング
膜２５を露出させるとともに、この保護絶縁膜２５に上
記ドレイン電極の一部を露出させるコンタクト孔３０ａ
を形成する。

【００３９】なお、上記画素電極２９は、ＩＴＯ等から
なる透明導電膜をスッパタ装置により成膜し、この透明
導電膜をフォトリソグラフィ法によりパターニングして
形成する。

【００４０】上記保護絶縁膜１０は、プラズマＣＶＤ装
置によりＳi Ｎ膜を成膜し、このＳi Ｎ膜をフォトリソ
グラフィ法によりトランジスタ素子部を覆う形状にパタ
ーニングして形成する。また、上記コンタクト孔３０ａ
は、保護絶縁膜３０のパターニング時に同時に形成す
る。

【００４１】［工程４］次に、図１（ｄ）に示すよう
に、上記保護絶縁膜３０の上に、この保護絶縁膜３０に
設けたコンタクト孔３０ａにおいて上記ドレイン電極２
８につながるデータ配線３１を形成する。このデータ配
線３１は、上記ブロッキング膜２５の膜厚よりも十分厚
い膜さに形成する。

【００４２】このデータ配線３１は、上記ブロッキング
膜２５に用いた金属と同じ金属（Ａl またはＡl 系合金
等）からなる金属膜をスパッタ装置によりブロッキング
膜２５の膜厚よりも十分厚い膜厚に成膜し、この金属膜
をフォトリソグラフィ法によりパターニングして形成す
る。

【００４３】［工程５］この後は、金属からなるブロッ
キング膜２５とデータ配線３１とを同時に陽極酸化処理
し、図１（ｅ）に示すように、ブロッキング膜２５の露
出部分をその全厚にわたって酸化絶縁膜２５ａとすると
ともに、データ配線３１の表面に酸化絶縁膜３１ａを生
成させて、薄膜トランジスタの製造を終了する。

【００４４】上記ブロッキング膜２５とデータ配線３１
の陽極酸化処理は、基板２１を電解液中に浸漬してブロ
ッキング膜２５の露出部分とデータ配線３１を電解液中
において対向電極（白金電極）と対向させ、ブロッキン
グ膜２５およびデータ配線３１を陽極とし、対向電極を
陰極として、その間に電圧を印加して行なう。

【００４５】この場合、ブロッキング膜２５およびデー
タ配線３１への＋電圧の供給は、データ配線３１の端子
部を酸化電源（直流電源）の＋極に接続して行なう。こ
のようにすると、データ配線３１に＋電圧が供給される
とともに、この＋電圧がデータ配線３１からドレイン電
極２８およびその下のｎ型半導体膜２６を介してブロッ
キング膜２５にも供給される。

【００４６】このように、電解液中においてブロッキン
グ膜２５およびデータ配線３１と対向電極の間に電圧を
印加すると、陽極であるブロッキング膜２５とデータ配
線３１とが化成反応を起してその表面から酸化されて行
く。

【００４７】なお、金属膜を陽極酸化処理によって酸化
させる場合、酸化の進行速さは金属膜の材質に応じて決
まるが、この実施例では、ブロッキング膜２５とデータ
配線３１とを同じ金属で形成しているため、ブロッキン
グ膜２５とデータ配線３１はほぼ同じ速さで表面側から
酸化されて行く。

【００４８】また、上記陽極酸化処理における金属膜中
への酸化の進行深さは、金属膜と対向電極との間に印加
する電圧の値によって決まるが、上述したようにデータ
配線３１をブロッキング膜２５の膜厚よりも十分厚い膜
さに形成しておき、前記印加電圧をブロッキング膜２５
の膜厚に応じて設定しておけば、ブロッキング膜２５を
その全厚にわたって酸化させ、データ配線３１はその表
面だけを酸化させることができる。

【００４９】なお、金属膜を酸化させるとその体積が増
加するため、ブロッキング膜２５を酸化させた酸化絶縁
膜２５ａの厚さは酸化前のブロッキング膜２５の膜厚よ
り若干厚くなり、また表面に酸化絶縁膜３１ａを生成さ
せたデータ配線３１の厚さ（酸化絶縁膜３１ａを含む厚
さ）も、酸化前のデータ配線３１の厚さより若干厚くな
る。

【００５０】上述したように、この薄膜トランジスタの
製造方法では、ｉ型半導体膜２４のチャンネルとなる領
域を保護するブロッキング膜２５を金属で形成している
ため、このブロッキング膜２５のパターニングを、ゲー
ト絶縁膜２３はエッチングしないエッチング液を用いて
行なうことができ、したがって上記ブロッキング膜２５
を、ゲート絶縁膜２３にダメージを与えることなく形成
することができる。

【００５１】また、上記ブロッキング膜２５を金属で形
成すると、ｎ型半導体膜２４をソース電極２７側とドレ
イン電極２８側とに分離した後も、ソース電極２７とド
レイン電極２８との間がブロッキング膜２５を介して短
絡した状態となるが、ｎ型半導体膜２６をソース電極２
７側とドレイン電極２８側とに分離した後、前記ブロッ
キング膜２５をその全厚にわたって酸化させて酸化絶縁
膜２５ａとすれば、ソース電極２７とドレイン電極２８
との間を電気的に分離して、ｉ型半導体膜２４にチャン
ネルを形成することができる。

【００５２】この場合、上記製造方法では、ブロッキン
グ膜２５の酸化処理を、ソース電極２７およびドレイン
電極２８を保護絶縁膜３０で覆い、この保護絶縁膜３０
をソース電極２７とドレイン電極２８との間の部分にお
いて分離してブロッキング膜２５を露出させた状態で行
なっているため、ブロッキング膜２５の酸化処理に際し
て、ソース電極２７およびドレイン電極２８が酸化され
ることはない。

【００５３】また、上記製造方法では、上記保護絶縁膜
３０の上に形成したデータ配線３１も酸化処理して、こ
のデータ配線３１の表面に酸化絶縁膜３１ａを生成させ
ているため、この酸化絶縁膜３１ａがデータ配線３１の
保護膜となるから、従来の製造方法のようにデータ配線
を覆うオーバコート絶縁膜を形成する必要はない。

【００５４】したがって、上記製造方法によれば、ｉ型
半導体膜２５のチャンネルとなる領域を保護するブロッ
キング膜２５をゲート絶縁膜２３にダメージを与えるこ
となく形成して、ゲート電極２２とソース，ドレイン電
極２７，２８との間の短絡の発生を防ぎ、薄膜トランジ
スタの製造歩留を向上させることができる。

【００５５】また、上記製造方法によれば、上記ブロッ
キング膜（金属膜）２５をスパッタ装置により短い時間
で成膜できるとともに、従来のようにデータ配線を覆う
オーバコート絶縁膜を形成する必要もないため、プラズ
マＣＶＤ装置による成膜回数を少なくすることができる
し、しかも、ブロッキング膜２５とデータ配線３１との
酸化処理を同時に行なっているために、これらの酸化処
理も能率よく行なうことができるから、薄膜トランジス
タを能率よくかつ低コストに製造することができる。

【００５６】なお、上記実施例では、ブロッキング膜２
５をデータ配線３１に用いる金属と同じ金属で形成して
いるが、このブロッキング膜２５とデータ配線３１とは
別の金属で形成してもよく、例えばデータ配線３１をブ
ロッキング膜２５よりも酸化進行速度の遅い金属で形成
すれば、このデータ配線３１の膜厚をある程度薄くして
も、データ配線３１の表面を酸化させる間にブロッキン
グ膜２５をその全厚にわたって酸化させることができ
る。

【００５７】また、上記実施例は、アクティブマトリッ
クス液晶表示装置の基板上に形成する薄膜トランジスタ
を製造する例であるが、本発明は、ソ−ス電極とドレイ
ン電極との両方に配線を接続して各種電子回路を構成す
る薄膜トランジスタの製造にも適用できるもので、その
場合は、ソース電極およびドレイン電極を覆って形成し
た保護絶縁膜にソース電極とドレイン電極の一部をそれ
ぞれ露出させる２つのコンタクト孔を形成し、この保護
絶縁膜の上に前記各コンタクト孔においてソース電極お
よびドレイン電極にそれぞれつながるデータ配線を形成
するとともに、ブロッキング膜の酸化処理時に両方のデ
ータ配線の表面を酸化させればよい。

【００５８】

【発明の効果】本発明によれば、ｉ型半導体膜のチャン
ネルとなる領域を保護するブロッキング膜を金属で形成
し、ｎ型半導体膜をソース電極側とドレイン電極側とに
分離した後に、前記ブロッキング膜を酸化絶縁膜とする
ことによってソース電極とドレイン電極との間を電気的
に分離しているため、前記ブロッキング膜をゲート絶縁
膜にダメージを与えることなく形成して、ゲート電極と
ソース，ドレイン電極との間の短絡の発生を防ぎ、薄膜
トランジスタの製造歩留を向上させることができる。

【００５９】しかも、本発明によれば、上記ブロッキン
グ膜を金属で形成しているため、このブロッキング膜を
スパッタ装置によって成膜できるとともに、ソース，ド
レイン電極を覆う保護絶縁膜の上に形成したデータ配線
も酸化処理して、このデータ配線の表面に酸化絶縁膜を
生成させているため、従来の製造方法のようにデータ配
線を覆うオーバコート絶縁膜を形成する必要はないか
ら、プラズマＣＶＤ装置による成膜回数を少なくするこ
とができるし、また、前記ブロッキング膜とデータ配線
との酸化処理を同時に行なっているために、これらの酸
化処理も能率よく行なうことができるから、薄膜トラン
ジスタを能率よくかつ低コストに製造することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例による薄膜トランジスタの製
造方法を示す各工程における断面図。

【図２】従来の薄膜トランジスタの断面図。

【符号の説明】

２１…基板、２２…ゲート電極、２３…ゲート絶縁膜、
２４…ｉ型半導体膜、２５…ブロッキング膜（金属
膜）、２５ａ…酸化絶縁膜、２６…ｎ型半導体膜、２７
…ソース電極、２８…ドレイン電極、２９…画素電極、
３０…保護絶縁膜、３１…データ配線、３１ａ…酸化絶
縁膜。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基板上に、ゲート電極と、このゲート電極
   を覆うゲート絶縁膜と、このゲート絶縁膜をはさんで前
   記ゲート電極と対向するｉ型半導体膜と、このｉ型半導
   体膜のチャンネルとなる領域を覆う金属からなるブロッ
   キング膜とを形成する工程と、 前記ｉ型半導体膜の上にｎ型半導体膜を介してソース電
   極およびドレイン電極を形成するとともに、前記ｎ型半
   導体膜を前記ブロッキング膜の上においてソース電極側
   とドレイン電極側とに分離する工程と、 前記ソース電極およびドレイン電極を保護絶縁膜で覆
   い、この保護絶縁膜を前記ソース電極とドレイン電極と
   の間の部分において分離して前記ブロッキング膜を露出
   させるとともに、この保護絶縁膜に前記ソース電極とド
   レイン電極とのうち少なくとも一方の電極の一部を露出
   させるコンタクト孔を形成する工程と、 前記保護絶縁膜の上に、前記コンタクト孔において前記
   ソース電極とドレイン電極とのうち少なくとも一方の電
   極につながるデータ配線を形成する工程と、 前記ブロッキング膜と前記データ配線とを同時に酸化処
   理して、前記ブロッキング膜をその全厚にわたって酸化
   絶縁膜とするとともに、前記データ配線の表面に酸化絶
   縁膜を生成させる工程と、 からなることを特徴とする薄膜トランジスタの製造方
   法。