JP2887907B2 - アクティブマトリクス型回路基板の製造方法 - Google Patents
アクティブマトリクス型回路基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
回路基板の製造方法に関する。詳しくは、アクティブマ
トリクス型液晶表示パネルに用いる薄膜トランジスタ素
子のゲート電極とソース・ドレイン電極との間に生じ易
いリーク電流を低減して、液晶表示装置の歩留りおよび
品質・信頼性を向上させるためのアクティブマトリクス
型回路基板の製造方法に関する。
回路基板の製造方法に関する。詳しくは、アクティブマ
トリクス型液晶表示パネルに用いる薄膜トランジスタ素
子のゲート電極とソース・ドレイン電極との間に生じ易
いリーク電流を低減して、液晶表示装置の歩留りおよび
品質・信頼性を向上させるためのアクティブマトリクス
型回路基板の製造方法に関する。
【０００２】
【従来の技術】図形表示を行う液晶表示装置には単純マ
トリクス型液晶表示装置とアクティブマトリクス型液晶
表示装置が多く用いられているが、表示品質の点ではア
クティブマトリクス型液晶表示装置が優れており，とく
に、カラー表示の場合にはアクティブマトリクス型液晶
表示装置が最も有力視され既に実用化されている。
トリクス型液晶表示装置とアクティブマトリクス型液晶
表示装置が多く用いられているが、表示品質の点ではア
クティブマトリクス型液晶表示装置が優れており，とく
に、カラー表示の場合にはアクティブマトリクス型液晶
表示装置が最も有力視され既に実用化されている。
【０００３】図５はアクティブマトリクス型液晶表示パ
ネルの外観斜視図である。図中、１はアクティブマトリ
クス型回路基板で透明基板11の上に薄膜トランジスタ素
子アレイが形成され、各素子には表示画素に対応して透
明電極が配設されている。40および50は各薄膜トランジ
スタ素子のゲート電極およびドレイン電極が接続された
ゲートバスラインおよびドレインバスラインであり、そ
の上には配向膜60が設けられている。
ネルの外観斜視図である。図中、１はアクティブマトリ
クス型回路基板で透明基板11の上に薄膜トランジスタ素
子アレイが形成され、各素子には表示画素に対応して透
明電極が配設されている。40および50は各薄膜トランジ
スタ素子のゲート電極およびドレイン電極が接続された
ゲートバスラインおよびドレインバスラインであり、そ
の上には配向膜60が設けられている。
【０００４】一方、２は共通電極基板で透明基板20の上
に透明なベタ電極21と配向膜22が積層形成されている。
両基板は配向膜面を中にして狭い空間が形成されるよう
に図示してないスペーサを挟み基板の周縁部を同じく図
示してないシール材で密閉接着し、その空間に液晶３を
注入封止してアクティブマトリクス型液晶表示パネルが
構成されている。
に透明なベタ電極21と配向膜22が積層形成されている。
両基板は配向膜面を中にして狭い空間が形成されるよう
に図示してないスペーサを挟み基板の周縁部を同じく図
示してないシール材で密閉接着し、その空間に液晶３を
注入封止してアクティブマトリクス型液晶表示パネルが
構成されている。
【０００５】なお、本図は白黒表示用の場合であるが、
これにカラーフィルタを付加すればカラー液晶表示パネ
ルが構成される。図６はアクティブマトリクス型回路基
板の構成例を示す図で、前記図５で説明したアクティブ
マトリクス型回路基板１の薄膜トランジスタ素子と画素
電極の一対を模式図的に拡大して示したものである。
これにカラーフィルタを付加すればカラー液晶表示パネ
ルが構成される。図６はアクティブマトリクス型回路基
板の構成例を示す図で、前記図５で説明したアクティブ
マトリクス型回路基板１の薄膜トランジスタ素子と画素
電極の一対を模式図的に拡大して示したものである。
【０００６】図中、10’は薄膜トランジスタで、図示し
てない基板上にドレインバスライン50に接続されるドレ
イン電極14'と、たとえば, ITO(In2O3-SnO2)からなる画
素電極19に接続されるソース電極が配設され、その上に
図示してないゲート絶縁膜および動作半導体層, たとえ
ば、アモルファスシリコン膜( a -Si膜) が積層形成さ
れ、さらに, その上にゲートバスライン40から張り出し
たゲート電極12',たとえば、Ti,Ta, Al ,Cu ,Mo,Crなど
の金属薄膜配線がが配設されて薄膜トランジスタ( トッ
プ・ゲート、スタガー型)が構成されている。その動作
メカニズムは公知であるので説明は省略する。
てない基板上にドレインバスライン50に接続されるドレ
イン電極14'と、たとえば, ITO(In2O3-SnO2)からなる画
素電極19に接続されるソース電極が配設され、その上に
図示してないゲート絶縁膜および動作半導体層, たとえ
ば、アモルファスシリコン膜( a -Si膜) が積層形成さ
れ、さらに, その上にゲートバスライン40から張り出し
たゲート電極12',たとえば、Ti,Ta, Al ,Cu ,Mo,Crなど
の金属薄膜配線がが配設されて薄膜トランジスタ( トッ
プ・ゲート、スタガー型)が構成されている。その動作
メカニズムは公知であるので説明は省略する。
【０００７】図７は従来のアクティブマトリクス型回路
基板の製造方法の例を示す断面図( 前記図６のL1-L2-L4
の一点鎖線に沿う断面)で、主な製造工程を順を追って
図示説明したものである。なお、前記の諸図面で説明し
たものと同等の部分については同一符号を付してある。
基板の製造方法の例を示す断面図( 前記図６のL1-L2-L4
の一点鎖線に沿う断面)で、主な製造工程を順を追って
図示説明したものである。なお、前記の諸図面で説明し
たものと同等の部分については同一符号を付してある。
【０００８】工程(1):たとえば、ガラスなどからなる透
明な基板11の上に透明導電膜190,たとえば、ITO 膜(In2
O3-SnO2)を形成したあと、図示したごときチャネル領域
となる溝を公知のホトリソグラフィ技術により形成す
る。
明な基板11の上に透明導電膜190,たとえば、ITO 膜(In2
O3-SnO2)を形成したあと、図示したごときチャネル領域
となる溝を公知のホトリソグラフィ技術により形成す
る。
【０００９】工程(2):上記処理基板に動作半導体層15,
たとえば、アモルファスシリコン( a-Si) 膜、ゲート絶
縁層16, たとえば、 SiNX 膜、さらに, ゲート電極層12
0 を順次積層形成する。
たとえば、アモルファスシリコン( a-Si) 膜、ゲート絶
縁層16, たとえば、 SiNX 膜、さらに, ゲート電極層12
0 を順次積層形成する。
【００１０】工程(3):上記処理基板の上に素子分離を行
うためのレジストパターン４を形成したあと、たとえ
ば, CF4ガスなどを用いたRIE(リアクティブイオンエッ
チング) により素子分離を行い、ゲート電極12,ドレイ
ンバスライン50, 画素電極19などを形成する。なお、1
3' および14' は透明導電膜190で構成されたソース電極
およびドレイン電極である。
うためのレジストパターン４を形成したあと、たとえ
ば, CF4ガスなどを用いたRIE(リアクティブイオンエッ
チング) により素子分離を行い、ゲート電極12,ドレイ
ンバスライン50, 画素電極19などを形成する。なお、1
3' および14' は透明導電膜190で構成されたソース電極
およびドレイン電極である。
【００１１】工程(4):上記処理基板のレジストパターン
４を，たとえば、レジスト剥離液で処理して除去し薄膜
トランジスタ素子と画素電極の一対が構成されている。
なお、上記の図では保護層などは省略し、また，１素子
部分だけについて図示説明したが実際には２次元的に多
数の素子が同時形成されていることは言うまでもない。
４を，たとえば、レジスト剥離液で処理して除去し薄膜
トランジスタ素子と画素電極の一対が構成されている。
なお、上記の図では保護層などは省略し、また，１素子
部分だけについて図示説明したが実際には２次元的に多
数の素子が同時形成されていることは言うまでもない。
【００１２】
【発明が解決しようとする課題】しかし、上記従来の製
造方法では前記図７に示したごとくゲート電極12の露出
端部とソース電極13' およびドレイン電極14' とが極め
て近接した構造になっているので、同図のあるいは
の点線矢印に示したようなリーク電流が生じやすく、薄
膜トランジスタの絶縁破壊や表示画面の点欠陥あるいは
線欠陥といった障害が発生するという重大な問題があ
り、その解決が求められている。
造方法では前記図７に示したごとくゲート電極12の露出
端部とソース電極13' およびドレイン電極14' とが極め
て近接した構造になっているので、同図のあるいは
の点線矢印に示したようなリーク電流が生じやすく、薄
膜トランジスタの絶縁破壊や表示画面の点欠陥あるいは
線欠陥といった障害が発生するという重大な問題があ
り、その解決が求められている。
【００１３】
【課題を解決するための手段】上記の課題は、透明基板
11上に画素電極19毎に薄膜トランジスタ10が配設された
アクティブマトリクス型回路基板の製造方法において、
前記透明基板11上に透明導電膜190と酸化膜形成金属層1
34との積層膜からなるソース電極13およびドレイン電極
14および画素電極19をパターン形成し、それら電極を覆
って動作半導体層15,ゲート絶縁層16およびゲート電極
層120のうち少なくとも一層を形成したあと、エッチン
グにより前記薄膜トランジスタ10の素子分離を行い、前
記ソース電極13およびドレイン電極14の露出部と画素電
極19領域の前記酸化膜形成金属層134を陽極酸化するア
クティブマトリクス型回路基板の製造方法によって解決
することができる。また、前記薄膜トランジスタ10それ
ぞれを形成するごとくに配設された酸化膜形成金属層13
4からなるゲート電極12の表面を陽極酸化することによ
ってより効果を高めることができる。
11上に画素電極19毎に薄膜トランジスタ10が配設された
アクティブマトリクス型回路基板の製造方法において、
前記透明基板11上に透明導電膜190と酸化膜形成金属層1
34との積層膜からなるソース電極13およびドレイン電極
14および画素電極19をパターン形成し、それら電極を覆
って動作半導体層15,ゲート絶縁層16およびゲート電極
層120のうち少なくとも一層を形成したあと、エッチン
グにより前記薄膜トランジスタ10の素子分離を行い、前
記ソース電極13およびドレイン電極14の露出部と画素電
極19領域の前記酸化膜形成金属層134を陽極酸化するア
クティブマトリクス型回路基板の製造方法によって解決
することができる。また、前記薄膜トランジスタ10それ
ぞれを形成するごとくに配設された酸化膜形成金属層13
4からなるゲート電極12の表面を陽極酸化することによ
ってより効果を高めることができる。
【００１４】具体的には、前記ゲート電極12表面の陽極
酸化がゲート電極12のパターン形成に用いたレジストパ
ターン4の除去の前、または, 除去の後に行ったり、あ
るいは,前記薄膜トランジスタ10の素子分離に際して、
先ずゲート電極12のパターン形成と表面の陽極酸化を行
ったあと、該ゲート電極12をマスクとして前記ゲート絶
縁層16および動作半導体層15をエッチングしてソースお
よびドレイン電極13および14を露出させ、前記酸化膜形
成金属膜134を陽極酸化するようにして解決できる。
酸化がゲート電極12のパターン形成に用いたレジストパ
ターン4の除去の前、または, 除去の後に行ったり、あ
るいは,前記薄膜トランジスタ10の素子分離に際して、
先ずゲート電極12のパターン形成と表面の陽極酸化を行
ったあと、該ゲート電極12をマスクとして前記ゲート絶
縁層16および動作半導体層15をエッチングしてソースお
よびドレイン電極13および14を露出させ、前記酸化膜形
成金属膜134を陽極酸化するようにして解決できる。
【００１５】なお、前記陽極酸化を行う際に、ゲート電
極12の電位を正電位（ Nチャネル型薄膜トランジスタ素
子の場合）、または，負電位(Pチャネル型薄膜トランジ
スタ素子の場合）に保持しておくようにしたり、あるい
は,ソース電極13とドレイン電極14間のチャネル領域の
動作半導体層15に光を照射して前記両電極13,14 間を導
通状態にし、ドレイン電極14側から通電可能にするよう
にして陽極酸化を支障なく実施することができる。
極12の電位を正電位（ Nチャネル型薄膜トランジスタ素
子の場合）、または，負電位(Pチャネル型薄膜トランジ
スタ素子の場合）に保持しておくようにしたり、あるい
は,ソース電極13とドレイン電極14間のチャネル領域の
動作半導体層15に光を照射して前記両電極13,14 間を導
通状態にし、ドレイン電極14側から通電可能にするよう
にして陽極酸化を支障なく実施することができる。
【００１６】
【作用】本発明によれば、ゲート電極12の表面およびソ
ース，ドレイン電極13,14 の露出部分に陽極酸化膜, す
なわち、絶縁膜が形成されているので、ゲート電極12の
露出端部とソース電極13およびドレイン電極14との間
が、たとえ,非常に近接していてもリーク電流が生じる
恐れがなく歩留りおよび品質が向上するのである。
ース，ドレイン電極13,14 の露出部分に陽極酸化膜, す
なわち、絶縁膜が形成されているので、ゲート電極12の
露出端部とソース電極13およびドレイン電極14との間
が、たとえ,非常に近接していてもリーク電流が生じる
恐れがなく歩留りおよび品質が向上するのである。
【００１７】
【実施例】図１は本発明方法の一実施例を示す断面図
で、主な製造工程を順を追って図示説明したものであ
る。
で、主な製造工程を順を追って図示説明したものであ
る。
【００１８】図中、13,14 はソース, ドレイン電極、13
4は酸化膜形成金属層、12a,12b はゲート電極12の陽極
酸化部、134a,134b は酸化膜形成金属層134 の陽極酸化
部である。なお、前記の諸図面で説明したものと同等の
部分については同一符号を付し、かつ、同等部分につい
ての説明は省略する。
4は酸化膜形成金属層、12a,12b はゲート電極12の陽極
酸化部、134a,134b は酸化膜形成金属層134 の陽極酸化
部である。なお、前記の諸図面で説明したものと同等の
部分については同一符号を付し、かつ、同等部分につい
ての説明は省略する。
【００１９】工程(1):たとえば、ガラスなどからなる透
明な基板11の上に、透明導電膜190,たとえば、厚さ50ｎ
ｍのITO(In2O3-SnO2) 膜および酸化膜形成金属層134,た
とえば、よく知られた陽極酸化膜形成金属である厚さ10
0 ｎｍ程度のタンタル(Ta)膜をスパッタ法で生成したあ
と、図示したごときチャネル領域となる溝を公知のホト
リソグラフィ技術により形成する。
明な基板11の上に、透明導電膜190,たとえば、厚さ50ｎ
ｍのITO(In2O3-SnO2) 膜および酸化膜形成金属層134,た
とえば、よく知られた陽極酸化膜形成金属である厚さ10
0 ｎｍ程度のタンタル(Ta)膜をスパッタ法で生成したあ
と、図示したごときチャネル領域となる溝を公知のホト
リソグラフィ技術により形成する。
【００２０】工程(2):上記処理基板に動作半導体層15,
たとえば、厚さ30ｎｍのa-Si膜とゲート絶縁層16, たと
えば、厚さ300 ｎｍの SiNX 膜をプラズマCVD 法で連続
成膜し、さらに,ゲート電極層120 として, たとえば、
厚さ600ｎｍのAl膜をスパッタ法などで順次積層形成す
る。
たとえば、厚さ30ｎｍのa-Si膜とゲート絶縁層16, たと
えば、厚さ300 ｎｍの SiNX 膜をプラズマCVD 法で連続
成膜し、さらに,ゲート電極層120 として, たとえば、
厚さ600ｎｍのAl膜をスパッタ法などで順次積層形成す
る。
【００２１】工程(3):上記処理基板の上に素子分離を行
うためのレジストパターン４を形成したあと、ゲート電
極層120 であるAl膜を, たとえば、燐酸, 硝酸, 酢酸の
混合水溶液で化学エッチングし、ゲート絶縁層16である
SiNX 膜と動作半導体層15であるa-Si膜をCF4 とO2の混
合ガス中でドライエッチングして素子分離を行い、ゲー
ト電極12,図示してないゲートバスライン,ドレインバス
ライン50などを形成する。
うためのレジストパターン４を形成したあと、ゲート電
極層120 であるAl膜を, たとえば、燐酸, 硝酸, 酢酸の
混合水溶液で化学エッチングし、ゲート絶縁層16である
SiNX 膜と動作半導体層15であるa-Si膜をCF4 とO2の混
合ガス中でドライエッチングして素子分離を行い、ゲー
ト電極12,図示してないゲートバスライン,ドレインバス
ライン50などを形成する。
【００２２】工程(4):上記処理基板のゲートバスライン
のAl配線層とドレインバスライン50のTa配線層を陽極と
して、たとえば、燐酸(H3PO4) 系の公知の電解溶液の中
で陽極酸化を行い、露出部分のTa膜を全て酸化膜とす
る。この時、ゲート電極12, たとえば、Al膜の電解溶液
中に露出した端面部分も陽極酸化されて陽極酸化部12a,
12b となる。また、ソース電極13の延長領域の酸化膜形
成金属層134 は全て陽極酸化されて透明な陽極酸化部13
4aとなり、その下層である透明導電膜と共に画素電極19
を構成する。
のAl配線層とドレインバスライン50のTa配線層を陽極と
して、たとえば、燐酸(H3PO4) 系の公知の電解溶液の中
で陽極酸化を行い、露出部分のTa膜を全て酸化膜とす
る。この時、ゲート電極12, たとえば、Al膜の電解溶液
中に露出した端面部分も陽極酸化されて陽極酸化部12a,
12b となる。また、ソース電極13の延長領域の酸化膜形
成金属層134 は全て陽極酸化されて透明な陽極酸化部13
4aとなり、その下層である透明導電膜と共に画素電極19
を構成する。
【００２３】工程(5):上記処理基板のレジストパターン
４を，たとえば、レジスト剥離液で処理して除去すれ
ば、本発明方法によるアクティブマトリクス型回路基板
が作製される。
４を，たとえば、レジスト剥離液で処理して除去すれ
ば、本発明方法によるアクティブマトリクス型回路基板
が作製される。
【００２４】なお、上記の図では保護層などは省略し、
また，１素子部分だけについて図示説明したが実際には
２次元的に多数の素子が同時形成されていることは言う
までもない。これにより、ゲート電極12の表面( この場
合端面部)およびソース，ドレイン電極13,14 の露出部
分は全て陽極酸化膜, すなわち、絶縁膜で被覆されてい
るので、ゲート電極12の露出端部とソース電極13および
ドレイン電極14との間が、たとえ非常に近接していても
リーク電流が生じる恐れがなく歩留りおよび品質が大巾
に向上するのである。
また，１素子部分だけについて図示説明したが実際には
２次元的に多数の素子が同時形成されていることは言う
までもない。これにより、ゲート電極12の表面( この場
合端面部)およびソース，ドレイン電極13,14 の露出部
分は全て陽極酸化膜, すなわち、絶縁膜で被覆されてい
るので、ゲート電極12の露出端部とソース電極13および
ドレイン電極14との間が、たとえ非常に近接していても
リーク電流が生じる恐れがなく歩留りおよび品質が大巾
に向上するのである。
【００２５】また、透明導電膜190 の上に酸化膜形成金
属層134,たとえば、TaやMo/Ta 合金膜などを積層してあ
り、ドレインバスライン50上の大部分にそれら金属膜を
残すことができるのでバスラインの配線抵抗が低減され
る。さらに、図１に示したようにドレインバスライン50
の大部分の上にゲートバスライン40と同様により抵抗値
の低い金属Al膜を残すようなプロセス構成にすれば、一
層大巾な,たとえば、50% 以上のバスラインの配線抵抗
値の低減が可能となる。
属層134,たとえば、TaやMo/Ta 合金膜などを積層してあ
り、ドレインバスライン50上の大部分にそれら金属膜を
残すことができるのでバスラインの配線抵抗が低減され
る。さらに、図１に示したようにドレインバスライン50
の大部分の上にゲートバスライン40と同様により抵抗値
の低い金属Al膜を残すようなプロセス構成にすれば、一
層大巾な,たとえば、50% 以上のバスラインの配線抵抗
値の低減が可能となる。
【００２６】図２は本発明方法の他の実施例を示す断面
図で、主な製造工程を順を追って図示説明したものであ
る。なお、ドレインバスライン50の部分については図示
を省略してある。
図で、主な製造工程を順を追って図示説明したものであ
る。なお、ドレインバスライン50の部分については図示
を省略してある。
【００２７】工程(1) および(2) は図示してないが、前
記図１で説明した方法に準じて処理する。たゞし、ゲー
ト電極層120 の厚さを800 μｍ程度と前記実施例の場合
よりも厚く形成しておく。図示した工程(3) も前記図１
で説明したものと同様である。
記図１で説明した方法に準じて処理する。たゞし、ゲー
ト電極層120 の厚さを800 μｍ程度と前記実施例の場合
よりも厚く形成しておく。図示した工程(3) も前記図１
で説明したものと同様である。
【００２８】本実施例の要点は工程(4) と工程(5) であ
り、前記一実施例と異なりレジストパターン4 を除去し
たあとで陽極酸化を行っていることである。したがっ
て、工程(5) に図示したごとくゲート電極12の端面部だ
けでなく、その表面主面にもゲート電極12の陽極酸化部
12c,たとえば、酸化アルミニウム(Al2O3) が形成される
ので、ゲート電極とソース, ドレイン電極間の絶縁の信
頼性が一層向上する。なお、ゲート電極膜120 の厚さを
予め厚くしてあるので陽極酸化を行ったあともバスライ
ンの配線抵抗は低く抑えることができる。
り、前記一実施例と異なりレジストパターン4 を除去し
たあとで陽極酸化を行っていることである。したがっ
て、工程(5) に図示したごとくゲート電極12の端面部だ
けでなく、その表面主面にもゲート電極12の陽極酸化部
12c,たとえば、酸化アルミニウム(Al2O3) が形成される
ので、ゲート電極とソース, ドレイン電極間の絶縁の信
頼性が一層向上する。なお、ゲート電極膜120 の厚さを
予め厚くしてあるので陽極酸化を行ったあともバスライ
ンの配線抵抗は低く抑えることができる。
【００２９】図３は本発明方法のさらに他の実施例を示
す断面図で、主な製造工程を順を追って図示説明したも
のである。なお、ドレインバスライン50の部分について
は図示を省略してある。
す断面図で、主な製造工程を順を追って図示説明したも
のである。なお、ドレインバスライン50の部分について
は図示を省略してある。
【００３０】工程(1):図１に示した前記一実施例の工程
(2) までとほゞ同様のプロセスにより処理する。たゞ
し、ゲート電極層120 の厚さを800 μｍ程度と前記一実
施例の場合よりも厚く形成しておく。
(2) までとほゞ同様のプロセスにより処理する。たゞ
し、ゲート電極層120 の厚さを800 μｍ程度と前記一実
施例の場合よりも厚く形成しておく。
【００３１】工程(2):上記処理基板の各ゲート電極12を
公知のホトリソグラフィ技術を用いてパターン形成す
る。 工程(3):上記処理基板の各ゲート電極12を, たとえば、
硼酸(H3BO3) 系の公知の電解溶液の中で陽極酸化して、
端面を含む全ての表面をゲート電極12の陽極酸化部,た
とえば、酸化アルミニウム(Al2O3) で被覆する。
公知のホトリソグラフィ技術を用いてパターン形成す
る。 工程(3):上記処理基板の各ゲート電極12を, たとえば、
硼酸(H3BO3) 系の公知の電解溶液の中で陽極酸化して、
端面を含む全ての表面をゲート電極12の陽極酸化部,た
とえば、酸化アルミニウム(Al2O3) で被覆する。
【００３２】工程(4):上記処理基板の前記陽極酸化膜で
覆われた各ゲート電極12をマスクとして、ゲート絶縁層
16である SiNX 膜と動作半導体層15であるa-Si膜を, た
とえば、CF4 とO2の混合ガス中でドライエッチングして
素子分離を行い、ゲート電極12,図示してないゲートバ
スライン,ドレインバスラインなどを形成する。
覆われた各ゲート電極12をマスクとして、ゲート絶縁層
16である SiNX 膜と動作半導体層15であるa-Si膜を, た
とえば、CF4 とO2の混合ガス中でドライエッチングして
素子分離を行い、ゲート電極12,図示してないゲートバ
スライン,ドレインバスラインなどを形成する。
【００３３】工程(5):上記処理基板のドレインバスライ
ンのTa配線層を陽極として、たとえば、燐酸(H3PO4) 系
の公知の電解溶液の中で陽極酸化を行い、露出部分のTa
膜を全て酸化膜とする。この時、ソース電極13の延長領
域の酸化膜形成金属層134 は全て陽極酸化されて透明な
陽極酸化部134a, たとえば、Ta2O5となり、その下層で
ある透明導電膜と共に画素電極19を構成する。
ンのTa配線層を陽極として、たとえば、燐酸(H3PO4) 系
の公知の電解溶液の中で陽極酸化を行い、露出部分のTa
膜を全て酸化膜とする。この時、ソース電極13の延長領
域の酸化膜形成金属層134 は全て陽極酸化されて透明な
陽極酸化部134a, たとえば、Ta2O5となり、その下層で
ある透明導電膜と共に画素電極19を構成する。
【００３４】これにより、前記実施例と同様にゲート電
極12の露出部とソース電極13およびドレイン電極14との
間が、たとえ,非常に近接していてもリーク電流が生じ
る恐れがなく歩留りおよび品質が大巾に向上するのであ
る。しかも、ゲート電極12とソース, ドレイン電極13お
よび14とが, たとえば、AlとTaの如くに異なっている場
合にも、それぞれに最適の陽極酸化を行うことができる
という利点がある。
極12の露出部とソース電極13およびドレイン電極14との
間が、たとえ,非常に近接していてもリーク電流が生じ
る恐れがなく歩留りおよび品質が大巾に向上するのであ
る。しかも、ゲート電極12とソース, ドレイン電極13お
よび14とが, たとえば、AlとTaの如くに異なっている場
合にも、それぞれに最適の陽極酸化を行うことができる
という利点がある。
【００３５】図４は本発明方法における陽極酸化の例を
示す図で、具体的な結線方法などの例を図１（本図のL1
-L2-L4の一点鎖線に沿う断面図）の場合についてわかり
易く図示説明するためのものである。
示す図で、具体的な結線方法などの例を図１（本図のL1
-L2-L4の一点鎖線に沿う断面図）の場合についてわかり
易く図示説明するためのものである。
【００３６】図中、５は陽極酸化のための陰極，たとえ
ば、Pt,Ag,Taなどの非溶解性の金属板、６は主電源、７
はバイアス電源、10は薄膜トランジスタ、50' はドレイ
ンバスライン50上の大部分に残されたゲート電極膜120,
たとえば、金属Al膜でドレインバスラインの配線抵抗値
を低減させるためのものである。
ば、Pt,Ag,Taなどの非溶解性の金属板、６は主電源、７
はバイアス電源、10は薄膜トランジスタ、50' はドレイ
ンバスライン50上の大部分に残されたゲート電極膜120,
たとえば、金属Al膜でドレインバスラインの配線抵抗値
を低減させるためのものである。
【００３７】図中の２点鎖線は電解溶液を挟んで基板11
と陰極５とが対面していることを示し、主電源６の陰極
を電解用の陰極５に，陽極をゲートバスライン40のゲー
ト電極層120 およびドレインバスライン50の酸化膜形成
金属層134 に接続して所定の電圧を印加し、所要の時間
にわたって通電し陽極酸化を行う。この時、電解溶液は
容器に入れた溶液として用いてもよいし、スポンジ状の
ものにしみこませて用いてもよく、さらに、必要により
糊状にして所要個所に塗布して行ってもよく、使い易い
状態のものを適宜使用すればよい。
と陰極５とが対面していることを示し、主電源６の陰極
を電解用の陰極５に，陽極をゲートバスライン40のゲー
ト電極層120 およびドレインバスライン50の酸化膜形成
金属層134 に接続して所定の電圧を印加し、所要の時間
にわたって通電し陽極酸化を行う。この時、電解溶液は
容器に入れた溶液として用いてもよいし、スポンジ状の
ものにしみこませて用いてもよく、さらに、必要により
糊状にして所要個所に塗布して行ってもよく、使い易い
状態のものを適宜使用すればよい。
【００３８】なお、画素電極上の酸化膜形成金属層134
を陽極酸化するために、たとえば, Nチャネル型薄膜ト
ランジスタ素子の場合には、図示したごとくゲート電極
12の電位を正電位, たとえば、バイアス電源７の電圧を
＋20ｖ程度に設定して、画素部の酸化膜形成金属層134
に通電できるようにしておけばよい。一方、Pチャネル
型薄膜トランジスタ素子の場合には逆に負電位にしてお
けばよい。
を陽極酸化するために、たとえば, Nチャネル型薄膜ト
ランジスタ素子の場合には、図示したごとくゲート電極
12の電位を正電位, たとえば、バイアス電源７の電圧を
＋20ｖ程度に設定して、画素部の酸化膜形成金属層134
に通電できるようにしておけばよい。一方、Pチャネル
型薄膜トランジスタ素子の場合には逆に負電位にしてお
けばよい。
【００３９】なお、以上の実施例はいずれもゲート電極
層120 を被着したあとで素子分離を行っている例であ
る。しかし、こゝには図示してないが、ゲート電極層12
0 を被着する前に、たとえば, ドライエッチングで素子
分離を行ってしまい、そこでソース, ドレイン電極13,1
4および画素電極19上の酸化膜形成金属層134,たとえ
ば、Ta膜の露出部分を陽極酸化する。次いで、全面にゲ
ート電極層120,たとえば、Al膜を被着し、さらに, 公知
のホトリソグラフィ技術を用いてゲート電極12のパター
ン形成を行えば同様に本発明のアクティブマトリクス型
回路基板を作製することができる。
層120 を被着したあとで素子分離を行っている例であ
る。しかし、こゝには図示してないが、ゲート電極層12
0 を被着する前に、たとえば, ドライエッチングで素子
分離を行ってしまい、そこでソース, ドレイン電極13,1
4および画素電極19上の酸化膜形成金属層134,たとえ
ば、Ta膜の露出部分を陽極酸化する。次いで、全面にゲ
ート電極層120,たとえば、Al膜を被着し、さらに, 公知
のホトリソグラフィ技術を用いてゲート電極12のパター
ン形成を行えば同様に本発明のアクティブマトリクス型
回路基板を作製することができる。
【００４０】しかし、この例の場合には、画素電極19上
の酸化膜形成金属層134 を陽極酸化するための通電方法
として別途の工夫が必要になる。たとえば、各薄膜トラ
ンジスタのチャネル形成領域に光を照射してソース, ド
レイン13,14 間の動作半導体層15, たとえば、光導電性
を併せ有するa-Siを導通状態にすることによりドレイン
電極14側から通電することが可能となる。
の酸化膜形成金属層134 を陽極酸化するための通電方法
として別途の工夫が必要になる。たとえば、各薄膜トラ
ンジスタのチャネル形成領域に光を照射してソース, ド
レイン13,14 間の動作半導体層15, たとえば、光導電性
を併せ有するa-Siを導通状態にすることによりドレイン
電極14側から通電することが可能となる。
【００４１】この通電方法は, たとえば、透明基板11の
裏面側から光照射することによりその他の実施例の場合
にも適用できることは言うまでもない。上記の諸実施例
は例を示したもので本発明の趣旨に添うものである限
り、各部に使用する材料やプロセス条件などは適宜他の
ものを選択使用してよいことは言うまでもない。
裏面側から光照射することによりその他の実施例の場合
にも適用できることは言うまでもない。上記の諸実施例
は例を示したもので本発明の趣旨に添うものである限
り、各部に使用する材料やプロセス条件などは適宜他の
ものを選択使用してよいことは言うまでもない。
【００４２】
【発明の効果】以上説明したように、本発明によればゲ
ート電極12の表面およびソース，ドレイン電極13,14 の
露出部分に陽極酸化膜, すなわち、絶縁膜が形成されて
いるので、ゲート電極12の露出部とソース電極13および
ドレイン電極14との間が、たとえ，非常に近接していて
もリーク電流が生じる恐れがなくアクティブマトリクス
型液晶表示装置の歩留り，品質および信頼性の向上に寄
与するところが極めて大きい。
ート電極12の表面およびソース，ドレイン電極13,14 の
露出部分に陽極酸化膜, すなわち、絶縁膜が形成されて
いるので、ゲート電極12の露出部とソース電極13および
ドレイン電極14との間が、たとえ，非常に近接していて
もリーク電流が生じる恐れがなくアクティブマトリクス
型液晶表示装置の歩留り，品質および信頼性の向上に寄
与するところが極めて大きい。
【図面の簡単な説明】
【図１】本発明方法の一実施例を示す断面図である。
【図２】本発明方法の他の実施例を示す断面図である。
【図３】本発明方法のさらに他の実施例を示す断面図で
ある。
ある。
【図４】本発明方法における陽極酸化の例を示す図であ
る。
る。
【図５】アクティブマトリクス型液晶表示パネルの外観
斜視図である。
斜視図である。
【図６】アクティブマトリクス型回路基板の構成例を示
す図である。
す図である。
【図７】従来のアクティブマトリクス型回路基板の製造
方法の例を示す断面図である。
方法の例を示す断面図である。
１はアクティブマトリクス型回路基板、２は共通電極基
板、３は液晶、４はレジストパターン、５は陰極、６は
主電源、７はバイアス電源、１０は薄膜トランジスタ、
１１は基板、１２はゲート電極、１３はソース電極、１
４はドレイン電極、１５は動作半導体層、１６はゲート
絶縁層、１９は画素電極、１２０はゲート電極層、１３
４は酸化膜形成金属層、１９０は透明導電膜、
板、３は液晶、４はレジストパターン、５は陰極、６は
主電源、７はバイアス電源、１０は薄膜トランジスタ、
１１は基板、１２はゲート電極、１３はソース電極、１
４はドレイン電極、１５は動作半導体層、１６はゲート
絶縁層、１９は画素電極、１２０はゲート電極層、１３
４は酸化膜形成金属層、１９０は透明導電膜、
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 勉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (6)
- 【請求項１】 透明基板(11)上に画素電極(19)毎に薄膜
トランジスタ(10)が配設されたアクティブマトリクス型
回路基板の製造方法において、前記透明基板(11)上に透
明導電膜(190) と酸化膜形成金属層(134) との積層膜か
らなるソース電極(13)およびドレイン電極(14)および画
素電極(19)をパターン形成し、それら電極を覆って動作
半導体層(15),ゲート絶縁層(16)およびゲート電極層(12
0) のうち少なくとも一層を形成したあと、エッチング
により前記薄膜トランジスタ(10)の素子分離を行い、前
記ソース電極(13)およびドレイン電極(14)の露出部と画
素電極(19)領域の前記酸化膜形成金属層(134) を陽極酸
化することを特徴としたアクティブマトリクス型回路基
板の製造方法。 - 【請求項２】 前記薄膜トランジスタ(10)それぞれを形
成するごとくに配設された酸化膜形成金属層(134) から
なるゲート電極(12)の表面を陽極酸化することを特徴と
した請求項１記載のアクティブマトリクス型回路基板の
製造方法。 - 【請求項３】 前記ゲート電極(12)表面の陽極酸化がゲ
ート電極(12)のパターン形成に用いたレジストパターン
(4) の除去の前、または, 除去の後に行われることを特
徴とした請求項１または２記載のアクティブマトリクス
型回路基板の製造方法。 - 【請求項４】 前記薄膜トランジスタ(10)の素子分離に
際して、先ずゲート電極(12)のパターン形成と表面の陽
極酸化を行ったあと、該ゲート電極(12)をマスクとして
前記ゲート絶縁層(16)および動作半導体層(15)をエッチ
ングしてソースおよびドレイン電極(13 および14) を露
出させ、前記酸化膜形成金属膜(134) を陽極酸化するこ
とを特徴とした請求項１または２記載のアクティブマト
リクス型回路基板の製造方法。 - 【請求項５】 前記陽極酸化を行う際に、ゲート電極(1
2)の電位を正電位（Nチャネル型薄膜トランジスタ素子
の場合）、または，負電位(Pチャネル型薄膜トランジス
タ素子の場合）に保持しておくことを特徴とした請求項
１〜４記載のアクティブマトリクス型回路基板の製造方
法。 - 【請求項６】 前記陽極酸化を行う際に、ソース電極(1
3)とドレイン電極(14)間のチャネル領域の動作半導体層
(15)に光を照射して前記両電極13,14 間を導通状態に
し、ドレイン電極(14)側から通電可能にすることを特徴
とした請求項１〜４記載のアクティブマトリクス型回路
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP44191A JP2887907B2 (ja) | 1991-01-08 | 1991-01-08 | アクティブマトリクス型回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP44191A JP2887907B2 (ja) | 1991-01-08 | 1991-01-08 | アクティブマトリクス型回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242726A JPH04242726A (ja) | 1992-08-31 |
| JP2887907B2 true JP2887907B2 (ja) | 1999-05-10 |
Family
ID=11473895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP44191A Expired - Lifetime JP2887907B2 (ja) | 1991-01-08 | 1991-01-08 | アクティブマトリクス型回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2887907B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3701832B2 (ja) | 2000-02-04 | 2005-10-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法 |
| CN111584523B (zh) * | 2020-05-25 | 2023-09-12 | 成都京东方显示科技有限公司 | 阵列基板、显示面板以及阵列基板的制作方法 |
-
1991
- 1991-01-08 JP JP44191A patent/JP2887907B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04242726A (ja) | 1992-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990119 |