JPH04242726A - アクティブマトリクス型回路基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
回路基板の製造方法に関する。詳しくは、アクティブマ
トリクス型液晶表示パネルに用いる薄膜トランジスタ素
子のゲート電極とソース・ドレイン電極との間に生じ易
いリーク電流を低減して、液晶表示装置の歩留りおよび
品質・信頼性を向上させるためのアクティブマトリクス
型回路基板の製造方法に関する。

【０００２】

【従来の技術】図形表示を行う液晶表示装置には単純マ
トリクス型液晶表示装置とアクティブマトリクス型液晶
表示装置が多く用いられているが、表示品質の点ではア
クティブマトリクス型液晶表示装置が優れており，とく
に、カラー表示の場合にはアクティブマトリクス型液晶
表示装置が最も有力視され既に実用化されている。

【０００３】図５はアクティブマトリクス型液晶表示パ
ネルの外観斜視図である。図中、１はアクティブマトリ
クス型回路基板で透明基板１１の上に薄膜トランジスタ
素子アレイが形成され、各素子には表示画素に対応して
透明電極が配設されている。４０および５０は各薄膜ト
ランジスタ素子のゲート電極およびドレイン電極が接続
されたゲートバスラインおよびドレインバスラインであ
り、その上には配向膜６０が設けられている。

【０００４】一方、２は共通電極基板で透明基板２０の
上に透明なベタ電極２１と配向膜２２が積層形成されて
いる。 両基板は配向膜面を中にして狭い空間が形成されるよう
に図示してないスペーサを挟み基板の周縁部を同じく図
示してないシール材で密閉接着し、その空間に液晶３を
注入封止してアクティブマトリクス型液晶表示パネルが
構成されている。

【０００５】なお、本図は白黒表示用の場合であるが、
これにカラーフィルタを付加すればカラー液晶表示パネ
ルが構成される。図６はアクティブマトリクス型回路基
板の構成例を示す図で、前記図５で説明したアクティブ
マトリクス型回路基板１の薄膜トランジスタ素子と画素
電極の一対を模式図的に拡大して示したものである。

【０００６】図中、１０’は薄膜トランジスタで、図示
してない基板上にドレインバスライン５０に接続される
ドレイン電極１４’と、たとえば，　ＩＴＯ（Ｉｎ２Ｏ
３−ＳｎＯ２）からなる画素電極１９に接続されるソー
ス電極が配設され、その上に図示してないゲート絶縁膜
および動作半導体層，　たとえば、アモルファスシリコ
ン膜（　ａ　−Ｓｉ膜）　が積層形成され、さらに，　
その上にゲートバスライン４０から張り出したゲート電
極１２’，たとえば、Ｔｉ，Ｔａ，　Ａｌ　，Ｃｕ　，
Ｍｏ，Ｃｒなどの金属薄膜配線がが配設されて薄膜トラ
ンジスタ（　トップ・ゲート、スタガー型）が構成され
ている。その動作メカニズムは公知であるので説明は省
略する。

【０００７】図７は従来のアクティブマトリクス型回路
基板の製造方法の例を示す断面図（　前記図６のＬ１−
Ｌ２−Ｌ４の一点鎖線に沿う断面）で、主な製造工程を
順を追って図示説明したものである。なお、前記の諸図
面で説明したものと同等の部分については同一符号を付
してある。

【０００８】工程（１）：たとえば、ガラスなどからな
る透明な基板１１の上に透明導電膜１９０，たとえば、
ＩＴＯ　膜（Ｉｎ２Ｏ３−ＳｎＯ２）を形成したあと、
図示したごときチャネル領域となる溝を公知のホトリソ
グラフィ技術により形成する。

【０００９】工程（２）：上記処理基板に動作半導体層
１５，　たとえば、アモルファスシリコン（　ａ−Ｓｉ
）　膜、ゲート絶縁層１６，　たとえば、　ＳｉＮＸ　
膜、さらに，　ゲート電極層１２０　を順次積層形成す
る。

【００１０】工程（３）：上記処理基板の上に素子分離
を行うためのレジストパターン４を形成したあと、たと
えば，　　ＣＦ４ガスなどを用いたＲＩＥ（リアクティ
ブイオンエッチング）　により素子分離を行い、ゲート
電極１２，ドレインバスライン５０，　画素電極１９な
どを形成する。なお、１３’　および１４’　は透明導
電膜１９０で構成されたソース電極およびドレイン電極
である。

【００１１】工程（４）：上記処理基板のレジストパタ
ーン４を，たとえば、レジスト剥離液で処理して除去し
薄膜トランジスタ素子と画素電極の一対が構成されてい
る。 なお、上記の図では保護層などは省略し、また，１素子
部分だけについて図示説明したが実際には２次元的に多
数の素子が同時形成されていることは言うまでもない。

【００１２】

【発明が解決しようとする課題】しかし、上記従来の製
造方法では前記図７に示したごとくゲート電極１２の露
出端部とソース電極１３’　およびドレイン電極１４’
　とが極めて近接した構造になっているので、同図の■
あるいは■の点線矢印に示したようなリーク電流が生じ
やすく、薄膜トランジスタの絶縁破壊や表示画面の点欠
陥あるいは線欠陥といった障害が発生するという重大な
問題があり、その解決が求められている。

【００１３】

【課題を解決するための手段】上記の課題は、透明基板
１１上に画素電極１９毎に薄膜トランジスタ１０が配設
されたアクティブマトリクス型回路基板の製造方法にお
いて、前記透明基板１１上に透明導電膜１９０と酸化膜
形成金属層１３４との積層膜からなるソース電極１３お
よびドレイン電極１４および画素電極１９をパターン形
成し、それら電極を覆って動作半導体層１５，ゲート絶
縁層１６およびゲート電極層１２０のうち少なくとも一
層を形成したあと、エッチングにより前記薄膜トランジ
スタ１０の素子分離を行い、前記ソース電極１３および
ドレイン電極１４の露出部と画素電極１９領域の前記酸
化膜形成金属層１３４を陽極酸化するアクティブマトリ
クス型回路基板の製造方法によって解決することができ
る。また、前記薄膜トランジスタ１０それぞれを形成す
るごとくに配設された酸化膜形成金属層１３４からなる
ゲート電極１２の表面を陽極酸化することによってより
効果を高めることができる。

【００１４】具体的には、前記ゲート電極１２表面の陽
極酸化がゲート電極１２のパターン形成に用いたレジス
トパターン４の除去の前、または，　除去の後に行った
り、あるいは，前記薄膜トランジスタ１０の素子分離に
際して、先ずゲート電極１２のパターン形成と表面の陽
極酸化を行ったあと、該ゲート電極１２をマスクとして
前記ゲート絶縁層１６および動作半導体層１５をエッチ
ングしてソースおよびドレイン電極１３および１４を露
出させ、前記酸化膜形成金属膜１３４を陽極酸化するよ
うにして解決できる。

【００１５】なお、前記陽極酸化を行う際に、ゲート電
極１２の電位を正電位（　Ｎチャネル型薄膜トランジス
タ素子の場合）、または，負電位（Ｐチャネル型薄膜ト
ランジスタ素子の場合）に保持しておくようにしたり、
あるいは，ソース電極１３とドレイン電極１４間のチャ
ネル領域の動作半導体層１５に光を照射して前記両電極
１３，１４　間を導通状態にし、ドレイン電極１４側か
ら通電可能にするようにして陽極酸化を支障なく実施す
ることができる。

【００１６】

【作用】本発明によれば、ゲート電極１２の表面および
ソース，ドレイン電極１３，１４　の露出部分に陽極酸
化膜，　すなわち、絶縁膜が形成されているので、ゲー
ト電極１２の露出端部とソース電極１３およびドレイン
電極１４との間が、たとえ，非常に近接していてもリー
ク電流が生じる恐れがなく歩留りおよび品質が向上する
のである。

【００１７】

【実施例】図１は本発明方法の一実施例を示す断面図で
、主な製造工程を順を追って図示説明したものである。

【００１８】図中、１３，１４　はソース，　ドレイン
電極、１３４は酸化膜形成金属層、１２ａ，１２ｂ　は
ゲート電極１２の陽極酸化部、１３４ａ，１３４ｂ　は
酸化膜形成金属層１３４　の陽極酸化部である。なお、
前記の諸図面で説明したものと同等の部分については同
一符号を付し、かつ、同等部分についての説明は省略す
る。

【００１９】工程（１）：たとえば、ガラスなどからな
る透明な基板１１の上に、透明導電膜１９０，たとえば
、厚さ５０ｎｍのＩＴＯ（Ｉｎ２Ｏ３−ＳｎＯ２）　膜
および酸化膜形成金属層１３４，たとえば、よく知られ
た陽極酸化膜形成金属である厚さ１００　ｎｍ程度のタ
ンタル（Ｔａ）膜をスパッタ法で生成したあと、図示し
たごときチャネル領域となる溝を公知のホトリソグラフ
ィ技術により形成する。

【００２０】工程（２）：上記処理基板に動作半導体層
１５，　たとえば、厚さ３０ｎｍのａ−Ｓｉ膜とゲート
絶縁層１６，　たとえば、厚さ３００　ｎｍの　ＳｉＮ
Ｘ　膜をプラズマＣＶＤ　法で連続成膜し、さらに，ゲ
ート電極層１２０　として，　たとえば、厚さ６００ｎ
ｍのＡｌ膜をスパッタ法などで順次積層形成する。

【００２１】工程（３）：上記処理基板の上に素子分離
を行うためのレジストパターン４を形成したあと、ゲー
ト電極層１２０　であるＡｌ膜を，　たとえば、燐酸，
　硝酸，　酢酸の混合水溶液で化学エッチングし、ゲー
ト絶縁層１６である　ＳｉＮＸ　膜と動作半導体層１５
であるａ−Ｓｉ膜をＣＦ４　とＯ２の混合ガス中でドラ
イエッチングして素子分離を行い、ゲート電極１２，図
示してないゲートバスライン，ドレインバスライン５０
などを形成する。

【００２２】工程（４）：上記処理基板のゲートバスラ
インのＡｌ配線層とドレインバスライン５０のＴａ配線
層を陽極として、たとえば、燐酸（Ｈ３ＰＯ４）　系の
公知の電解溶液の中で陽極酸化を行い、露出部分のＴａ
膜を全て酸化膜とする。この時、ゲート電極１２，　た
とえば、Ａｌ膜の電解溶液中に露出した端面部分も陽極
酸化されて陽極酸化部１２ａ，１２ｂ　となる。また、
ソース電極１３の延長領域の酸化膜形成金属層１３４　
は全て陽極酸化されて透明な陽極酸化部１３４ａとなり
、その下層である透明導電膜と共に画素電極１９を構成
する。

【００２３】工程（５）：上記処理基板のレジストパタ
ーン４を，たとえば、レジスト剥離液で処理して除去す
れば、本発明方法によるアクティブマトリクス型回路基
板が作製される。

【００２４】なお、上記の図では保護層などは省略し、
また，１素子部分だけについて図示説明したが実際には
２次元的に多数の素子が同時形成されていることは言う
までもない。これにより、ゲート電極１２の表面（　こ
の場合端面部）およびソース，ドレイン電極１３，１４
　の露出部分は全て陽極酸化膜，　すなわち、絶縁膜で
被覆されているので、ゲート電極１２の露出端部とソー
ス電極１３およびドレイン電極１４との間が、たとえ非
常に近接していてもリーク電流が生じる恐れがなく歩留
りおよび品質が大巾に向上するのである。

【００２５】また、透明導電膜１９０　の上に酸化膜形
成金属層１３４，たとえば、ＴａやＭｏ／Ｔａ　合金膜
などを積層してあり、ドレインバスライン５０上の大部
分にそれら金属膜を残すことができるのでバスラインの
配線抵抗が低減される。さらに、図１に示したようにド
レインバスライン５０の大部分の上にゲートバスライン
４０と同様により抵抗値の低い金属Ａｌ膜を残すような
プロセス構成にすれば、一層大巾な，たとえば、５０％
　以上のバスラインの配線抵抗値の低減が可能となる。

【００２６】図２は本発明方法の他の実施例を示す断面
図で、主な製造工程を順を追って図示説明したものであ
る。なお、ドレインバスライン５０の部分については図
示を省略してある。

【００２７】工程（１）　および（２）　は図示してな
いが、前記図１で説明した方法に準じて処理する。たゞ
し、ゲート電極層１２０　の厚さを８００　μｍ程度と
前記実施例の場合よりも厚く形成しておく。図示した工
程（３）　も前記図１で説明したものと同様である。

【００２８】本実施例の要点は工程（４）　と工程（５
）　であり、前記一実施例と異なりレジストパターン４
　を除去したあとで陽極酸化を行っていることである。 したがって、工程（５）　に図示したごとくゲート電極
１２の端面部だけでなく、その表面主面にもゲート電極
１２の陽極酸化部１２ｃ，たとえば、酸化アルミニウム
（Ａｌ２Ｏ３）　が形成されるので、ゲート電極とソー
ス，　ドレイン電極間の絶縁の信頼性が一層向上する。 なお、ゲート電極膜１２０　の厚さを予め厚くしてある
ので陽極酸化を行ったあともバスラインの配線抵抗は低
く抑えることができる。

【００２９】図３は本発明方法のさらに他の実施例を示
す断面図で、主な製造工程を順を追って図示説明したも
のである。なお、ドレインバスライン５０の部分につい
ては図示を省略してある。

【００３０】工程（１）：図１に示した前記一実施例の
工程（２）　までとほゞ同様のプロセスにより処理する
。たゞし、ゲート電極層１２０　の厚さを８００　μｍ
程度と前記一実施例の場合よりも厚く形成しておく。

【００３１】工程（２）：上記処理基板の各ゲート電極
１２を公知のホトリソグラフィ技術を用いてパターン形
成する。 工程（３）：上記処理基板の各ゲート電極１２を，　た
とえば、硼酸（Ｈ３ＢＯ３）　系の公知の電解溶液の中
で陽極酸化して、端面を含む全ての表面をゲート電極１
２の陽極酸化部，たとえば、酸化アルミニウム（Ａｌ２
Ｏ３）　で被覆する。

【００３２】工程（４）：上記処理基板の前記陽極酸化
膜で覆われた各ゲート電極１２をマスクとして、ゲート
絶縁層１６である　ＳｉＮＸ　膜と動作半導体層１５で
あるａ−Ｓｉ膜を，　たとえば、ＣＦ４　とＯ２の混合
ガス中でドライエッチングして素子分離を行い、ゲート
電極１２，図示してないゲートバスライン，ドレインバ
スラインなどを形成する。

【００３３】工程（５）：上記処理基板のドレインバス
ラインのＴａ配線層を陽極として、たとえば、燐酸（Ｈ
３ＰＯ４）　系の公知の電解溶液の中で陽極酸化を行い
、露出部分のＴａ膜を全て酸化膜とする。この時、ソー
ス電極１３の延長領域の酸化膜形成金属層１３４　は全
て陽極酸化されて透明な陽極酸化部１３４ａ，　たとえ
ば、Ｔａ２Ｏ５となり、その下層である透明導電膜と共
に画素電極１９を構成する。

【００３４】これにより、前記実施例と同様にゲート電
極１２の露出部とソース電極１３およびドレイン電極１
４との間が、たとえ，非常に近接していてもリーク電流
が生じる恐れがなく歩留りおよび品質が大巾に向上する
のである。しかも、ゲート電極１２とソース，　ドレイ
ン電極１３および１４とが，　たとえば、ＡｌとＴａの
如くに異なっている場合にも、それぞれに最適の陽極酸
化を行うことができるという利点がある。

【００３５】図４は本発明方法における陽極酸化の例を
示す図で、具体的な結線方法などの例を図１（本図のＬ
１−Ｌ２−Ｌ４の一点鎖線に沿う断面図）の場合につい
てわかり易く図示説明するためのものである。

【００３６】図中、５は陽極酸化のための陰極，たとえ
ば、Ｐｔ，Ａｇ，Ｔａなどの非溶解性の金属板、６は主
電源、７はバイアス電源、１０は薄膜トランジスタ、５
０’　はドレインバスライン５０上の大部分に残された
ゲート電極膜１２０，たとえば、金属Ａｌ膜でドレイン
バスラインの配線抵抗値を低減させるためのものである
。

【００３７】図中の２点鎖線は電解溶液を挟んで基板１
１と陰極５とが対面していることを示し、主電源６の陰
極を電解用の陰極５に，陽極をゲートバスライン４０の
ゲート電極層１２０　およびドレインバスライン５０の
酸化膜形成金属層１３４　に接続して所定の電圧を印加
し、所要の時間にわたって通電し陽極酸化を行う。この
時、電解溶液は容器に入れた溶液として用いてもよいし
、スポンジ状のものにしみこませて用いてもよく、さら
に、必要により糊状にして所要個所に塗布して行っても
よく、使い易い状態のものを適宜使用すればよい。

【００３８】なお、画素電極上の酸化膜形成金属層１３
４　を陽極酸化するために、たとえば，　Ｎチャネル型
薄膜トランジスタ素子の場合には、図示したごとくゲー
ト電極１２の電位を正電位，　たとえば、バイアス電源
７の電圧を＋２０ｖ程度に設定して、画素部の酸化膜形
成金属層１３４　に通電できるようにしておけばよい。 一方、Ｐチャネル型薄膜トランジスタ素子の場合には逆
に負電位にしておけばよい。

【００３９】なお、以上の実施例はいずれもゲート電極
層１２０　を被着したあとで素子分離を行っている例で
ある。しかし、こゝには図示してないが、ゲート電極層
１２０　を被着する前に、たとえば，　ドライエッチン
グで素子分離を行ってしまい、そこでソース，　ドレイ
ン電極１３，１４および画素電極１９上の酸化膜形成金
属層１３４，たとえば、Ｔａ膜の露出部分を陽極酸化す
る。次いで、全面にゲート電極層１２０，たとえば、Ａ
ｌ膜を被着し、さらに，　公知のホトリソグラフィ技術
を用いてゲート電極１２のパターン形成を行えば同様に
本発明のアクティブマトリクス型回路基板を作製するこ
とができる。

【００４０】しかし、この例の場合には、画素電極１９
上の酸化膜形成金属層１３４　を陽極酸化するための通
電方法として別途の工夫が必要になる。たとえば、各薄
膜トランジスタのチャネル形成領域に光を照射してソー
ス，　ドレイン１３，１４　間の動作半導体層１５，　
たとえば、光導電性を併せ有するａ−Ｓｉを導通状態に
することによりドレイン電極１４側から通電することが
可能となる。

【００４１】この通電方法は，　たとえば、透明基板１
１の裏面側から光照射することによりその他の実施例の
場合にも適用できることは言うまでもない。上記の諸実
施例は例を示したもので本発明の趣旨に添うものである
限り、各部に使用する材料やプロセス条件などは適宜他
のものを選択使用してよいことは言うまでもない。

【００４２】

【発明の効果】以上説明したように、本発明によればゲ
ート電極１２の表面およびソース，ドレイン電極１３，
１４　の露出部分に陽極酸化膜，　すなわち、絶縁膜が
形成されているので、ゲート電極１２の露出部とソース
電極１３およびドレイン電極１４との間が、たとえ，非
常に近接していてもリーク電流が生じる恐れがなくアク
ティブマトリクス型液晶表示装置の歩留り，品質および
信頼性の向上に寄与するところが極めて大きい。

【図面の簡単な説明】

【図１】本発明方法の一実施例を示す断面図である。

【図２】本発明方法の他の実施例を示す断面図である。

【図３】本発明方法のさらに他の実施例を示す断面図で
ある。

【図４】本発明方法における陽極酸化の例を示す図であ
る。

【図５】アクティブマトリクス型液晶表示パネルの外観
斜視図である。

【図６】アクティブマトリクス型回路基板の構成例を示
す図である。

【図７】従来のアクティブマトリクス型回路基板の製造
方法の例を示す断面図である。

【符号の説明】

Claims (6)

【特許請求の範囲】
1. 【請求項１】　　透明基板（１１）上に画素電極（１９
   ）毎に薄膜トランジスタ（１０）が配設されたアクティ
   ブマトリクス型回路基板の製造方法において、前記透明
   基板（１１）上に透明導電膜（１９０）　と酸化膜形成
   金属層（１３４）　との積層膜からなるソース電極（１
   ３）およびドレイン電極（１４）および画素電極（１９
   ）をパターン形成し、それら電極を覆って動作半導体層
   （１５），ゲート絶縁層（１６）およびゲート電極層（
   １２０）　のうち少なくとも一層を形成したあと、エッ
   チングにより前記薄膜トランジスタ（１０）の素子分離
   を行い、前記ソース電極（１３）およびドレイン電極（
   １４）の露出部と画素電極（１９）領域の前記酸化膜形
   成金属層（１３４）　を陽極酸化することを特徴とした
   アクティブマトリクス型回路基板の製造方法。
2. 【請求項２】　　前記薄膜トランジスタ（１０）それぞ
   れを形成するごとくに配設された酸化膜形成金属層（１
   ３４）　からなるゲート電極（１２）の表面を陽極酸化
   することを特徴とした請求項１記載のアクティブマトリ
   クス型回路基板の製造方法。
3. 【請求項３】　　前記ゲート電極（１２）表面の陽極酸
   化がゲート電極（１２）のパターン形成に用いたレジス
   トパターン（４）　の除去の前、または，　除去の後に
   行われることを特徴とした請求項１または２記載のアク
   ティブマトリクス型回路基板の製造方法。
4. 【請求項４】　　前記薄膜トランジスタ（１０）の素子
   分離に際して、先ずゲート電極（１２）のパターン形成
   と表面の陽極酸化を行ったあと、該ゲート電極（１２）
   をマスクとして前記ゲート絶縁層（１６）および動作半
   導体層（１５）をエッチングしてソースおよびドレイン
   電極（１３　および１４）　を露出させ、前記酸化膜形
   成金属膜（１３４）　を陽極酸化することを特徴とした
   請求項１または２記載のアクティブマトリクス型回路基
   板の製造方法。
5. 【請求項５】　　前記陽極酸化を行う際に、ゲート電極
   （１２）の電位を正電位（Ｎチャネル型薄膜トランジス
   タ素子の場合）、または，負電位（Ｐチャネル型薄膜ト
   ランジスタ素子の場合）に保持しておくことを特徴とし
   た請求項１〜４記載のアクティブマトリクス型回路基板
   の製造方法。
6. 【請求項６】　　前記陽極酸化を行う際に、ソース電極
   （１３）とドレイン電極（１４）間のチャネル領域の動
   作半導体層（１５）に光を照射して前記両電極１３，１
   ４　間を導通状態にし、ドレイン電極（１４）側から通
   電可能にすることを特徴とした請求項１〜４記載のアク
   ティブマトリクス型回路基板の製造方法。