JPH06289429A - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
- Publication number
- JPH06289429A JPH06289429A JP9506693A JP9506693A JPH06289429A JP H06289429 A JPH06289429 A JP H06289429A JP 9506693 A JP9506693 A JP 9506693A JP 9506693 A JP9506693 A JP 9506693A JP H06289429 A JPH06289429 A JP H06289429A
- Authority
- JP
- Japan
- Prior art keywords
- line
- corrosion
- gate
- gate line
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【目的】ゲートラインおよびデータラインの端部側から
の電解腐食の進行を抑制し、液晶表示素子の表示エリア
内に染み模様状の異常表示が発生するのを長期間にわた
って防いで、液晶表示素子の寿命を大幅に向上させる。 【構成】ゲートラインＧＬおよびデータラインＤＬの両
端側の余白部分断箇所（分断線ｃ）より内側の部分に、
ライン長さ方向への電界腐食の進行を遅延させる腐食遅
延部Ｐを形成した。
の電解腐食の進行を抑制し、液晶表示素子の表示エリア
内に染み模様状の異常表示が発生するのを長期間にわた
って防いで、液晶表示素子の寿命を大幅に向上させる。 【構成】ゲートラインＧＬおよびデータラインＤＬの両
端側の余白部分断箇所（分断線ｃ）より内側の部分に、
ライン長さ方向への電界腐食の進行を遅延させる腐食遅
延部Ｐを形成した。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いる薄膜トランジスタパネルに関す
るものである。
ス液晶表示素子に用いる薄膜トランジスタパネルに関す
るものである。
【０００２】
【従来の技術】従来、アクティブマトリックス液晶表示
素子に用いる薄膜トランジスタパネル（以下、ＴＦＴパ
ネルという）は、次のような構成となっている。
素子に用いる薄膜トランジスタパネル（以下、ＴＦＴパ
ネルという）は、次のような構成となっている。
【０００３】なお、一般に液晶表示素子は、複数個の液
晶表示素子を一括して組立てる製法で製造されており、
この製法で液晶表示素子を製造する場合に用いられるＴ
ＦＴパネルは、液晶表示素子複数個分のパネルを採取で
きる大きさとされている。
晶表示素子を一括して組立てる製法で製造されており、
この製法で液晶表示素子を製造する場合に用いられるＴ
ＦＴパネルは、液晶表示素子複数個分のパネルを採取で
きる大きさとされている。
【０００４】図４は上記製法で液晶表示素子を製造する
場合に用いられる従来のＴＦＴパネルの平面図であり、
このＴＦＴパネルは、ガラス等からなる透明基板１の上
に、縦横に配列した複数の透明画素電極２と、これら各
画素電極２にそれぞれ接続された複数の薄膜トランジス
タ（ＴＦＴ）３と、前記薄膜トランジスタ３にゲート信
号を供給するゲートラインＧＬと、前記薄膜トランジス
タ３にデータ信号を供給するデータラインＤＬとを形成
して構成されている。
場合に用いられる従来のＴＦＴパネルの平面図であり、
このＴＦＴパネルは、ガラス等からなる透明基板１の上
に、縦横に配列した複数の透明画素電極２と、これら各
画素電極２にそれぞれ接続された複数の薄膜トランジス
タ（ＴＦＴ）３と、前記薄膜トランジスタ３にゲート信
号を供給するゲートラインＧＬと、前記薄膜トランジス
タ３にデータ信号を供給するデータラインＤＬとを形成
して構成されている。
【０００５】上記基板１は、液晶表示素子複数個分のＴ
ＦＴパネルを採取できる大きさの大型基板であり、各液
晶表示素子のＴＦＴパネルとなる部分は、液晶表示素子
の大きさに対応する領域（以下、素子領域という）１Ａ
と、この素子領域１Ａの周囲に確保された余白部１Ｂと
からなっており、上記画素電極２と薄膜トランジスタ３
およびゲート，データラインＧＬ，ＤＬは、前記素子領
域１Ａに形成されている。
ＦＴパネルを採取できる大きさの大型基板であり、各液
晶表示素子のＴＦＴパネルとなる部分は、液晶表示素子
の大きさに対応する領域（以下、素子領域という）１Ａ
と、この素子領域１Ａの周囲に確保された余白部１Ｂと
からなっており、上記画素電極２と薄膜トランジスタ３
およびゲート，データラインＧＬ，ＤＬは、前記素子領
域１Ａに形成されている。
【０００６】また、上記余白部１Ｂは、最終的（ＴＦＴ
パネルと対向電極形成パネルとを接合して液晶表示素子
を組立てた後）に除去される部分であり、この余白部１
Ｂは、図に一点鎖線で示した、素子領域１Ａの輪郭に沿
う縦横２本ずつの分断線ｃに沿って分断除去される。
パネルと対向電極形成パネルとを接合して液晶表示素子
を組立てた後）に除去される部分であり、この余白部１
Ｂは、図に一点鎖線で示した、素子領域１Ａの輪郭に沿
う縦横２本ずつの分断線ｃに沿って分断除去される。
【０００７】図５は上記ＴＦＴパネルの一部分の拡大平
面図、図６および図７は図５のVI−VI線および VII−VI
I 線に沿う拡大断面図であり、上記薄膜トランジスタ３
は、図５および図６に示すように、基板１上に配線した
ゲートラインＧＬに一体に形成されたゲート電極Ｇと、
このゲート電極Ｇを覆うＳi Ｎ（窒化シリコン）等から
なるゲート絶縁膜４と、このゲート絶縁膜４の上に前記
ゲート電極Ｇに対向させて形成したａ−Ｓi （アモルフ
ァスシリコン）からなるｉ型半導体膜５と、このｉ型半
導体膜５の上に不純物をドープしたａ−Ｓi からなるｎ
型半導体膜６を介して形成したソース電極Ｓおよびドレ
イン電極Ｄとで構成されている。
面図、図６および図７は図５のVI−VI線および VII−VI
I 線に沿う拡大断面図であり、上記薄膜トランジスタ３
は、図５および図６に示すように、基板１上に配線した
ゲートラインＧＬに一体に形成されたゲート電極Ｇと、
このゲート電極Ｇを覆うＳi Ｎ（窒化シリコン）等から
なるゲート絶縁膜４と、このゲート絶縁膜４の上に前記
ゲート電極Ｇに対向させて形成したａ−Ｓi （アモルフ
ァスシリコン）からなるｉ型半導体膜５と、このｉ型半
導体膜５の上に不純物をドープしたａ−Ｓi からなるｎ
型半導体膜６を介して形成したソース電極Ｓおよびドレ
イン電極Ｄとで構成されている。
【０００８】この薄膜トランジスタ３のゲート絶縁膜４
は、図４に示したように、上記ゲートラインＧＬを覆っ
て基板１のほぼ全面に形成されており、画素電極２とデ
ータラインＤＬは前記ゲート絶縁膜（透明膜）４の上に
形成されている。なお、図４において、ＧＬａはゲート
ラインＧＬの一端部に形成された端子部、ＤＬａはデー
タラインＤＬの一端部に形成された端子部であり、ゲー
トラインＧＬの端子部ＧＬａは、データラインＤＬを形
成した後に上記ゲート絶縁膜４に開口４ａを形成するこ
とによって露出されている。
は、図４に示したように、上記ゲートラインＧＬを覆っ
て基板１のほぼ全面に形成されており、画素電極２とデ
ータラインＤＬは前記ゲート絶縁膜（透明膜）４の上に
形成されている。なお、図４において、ＧＬａはゲート
ラインＧＬの一端部に形成された端子部、ＤＬａはデー
タラインＤＬの一端部に形成された端子部であり、ゲー
トラインＧＬの端子部ＧＬａは、データラインＤＬを形
成した後に上記ゲート絶縁膜４に開口４ａを形成するこ
とによって露出されている。
【０００９】上記画素電極２は、その一端縁において薄
膜トランジスタ３のソース電極Ｓに接続されており、デ
ータラインＤＬは薄膜トランジスタ３のドレイン電極Ｄ
につながっている。なお、このＴＦＴパネルでは、前記
データラインＤＬを薄膜トランジスタ３のドレイン電極
Ｄと一体に形成しているが、ＴＦＴパネルには、上記ゲ
ート絶縁膜４の上に薄膜トランジスタ３の保護膜を兼ね
る層間絶縁膜を形成して、この層間絶縁膜の上にデータ
ラインＤＬを配線しているものもあり、この種のＴＦＴ
パネルでは、データラインＤＬを前記層間絶縁膜に設け
たコンタクト孔においてドレイン電極Ｄに接続してい
る。
膜トランジスタ３のソース電極Ｓに接続されており、デ
ータラインＤＬは薄膜トランジスタ３のドレイン電極Ｄ
につながっている。なお、このＴＦＴパネルでは、前記
データラインＤＬを薄膜トランジスタ３のドレイン電極
Ｄと一体に形成しているが、ＴＦＴパネルには、上記ゲ
ート絶縁膜４の上に薄膜トランジスタ３の保護膜を兼ね
る層間絶縁膜を形成して、この層間絶縁膜の上にデータ
ラインＤＬを配線しているものもあり、この種のＴＦＴ
パネルでは、データラインＤＬを前記層間絶縁膜に設け
たコンタクト孔においてドレイン電極Ｄに接続してい
る。
【００１０】ところで、上記ＴＦＴパネルは、その上に
ポリイミド等からなる配向膜（図示せず）を形成し、こ
の配向膜の膜面をラビング処理した後に、液晶表示素子
の組立て工程に送られるが、この場合、配向膜のラビン
グ処理時に、ラビング布と配向膜との摩擦によって強い
静電気が発生し、ゲートラインＧＬとデータラインＤＬ
との交差部や薄膜トランジスタ３に、静電気による絶縁
破壊が発生することがある。
ポリイミド等からなる配向膜（図示せず）を形成し、こ
の配向膜の膜面をラビング処理した後に、液晶表示素子
の組立て工程に送られるが、この場合、配向膜のラビン
グ処理時に、ラビング布と配向膜との摩擦によって強い
静電気が発生し、ゲートラインＧＬとデータラインＤＬ
との交差部や薄膜トランジスタ３に、静電気による絶縁
破壊が発生することがある。
【００１１】このため、上記ＴＦＴパネルでは、ゲート
ラインＧＬとデータラインＤＬとを余白部１Ｂにおいて
短絡させておき、静電気による絶縁破壊を防止してい
る。
ラインＧＬとデータラインＤＬとを余白部１Ｂにおいて
短絡させておき、静電気による絶縁破壊を防止してい
る。
【００１２】すなわち、図４に示したように、上記ＴＦ
Ｔパネルの余白部１Ｂには、ゲートラインＧＬとデータ
ラインＤＬとを短絡させる短絡路１０が形成されてお
り、ゲートラインＧＬの両端とデータラインＤＬの両端
は、それぞれ余白部１Ｂに導出され、前記短絡路１０に
つながっている。
Ｔパネルの余白部１Ｂには、ゲートラインＧＬとデータ
ラインＤＬとを短絡させる短絡路１０が形成されてお
り、ゲートラインＧＬの両端とデータラインＤＬの両端
は、それぞれ余白部１Ｂに導出され、前記短絡路１０に
つながっている。
【００１３】この短絡路１０は、基板１の素子領域１Ａ
の全周を囲んで無端枠状に形成されており、その縦短絡
路と横短絡路の両端はそれぞれ基板１の外周縁部まで延
長されて、基板外周縁に沿わせて形成された図示しない
接地ラインにつながっている。また、この短絡路１０お
よび接地ラインは、基板１上にゲートラインＧＬと一体
に形成されており、データラインＤＬの両端は、その下
のゲート絶縁膜４に設けたコンタクト孔（図示せず）に
おいて短絡路１０に接続されている。
の全周を囲んで無端枠状に形成されており、その縦短絡
路と横短絡路の両端はそれぞれ基板１の外周縁部まで延
長されて、基板外周縁に沿わせて形成された図示しない
接地ラインにつながっている。また、この短絡路１０お
よび接地ラインは、基板１上にゲートラインＧＬと一体
に形成されており、データラインＤＬの両端は、その下
のゲート絶縁膜４に設けたコンタクト孔（図示せず）に
おいて短絡路１０に接続されている。
【００１４】このように、ゲートラインＧＬとデータラ
インＤＬとを余白部１Ｂにおいて短絡させておけば、ゲ
ートラインＧＬとデータラインＤＬとの電位が同じにな
るため、静電気によるゲートラインＧＬとデータライン
ＤＬとの交差部や薄膜トランジスタ３の絶縁破壊を防ぐ
ことができる。
インＤＬとを余白部１Ｂにおいて短絡させておけば、ゲ
ートラインＧＬとデータラインＤＬとの電位が同じにな
るため、静電気によるゲートラインＧＬとデータライン
ＤＬとの交差部や薄膜トランジスタ３の絶縁破壊を防ぐ
ことができる。
【００１５】また、上記ＴＦＴパネルにおいては、ゲー
トラインＧＬとデータラインＤＬとの層間短絡、および
薄膜トランジスタ３のゲート電極Ｇとソース，ドレイン
電極Ｓ，Ｄとの層間短絡の発生を確実に防止するため、
ゲートラインＧＬとゲート電極Ｇの表面を上記端子部Ｇ
Ｌａを除いて陽極酸化し、その表面に図５〜図７に示す
ように酸化膜ａを生成させている。
トラインＧＬとデータラインＤＬとの層間短絡、および
薄膜トランジスタ３のゲート電極Ｇとソース，ドレイン
電極Ｓ，Ｄとの層間短絡の発生を確実に防止するため、
ゲートラインＧＬとゲート電極Ｇの表面を上記端子部Ｇ
Ｌａを除いて陽極酸化し、その表面に図５〜図７に示す
ように酸化膜ａを生成させている。
【００１６】このゲートラインＧＬの陽極酸化は、ゲー
トラインＧＬを形成した基板１を電解液に浸漬してその
ゲートラインＧＬを電解液中において陰極と対向させ、
ゲートラインＧＬを陽極として、このゲートラインＧＬ
と前記陰極との間に電圧を印加することによって行なわ
れている。
トラインＧＬを形成した基板１を電解液に浸漬してその
ゲートラインＧＬを電解液中において陰極と対向させ、
ゲートラインＧＬを陽極として、このゲートラインＧＬ
と前記陰極との間に電圧を印加することによって行なわ
れている。
【００１７】なお、このゲートラインＧＬの陽極酸化
は、ゲートラインＧＬの端子部ＧＬａをレジストマスク
（図示せず）で覆っておいて行なわれており、また、ゲ
ートラインＧＬへの酸化電圧の供給は、上記短絡路１０
および接地ラインを給電路として行なわれている。
は、ゲートラインＧＬの端子部ＧＬａをレジストマスク
（図示せず）で覆っておいて行なわれており、また、ゲ
ートラインＧＬへの酸化電圧の供給は、上記短絡路１０
および接地ラインを給電路として行なわれている。
【００１８】このように電解液中においてゲートライン
ＧＬと陰極との間に電圧を印加すると、陽極であるゲー
トラインＧＬが化成反応を起してその表面（上面および
両側面）から陽極酸化されて行き、ゲートラインＧＬお
よびゲート電極Ｇの表面に酸化膜ａが生成する。
ＧＬと陰極との間に電圧を印加すると、陽極であるゲー
トラインＧＬが化成反応を起してその表面（上面および
両側面）から陽極酸化されて行き、ゲートラインＧＬお
よびゲート電極Ｇの表面に酸化膜ａが生成する。
【００１９】図８は上記ＴＦＴパネルにおけるゲートラ
インＧＬの両端部の平面図、図９および図１０は図８の
IX−IX線および X−X 線に沿う拡大断面図であり、上述
した陽極酸化を行なうと、ゲートラインＧＬとゲート電
極Ｇの表面が、上記端子部ＧＬａを除いて図９〜図１０
に示したように陽極酸化される。なお、この場合、上記
短絡路１０および接地ラインの電解液中に浸漬している
部分も陽極酸化され、その表面にも酸化膜ａが生成す
る。
インＧＬの両端部の平面図、図９および図１０は図８の
IX−IX線および X−X 線に沿う拡大断面図であり、上述
した陽極酸化を行なうと、ゲートラインＧＬとゲート電
極Ｇの表面が、上記端子部ＧＬａを除いて図９〜図１０
に示したように陽極酸化される。なお、この場合、上記
短絡路１０および接地ラインの電解液中に浸漬している
部分も陽極酸化され、その表面にも酸化膜ａが生成す
る。
【００２０】また、このゲートラインＧＬの陽極酸化
は、ゲートラインＧＬと上記陰極との間に印加する電圧
を制御することによって行われており、上記陽極酸化に
おける酸化の進行深さは主に印加電圧によって決まるた
め、配線の厚さに応じて印加電圧を制御すれば、ゲート
ラインＧＬの表面に所望の厚さの酸化膜ａを生成させる
ことができる。
は、ゲートラインＧＬと上記陰極との間に印加する電圧
を制御することによって行われており、上記陽極酸化に
おける酸化の進行深さは主に印加電圧によって決まるた
め、配線の厚さに応じて印加電圧を制御すれば、ゲート
ラインＧＬの表面に所望の厚さの酸化膜ａを生成させる
ことができる。
【００２１】次に、上記ＴＦＴパネルを用いる液晶表示
素子の製造について説明すると、液晶表示素子は、ＴＦ
Ｔパネルの各素子領域１Ａの上にそれぞれ配向膜を形成
した後、このＴＦＴパネルと図示しない対向電極形成パ
ネル（液晶表示素子複数個分のパネルを採取できる透明
基板の各素子領域にそれぞれ対向電極と配向膜を形成し
たもの）とを、その一方のパネルに各素子領域の液晶封
入領域を囲んで印刷した枠状シール材を介して接合する
ことにより、複数個一括して組立てられ、この組立体を
個々の素子に分離した後、各素子内に液晶を封入して製
造されている。なお、上記組立体の個々の素子への分離
は、ＴＦＴパネルと対向電極形成パネルの基板にそれぞ
れ各素子領域の輪郭に沿ってスクライブし、この箇所で
両パネルを折断する方法で行なわれている。
素子の製造について説明すると、液晶表示素子は、ＴＦ
Ｔパネルの各素子領域１Ａの上にそれぞれ配向膜を形成
した後、このＴＦＴパネルと図示しない対向電極形成パ
ネル（液晶表示素子複数個分のパネルを採取できる透明
基板の各素子領域にそれぞれ対向電極と配向膜を形成し
たもの）とを、その一方のパネルに各素子領域の液晶封
入領域を囲んで印刷した枠状シール材を介して接合する
ことにより、複数個一括して組立てられ、この組立体を
個々の素子に分離した後、各素子内に液晶を封入して製
造されている。なお、上記組立体の個々の素子への分離
は、ＴＦＴパネルと対向電極形成パネルの基板にそれぞ
れ各素子領域の輪郭に沿ってスクライブし、この箇所で
両パネルを折断する方法で行なわれている。
【００２２】この場合、上記ＴＦＴパネルは、素子領域
１Ａの輪郭に沿う縦横２本ずつの分断線ｃに沿って分断
されており、この箇所でＴＦＴパネルを分断すると、基
板１の余白部１Ｂに形成されている短絡路１０が余白部
１Ｂとともに除去され、この短絡路１０を介して短絡さ
れていた各ゲートラインＧＬおよび各データラインＤＬ
が個々のラインに分離される。図１１および図１２は図
８のIX−IX線および X−X 線に沿う余白部１Ｂを分断除
去した状態の拡大断面図である。
１Ａの輪郭に沿う縦横２本ずつの分断線ｃに沿って分断
されており、この箇所でＴＦＴパネルを分断すると、基
板１の余白部１Ｂに形成されている短絡路１０が余白部
１Ｂとともに除去され、この短絡路１０を介して短絡さ
れていた各ゲートラインＧＬおよび各データラインＤＬ
が個々のラインに分離される。図１１および図１２は図
８のIX−IX線および X−X 線に沿う余白部１Ｂを分断除
去した状態の拡大断面図である。
【００２３】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルを用いている液晶表示素子は、その寿
命が短いという問題をもっている。
来のＴＦＴパネルを用いている液晶表示素子は、その寿
命が短いという問題をもっている。
【００２４】これは、液晶表示素子の使用中に、ゲート
ラインＧＬおよびデータラインＤＬが、その端面（余白
部１Ｂを分断除去した後の端面）から電解腐食して行く
ためである。なお、ゲートラインＧＬはその表面を陽極
酸化されているが、ＴＦＴパネルの余白部１Ｂを分断除
去すると、ゲートラインＧＬの金属部分（表面の酸化膜
ａを除く部分）が、ライン端面（分断線ｃに沿って分断
された端面）に図１１および図１２に示したように剥き
出しになるため、この金属部分がその剥き出し端から電
解腐食して行く。
ラインＧＬおよびデータラインＤＬが、その端面（余白
部１Ｂを分断除去した後の端面）から電解腐食して行く
ためである。なお、ゲートラインＧＬはその表面を陽極
酸化されているが、ＴＦＴパネルの余白部１Ｂを分断除
去すると、ゲートラインＧＬの金属部分（表面の酸化膜
ａを除く部分）が、ライン端面（分断線ｃに沿って分断
された端面）に図１１および図１２に示したように剥き
出しになるため、この金属部分がその剥き出し端から電
解腐食して行く。
【００２５】この電解腐食は、ゲートラインＧＬおよび
データラインＤＬの端面が空気中にさらされており、そ
の状態で、各ゲートラインＧＬの端部間および各データ
ラインＤＬの端部間にライン相互間の電位差による漏れ
電流が流れることによって発生する。
データラインＤＬの端面が空気中にさらされており、そ
の状態で、各ゲートラインＧＬの端部間および各データ
ラインＤＬの端部間にライン相互間の電位差による漏れ
電流が流れることによって発生する。
【００２６】すなわち、アクティブマトリックス液晶表
示素子は、各ゲートラインＧＬに順次ゲート信号を印加
し、各データラインＤＬに画像データに応じたデータ信
号を印加して表示駆動されるため、ゲートライン相互間
にはゲート信号の電圧に応じた電位差が生じ、データラ
イン相互間にはそれぞれのラインに印加されるデータ信
号の電圧に応じた電位差が生じる。
示素子は、各ゲートラインＧＬに順次ゲート信号を印加
し、各データラインＤＬに画像データに応じたデータ信
号を印加して表示駆動されるため、ゲートライン相互間
にはゲート信号の電圧に応じた電位差が生じ、データラ
イン相互間にはそれぞれのラインに印加されるデータ信
号の電圧に応じた電位差が生じる。
【００２７】そして、ＴＦＴパネルの分断端面には、余
白部１Ｂの分断時やその後の表示素子製造工程等におい
て付着したイオン性不純物が残存しているため、ゲート
ライン相互間およびデータライン相互間に電位差が生じ
ると、前記イオン性不純物を媒体として各ラインの端部
間に漏れ電流が流れ、この漏れ電流と空気中の湿気とに
より電解反応を生じ、ゲートラインＧＬおよびデータラ
インＤＬがその端面から電解腐食して行く。
白部１Ｂの分断時やその後の表示素子製造工程等におい
て付着したイオン性不純物が残存しているため、ゲート
ライン相互間およびデータライン相互間に電位差が生じ
ると、前記イオン性不純物を媒体として各ラインの端部
間に漏れ電流が流れ、この漏れ電流と空気中の湿気とに
より電解反応を生じ、ゲートラインＧＬおよびデータラ
インＤＬがその端面から電解腐食して行く。
【００２８】また、金属が腐食するとその体積が大きく
なるため、上記電解腐食が液晶表示素子の表示エリア内
まで進行してくると、金属部分の腐食によるゲートライ
ンＧＬおよびデータラインＤＬの膨脹にともなってその
上のゲート絶縁膜４および図示しない配向膜が浮き上が
ったり破れたりし、その領域の液晶の配向状態が乱れ
て、表示エリア内に染み模様状の異常表示が発生してし
まう。
なるため、上記電解腐食が液晶表示素子の表示エリア内
まで進行してくると、金属部分の腐食によるゲートライ
ンＧＬおよびデータラインＤＬの膨脹にともなってその
上のゲート絶縁膜４および図示しない配向膜が浮き上が
ったり破れたりし、その領域の液晶の配向状態が乱れ
て、表示エリア内に染み模様状の異常表示が発生してし
まう。
【００２９】なお、上記電解腐食の進行の度合は、上記
漏れ電流の量と、ゲートラインＧＬおよびデータライン
ＤＬの腐食進行方向（ライン長さ方向）に対して直交す
る断面の面積（ゲートラインＧＬでは金属部分の断面
積）とによって決まり、漏れ電流量が少ないほど、また
ラインの断面積が大きいほど、電解腐食の進行は遅くな
るため、ゲートラインＧＬおよびデータラインＤＬの端
子部ＧＬａ，ＤＬａを形成している端部側からの電解腐
食は、断面積が大きくなっている端子部ＧＬａ，ＤＬａ
に達したところでその進行が抑制される。
漏れ電流の量と、ゲートラインＧＬおよびデータライン
ＤＬの腐食進行方向（ライン長さ方向）に対して直交す
る断面の面積（ゲートラインＧＬでは金属部分の断面
積）とによって決まり、漏れ電流量が少ないほど、また
ラインの断面積が大きいほど、電解腐食の進行は遅くな
るため、ゲートラインＧＬおよびデータラインＤＬの端
子部ＧＬａ，ＤＬａを形成している端部側からの電解腐
食は、断面積が大きくなっている端子部ＧＬａ，ＤＬａ
に達したところでその進行が抑制される。
【００３０】しかし、従来のＴＦＴパネルでは、ゲート
ラインＧＬおよびデータラインＤＬの端子部のない端部
側からの電解腐食が途中で抑制されることなく進行する
ため、この端部側からの電解腐食が比較的短い期間で表
示エリア内まで進行する。
ラインＧＬおよびデータラインＤＬの端子部のない端部
側からの電解腐食が途中で抑制されることなく進行する
ため、この端部側からの電解腐食が比較的短い期間で表
示エリア内まで進行する。
【００３１】このため、従来のＴＦＴパネルを用いてい
る液晶表示素子は、液晶の自然劣化等による表示品質の
低下が現れ始める前に、表示エリア内に染み模様状の異
常表示が発生して、その時点で使用不能となってしま
う。
る液晶表示素子は、液晶の自然劣化等による表示品質の
低下が現れ始める前に、表示エリア内に染み模様状の異
常表示が発生して、その時点で使用不能となってしま
う。
【００３２】本発明は、ゲートラインおよびデータライ
ンの端子部のない端部側からの電解腐食の進行を抑制
し、液晶表示素子の表示エリア内に染み模様状の異常表
示が発生するのを長期間にわたって防いで、液晶表示素
子の寿命を大幅に向上させることができるＴＦＴパネル
を提供することを目的としたものである。
ンの端子部のない端部側からの電解腐食の進行を抑制
し、液晶表示素子の表示エリア内に染み模様状の異常表
示が発生するのを長期間にわたって防いで、液晶表示素
子の寿命を大幅に向上させることができるＴＦＴパネル
を提供することを目的としたものである。
【００３３】
【課題を解決するための手段】本発明のＴＦＴパネル
は、透明基板の上に、複数の画素電極と、これら各画素
電極にそれぞれ接続された複数の薄膜トランジスタと、
前記薄膜トランジスタにゲート信号を供給するゲートラ
インと、前記薄膜トランジスタにデータ信号を供給する
データラインとを形成してなり、前記ゲートラインおよ
び前記データラインの両端部のうち少なくとも端子部の
ない端部に、ライン長さ方向への電界腐食の進行を遅延
させる腐食遅延部が形成されていることを特徴とするも
のである。
は、透明基板の上に、複数の画素電極と、これら各画素
電極にそれぞれ接続された複数の薄膜トランジスタと、
前記薄膜トランジスタにゲート信号を供給するゲートラ
インと、前記薄膜トランジスタにデータ信号を供給する
データラインとを形成してなり、前記ゲートラインおよ
び前記データラインの両端部のうち少なくとも端子部の
ない端部に、ライン長さ方向への電界腐食の進行を遅延
させる腐食遅延部が形成されていることを特徴とするも
のである。
【００３４】
【作用】本発明のＴＦＴパネルによれば、ゲートライン
およびデータラインの両端部のうち少なくとも端子部の
ない端部に、ライン長さ方向への電界腐食の進行を遅延
させる腐食遅延部を形成しているため、ゲートラインお
よびデータラインの端子部のない端部側からの電解腐食
の進行が前記腐食遅延部において抑制される。
およびデータラインの両端部のうち少なくとも端子部の
ない端部に、ライン長さ方向への電界腐食の進行を遅延
させる腐食遅延部を形成しているため、ゲートラインお
よびデータラインの端子部のない端部側からの電解腐食
の進行が前記腐食遅延部において抑制される。
【００３５】
【実施例】以下、本発明の第１の実施例を図１および図
２を参照して説明する。図１はＴＦＴパネルの平面図、
図２はそのゲートラインの両端部の平面図である。な
お、図１および図２において、図４〜図１２に示した従
来のＴＦＴパネルと対応するものには同符号を付し、重
複する説明は省略する。
２を参照して説明する。図１はＴＦＴパネルの平面図、
図２はそのゲートラインの両端部の平面図である。な
お、図１および図２において、図４〜図１２に示した従
来のＴＦＴパネルと対応するものには同符号を付し、重
複する説明は省略する。
【００３６】この実施例のＴＦＴパネルは、ゲートライ
ンＧＬおよびデータラインＤＬの両端側の余白部分断箇
所より内側の部分に、ライン長さ方向への電界腐食の進
行を遅延させる腐食遅延部Ｐを形成したものであり、そ
の他の構成は従来のＴＦＴパネルと同じである。
ンＧＬおよびデータラインＤＬの両端側の余白部分断箇
所より内側の部分に、ライン長さ方向への電界腐食の進
行を遅延させる腐食遅延部Ｐを形成したものであり、そ
の他の構成は従来のＴＦＴパネルと同じである。
【００３７】すなわち、このＴＦＴパネルは、周囲に最
終的に分断除去される余白部１Ｂを有する透明基板１の
上（液晶表示素子の大きさに対応する素子領域１Ａの
上）に、複数の画素電極２と、これら各画素電極２にそ
れぞれ接続された複数の薄膜トランジスタ３と、前記薄
膜トランジスタ３にゲート信号を供給するゲートライン
ＧＬと、前記薄膜トランジスタ３にデータ信号を供給す
るデータラインＤＬとを形成し、基板１の余白部１Ｂの
上にはゲートラインＧＬとデータラインＤＬとを短絡さ
せる短絡路１０を形成したものであり、前記ゲートライ
ンＧＬおよびデータラインＤＬの両端は、基板１の余白
部１Ｂに導出されて前記短絡路１０につながっている。
終的に分断除去される余白部１Ｂを有する透明基板１の
上（液晶表示素子の大きさに対応する素子領域１Ａの
上）に、複数の画素電極２と、これら各画素電極２にそ
れぞれ接続された複数の薄膜トランジスタ３と、前記薄
膜トランジスタ３にゲート信号を供給するゲートライン
ＧＬと、前記薄膜トランジスタ３にデータ信号を供給す
るデータラインＤＬとを形成し、基板１の余白部１Ｂの
上にはゲートラインＧＬとデータラインＤＬとを短絡さ
せる短絡路１０を形成したものであり、前記ゲートライ
ンＧＬおよびデータラインＤＬの両端は、基板１の余白
部１Ｂに導出されて前記短絡路１０につながっている。
【００３８】そして、この実施例では、ゲートラインＧ
ＬおよびデータラインＤＬを、その両端側の余白部分断
箇所（分断線ｃ）より内側の部分の幅を局部的に広くし
た形状に形成し、この広幅部を腐食遅延部Ｐとしてい
る。この腐食遅延部Ｐの幅および長さは、ゲートライン
ＧＬおよびデータラインＤＬの端子部ＧＬａ，ＤＬａの
幅および長さと同程度とされている。なお、ゲートライ
ンＧＬは、その端子部ＧＬａを除く部分の表面を、腐食
遅延部Ｐの表面を含んで陽極酸化されている。
ＬおよびデータラインＤＬを、その両端側の余白部分断
箇所（分断線ｃ）より内側の部分の幅を局部的に広くし
た形状に形成し、この広幅部を腐食遅延部Ｐとしてい
る。この腐食遅延部Ｐの幅および長さは、ゲートライン
ＧＬおよびデータラインＤＬの端子部ＧＬａ，ＤＬａの
幅および長さと同程度とされている。なお、ゲートライ
ンＧＬは、その端子部ＧＬａを除く部分の表面を、腐食
遅延部Ｐの表面を含んで陽極酸化されている。
【００３９】このＴＦＴパネルにおいては、ゲートライ
ンＧＬおよびデータラインＤＬの両端側の余白部分断箇
所より内側の部分に、電界腐食の進行を遅延させる腐食
遅延部Ｐを形成しているため、液晶表示素子の使用中
に、ゲートラインＧＬおよびデータラインＤＬがその端
面（余白部１Ｂを分断除去した後の端面）から電解腐食
して行くのを前記腐食遅延部Ｐにおいて抑制することが
できる。
ンＧＬおよびデータラインＤＬの両端側の余白部分断箇
所より内側の部分に、電界腐食の進行を遅延させる腐食
遅延部Ｐを形成しているため、液晶表示素子の使用中
に、ゲートラインＧＬおよびデータラインＤＬがその端
面（余白部１Ｂを分断除去した後の端面）から電解腐食
して行くのを前記腐食遅延部Ｐにおいて抑制することが
できる。
【００４０】すなわち、上記電解腐食の進行の度合は、
［発明が解決しようとする課題］の項でも説明したよう
に、ライン相互間の電位差によりＴＦＴパネルの分断端
面に付着しているイオン性不純物を媒体として流れる漏
れ電流の量と、ゲートラインＧＬおよびデータラインＤ
Ｌの腐食進行方向に対して直交する断面の面積（ゲート
ラインＧＬでは金属部分の断面積）とによって決まり、
漏れ電流量が少ないほど、またラインの断面積が大きい
ほど、電解腐食の進行は遅くなるため、ゲートラインＧ
ＬおよびデータラインＤＬの端部側からの電解腐食は、
広幅に形成されている断面積の大きい腐食遅延部Ｐに達
したところでその進行を抑制される。
［発明が解決しようとする課題］の項でも説明したよう
に、ライン相互間の電位差によりＴＦＴパネルの分断端
面に付着しているイオン性不純物を媒体として流れる漏
れ電流の量と、ゲートラインＧＬおよびデータラインＤ
Ｌの腐食進行方向に対して直交する断面の面積（ゲート
ラインＧＬでは金属部分の断面積）とによって決まり、
漏れ電流量が少ないほど、またラインの断面積が大きい
ほど、電解腐食の進行は遅くなるため、ゲートラインＧ
ＬおよびデータラインＤＬの端部側からの電解腐食は、
広幅に形成されている断面積の大きい腐食遅延部Ｐに達
したところでその進行を抑制される。
【００４１】このため、上記ＴＦＴパネルによれば、ゲ
ートラインＧＬおよびデータラインＤＬの電解腐食が液
晶表示素子の表示エリア内に進行するまでに長い期間が
かかるから、表示エリア内にゲートラインＧＬおよびデ
ータラインＤＬの腐食による染み模様状の異常表示が発
生するの長期間にわたって防いで、液晶表示素子の寿命
を大幅に向上させることができる。
ートラインＧＬおよびデータラインＤＬの電解腐食が液
晶表示素子の表示エリア内に進行するまでに長い期間が
かかるから、表示エリア内にゲートラインＧＬおよびデ
ータラインＤＬの腐食による染み模様状の異常表示が発
生するの長期間にわたって防いで、液晶表示素子の寿命
を大幅に向上させることができる。
【００４２】なお、上記実施例では、ゲートラインＧＬ
およびデータラインＤＬの腐食遅延部Ｐを、その幅がゲ
ートラインＧＬおよびデータラインＤＬの幅より大きい
広幅部としているが、この腐食遅延部Ｐはゲートライン
ＧＬおよびデータラインＤＬを蛇行させて形成してもよ
い。
およびデータラインＤＬの腐食遅延部Ｐを、その幅がゲ
ートラインＧＬおよびデータラインＤＬの幅より大きい
広幅部としているが、この腐食遅延部Ｐはゲートライン
ＧＬおよびデータラインＤＬを蛇行させて形成してもよ
い。
【００４３】図３は本発明の第２の実施例を示すゲート
ラインの両端部の平面図であり、この実施例では、ゲー
トラインＧＬの両端側の余白部分断箇所（分断線ｃ）よ
り内側の部分を蛇行させ、この蛇行部を腐食遅延部Ｐと
している。
ラインの両端部の平面図であり、この実施例では、ゲー
トラインＧＬの両端側の余白部分断箇所（分断線ｃ）よ
り内側の部分を蛇行させ、この蛇行部を腐食遅延部Ｐと
している。
【００４４】なお、図示しないが、この実施例では、デ
ータラインもその両端側の余白部分断箇所より内側の部
分を蛇行させ、この蛇行部を腐食遅延部としている。ま
た、上記腐食遅延部Ｐの蛇行ラインは、ゲートラインＧ
ＬおよびデータラインＤＬの幅より若干広幅に形成され
ている。
ータラインもその両端側の余白部分断箇所より内側の部
分を蛇行させ、この蛇行部を腐食遅延部としている。ま
た、上記腐食遅延部Ｐの蛇行ラインは、ゲートラインＧ
ＬおよびデータラインＤＬの幅より若干広幅に形成され
ている。
【００４５】この実施例においても、ゲートラインＧＬ
およびデータラインＤＬの端部側からの電界腐食が、上
記腐食遅延部Ｐにおいて蛇行しながら進行するため、ラ
イン長さ方向への電界腐食が進行しにくくなり、したが
って、ゲートラインＧＬおよびデータラインＤＬの電解
腐食が液晶表示素子の表示エリア内に進行するまでに長
い期間がかかるから、表示エリア内にゲートラインＧＬ
およびデータラインＤＬの腐食による染み模様状の異常
表示が発生するの長期間にわたって防いで、液晶表示素
子の寿命を大幅に向上させることができる。
およびデータラインＤＬの端部側からの電界腐食が、上
記腐食遅延部Ｐにおいて蛇行しながら進行するため、ラ
イン長さ方向への電界腐食が進行しにくくなり、したが
って、ゲートラインＧＬおよびデータラインＤＬの電解
腐食が液晶表示素子の表示エリア内に進行するまでに長
い期間がかかるから、表示エリア内にゲートラインＧＬ
およびデータラインＤＬの腐食による染み模様状の異常
表示が発生するの長期間にわたって防いで、液晶表示素
子の寿命を大幅に向上させることができる。
【００４６】なお、上記第１および第２の実施例では、
ゲートラインＧＬおよびデータラインＤＬの両端部に腐
食遅延部Ｐを設けているが、これらラインＧＬ，ＤＬの
端子部ＧＬａ，ＤＬａを形成している端部側からの電解
腐食は、断面積が大きくなっている端子部ＧＬａ，ＤＬ
ａに達したところでその進行を抑制されるから、ゲート
ラインＧＬおよびデータラインＤＬの端子部ＧＬａ，Ｄ
Ｌａを形成している端部側には、上記腐食遅延部Ｐを形
成しておかなくてもよい。
ゲートラインＧＬおよびデータラインＤＬの両端部に腐
食遅延部Ｐを設けているが、これらラインＧＬ，ＤＬの
端子部ＧＬａ，ＤＬａを形成している端部側からの電解
腐食は、断面積が大きくなっている端子部ＧＬａ，ＤＬ
ａに達したところでその進行を抑制されるから、ゲート
ラインＧＬおよびデータラインＤＬの端子部ＧＬａ，Ｄ
Ｌａを形成している端部側には、上記腐食遅延部Ｐを形
成しておかなくてもよい。
【００４７】
【発明の効果】本発明のＴＦＴパネルは、ゲートライン
およびデータラインの両端部のうち少なくとも端子部の
ない端部に、ライン長さ方向への電界腐食の進行を遅延
させる腐食遅延部Ｐを形成したものであるから、ゲート
ラインおよびデータラインの端子部のない端部側からの
電解腐食の進行を抑制し、液晶表示素子の表示エリア内
に染み模様状の異常表示が発生するのを長期間にわたっ
て防いで、液晶表示素子の寿命を大幅に向上させること
ができる。
およびデータラインの両端部のうち少なくとも端子部の
ない端部に、ライン長さ方向への電界腐食の進行を遅延
させる腐食遅延部Ｐを形成したものであるから、ゲート
ラインおよびデータラインの端子部のない端部側からの
電解腐食の進行を抑制し、液晶表示素子の表示エリア内
に染み模様状の異常表示が発生するのを長期間にわたっ
て防いで、液晶表示素子の寿命を大幅に向上させること
ができる。
【図１】本発明の第１の実施例を示すＴＦＴパネルの平
面図。
面図。
【図２】図１のＴＦＴパネルにおけるゲートラインの両
端部の平面図。
端部の平面図。
【図３】本発明の第２の実施例を示すゲートラインの両
端部の平面図。
端部の平面図。
【図４】従来のＴＦＴパネルの平面図。
【図５】従来のＴＦＴパネルの一部分の拡大平面図。
【図６】図５のVI−VI線に沿う拡大断面図。
【図７】図５の VII−VII 線に沿う拡大断面図。
【図８】従来のＴＦＴパネルにおけるゲートラインの両
端部の平面図。
端部の平面図。
【図９】図８のIX−IX線に沿う拡大断面図。
【図１０】図８の X−X 線に沿う拡大断面図。
【図１１】図８のIX−IX線に沿う余白部を分断除去した
状態の拡大断面図。
状態の拡大断面図。
【図１２】図８の X−X 線に沿う余白部を分断除去した
状態の拡大断面図。
状態の拡大断面図。
１…基板 １Ａ…素子領域 １Ｂ…余白部 ｃ…分断線 ２…画素電極 ３…薄膜トランジスタ ＧＬ…ゲートライン ＧＬａ…端子部 ａ…酸化膜 ＤＬ…データライン ＤＬａ…端子部 Ｐ…腐食遅延部 １０…短絡路
Claims (3)
- 【請求項１】アクティブマトリックス液晶表示素子に用
いる薄膜トランジスタパネルであって、 透明基板の上に、複数の画素電極と、これら各画素電極
にそれぞれ接続された複数の薄膜トランジスタと、前記
薄膜トランジスタにゲート信号を供給するゲートライン
と、前記薄膜トランジスタにデータ信号を供給するデー
タラインとを形成してなり、 前記ゲートラインおよび前記データラインの両端部のう
ち少なくとも端子部のない端部に、ライン長さ方向への
電界腐食の進行を遅延させる腐食遅延部が形成されてい
ることを特徴とする薄膜トランジスタパネル。 - 【請求項２】腐食遅延部は、その幅がゲートラインおよ
びデータラインの幅より大きい広幅部であることを特徴
とする請求項１に記載の薄膜トランジスタパネル。 - 【請求項３】腐食遅延部は、ゲートラインおよびデータ
ラインを蛇行させて形成されていることを特徴とする請
求項１に記載の薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09506693A JP3265702B2 (ja) | 1993-03-31 | 1993-03-31 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09506693A JP3265702B2 (ja) | 1993-03-31 | 1993-03-31 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06289429A true JPH06289429A (ja) | 1994-10-18 |
| JP3265702B2 JP3265702B2 (ja) | 2002-03-18 |
Family
ID=14127638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09506693A Expired - Fee Related JP3265702B2 (ja) | 1993-03-31 | 1993-03-31 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265702B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537876B1 (ko) * | 1998-07-29 | 2006-05-22 | 삼성전자주식회사 | 액정 표시 장치용 패널 |
| JP2011186216A (ja) * | 2010-03-09 | 2011-09-22 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| WO2011125803A1 (ja) * | 2010-03-31 | 2011-10-13 | 株式会社神戸製鋼所 | 配線構造 |
| JP2011221360A (ja) * | 2010-04-12 | 2011-11-04 | Kobe Steel Ltd | 配線構造 |
| JP2014095906A (ja) * | 2013-12-17 | 2014-05-22 | Japan Display Inc | 表示装置及び薄膜トランジスタ基板 |
| KR20190045962A (ko) * | 2017-10-24 | 2019-05-07 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN111736395A (zh) * | 2017-02-28 | 2020-10-02 | 上海天马微电子有限公司 | 一种显示面板及显示装置 |
-
1993
- 1993-03-31 JP JP09506693A patent/JP3265702B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100537876B1 (ko) * | 1998-07-29 | 2006-05-22 | 삼성전자주식회사 | 액정 표시 장치용 패널 |
| JP2011186216A (ja) * | 2010-03-09 | 2011-09-22 | Hitachi Displays Ltd | 液晶表示装置及びその製造方法 |
| WO2011125803A1 (ja) * | 2010-03-31 | 2011-10-13 | 株式会社神戸製鋼所 | 配線構造 |
| JP2011221360A (ja) * | 2010-04-12 | 2011-11-04 | Kobe Steel Ltd | 配線構造 |
| JP2014095906A (ja) * | 2013-12-17 | 2014-05-22 | Japan Display Inc | 表示装置及び薄膜トランジスタ基板 |
| CN111736395A (zh) * | 2017-02-28 | 2020-10-02 | 上海天马微电子有限公司 | 一种显示面板及显示装置 |
| KR20190045962A (ko) * | 2017-10-24 | 2019-05-07 | 삼성디스플레이 주식회사 | 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3265702B2 (ja) | 2002-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373546B1 (en) | Structure of a liquid crystal display and the method of manufacturing the same | |
| US6808963B2 (en) | Process for fabricating a thin-film device having inclined sides | |
| US20040043545A1 (en) | Array substrate for use in LCD device and method of fabricating same | |
| JPH06250211A (ja) | 液晶表示基板とその製造方法 | |
| JPS63279228A (ja) | 液晶表示装置 | |
| JPH06289429A (ja) | 薄膜トランジスタパネル | |
| KR100484950B1 (ko) | 액정표시장치 및 그 제조방법 | |
| US5796449A (en) | Active matrix liquid crystal display with one repair line above protective layer and one below | |
| JP3200753B2 (ja) | 薄膜トランジスタパネル | |
| US6160598A (en) | Liquid crystal display and a method for fabricating thereof | |
| JP3094610B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06289430A (ja) | 薄膜トランジスタパネル | |
| JP3087408B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH1195248A (ja) | 表示装置用アレイ基板及びその製造方法 | |
| JP3223394B2 (ja) | 液晶表示装置の製造方法 | |
| JPH07193344A (ja) | 配線基板 | |
| JPH022522A (ja) | Ｔｆｔパネルの製造方法 | |
| JPH08110528A (ja) | アクティブマトリックスパネルおよびその製造方法 | |
| JPH05150268A (ja) | 薄膜トランジスタパネルの製造方法 | |
| JPH0750278B2 (ja) | 液晶表示装置 | |
| JPH09318958A (ja) | 液晶表示装置およびその製造方法 | |
| JP3087407B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| JP3272137B2 (ja) | 液晶表示装置 | |
| JP3123231B2 (ja) | 薄膜トランジスタパネルの製造方法 | |
| KR100705615B1 (ko) | 박막트랜지스터-액정표시장치의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |