JP3474309B2 - アクティブマトリクス型の液晶表示装置の作製方法 - Google Patents

アクティブマトリクス型の液晶表示装置の作製方法

Info

Publication number
JP3474309B2
JP3474309B2 JP09125495A JP9125495A JP3474309B2 JP 3474309 B2 JP3474309 B2 JP 3474309B2 JP 09125495 A JP09125495 A JP 09125495A JP 9125495 A JP9125495 A JP 9125495A JP 3474309 B2 JP3474309 B2 JP 3474309B2
Authority
JP
Japan
Prior art keywords
gate
line
thin film
display device
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP09125495A
Other languages
English (en)
Other versions
JPH08264799A (ja
Inventor
舜平 山崎
聡 寺本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP09125495A priority Critical patent/JP3474309B2/ja
Priority to US08/600,162 priority patent/US5861326A/en
Priority to KR1019960008048A priority patent/KR100293167B1/ko
Publication of JPH08264799A publication Critical patent/JPH08264799A/ja
Application granted granted Critical
Publication of JP3474309B2 publication Critical patent/JP3474309B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本明細書で開示する発明は、アク
ティブマトリクス型の液晶表示装置に代表される薄膜集
積回路の作製方法に関する。また本明細書で開示する発
明は、陽極酸化技術を用いて配線や電極を構成する半導
体デバイスを用いた集積回路の形成方法に関する。
【0002】
【従来の技術】近年、ガラス基板上に形成された薄膜半
導体を用いて構成された薄膜トランジスタが注目されて
いる。この薄膜トランジスタは主にアクティブマトリク
ス型の液晶表示装置に利用される。アクティブマトリク
ス型の液晶表示装置は、数百×数百のマトリクス状に配
置された画素電極のそれぞれに薄膜トランジスタを接続
し、画素電極に出入りする電荷を薄膜トランジスタによ
って制御する構成を有している。
【0003】画素電極に接続される薄膜トランジスタ
は、そのOFF電流の小さい特性が要求される。これ
は、画素電極に保持される電荷を所定の時間でもって保
持する必要があるからである。しかし、一般に得られる
薄膜半導体は、非晶質または多結晶状態であり、結晶粒
界を経由してのOFF電流の存在を無視できないのが現
状である。
【0004】このOFF電流の存在を解消または抑制す
る構造として、LDD(ライトドープ領域)構造やオフ
セットゲイト領域を形成する構造が提案されている。L
DD構造については、特公平3─38755号公報に記
載されている。またオフセットゲイト構造については、
特開平4─360580号公報に記載されている。
【0005】特に特開平4─360580号公報に記載
されている技術は、自己整合的にオフセットゲイト構造
を形成することができ、高い生産性を得ることができ
る。この技術は、アルミニウムを材料としてゲイト電極
を形成し、このゲイト電極を陽極とした陽極酸化を行う
ことで、ゲイト電極の周囲に酸化物層を形成し、さらに
この酸化物層の厚さの分でオフセットゲイト領域を形成
するものである。
【0006】この陽極酸化技術を利用して酸化物層を形
成する技術は、陽極酸化の際に印加される電圧を制御す
ることにより、その厚さを制御することができるので、
高い再現性を得ることができる。特にオフセットゲイト
構造を有する薄膜トランジスタにおいては、オフセット
構造の寸法によって、薄膜トランジスタの特性が大きく
異なったものとなってしまうので、オフセットゲイト構
造の寸法を制御性よく形成する技術は重要である。従っ
て、ゲイト電極の周囲に制御性良く陽極酸化物層を形成
する技術は、多数の薄膜トランジスタをその特性を揃え
て形成するために非常に有用な技術となる。
【0007】一方、アクティブマトリクス型の液晶表示
装置の画素領域に配置される薄膜トランジスタのデザイ
ンルールは、極力小さくすることが要請されている。こ
れは、画素の開口率を高めるためである。画素は光が透
過する必要から、なるべく光の透過を遮るものの寸法を
小さくすることが望まれている。
【0008】このような中で、マトリクス状に配置され
たソース線やゲイト線の幅も小さくすることが必要とさ
れている。ソース線やゲイト線の幅は、マトリクス状に
配置された画素領域における薄膜トランジスタに必要な
動作を行わせる範囲で決定される。一般に、必要とする
表示特性を得られる範囲で、配線の電圧降下や時定数を
考え、ソース線やゲイト線の幅は決定される。
【0009】しかし、一方で上記陽極酸化技術を利用し
ようとする場合、ゲイト線に陽極酸化を行わすために電
流を流す必要から、その抵抗値を考慮する必要がある。
即ち、陽極酸化における酸化物層の厚さを決定するの
は、陽極(この場合はゲイト電極)に印加する電圧であ
るが、ゲイト配線における電圧降下が存在すると、画素
毎における薄膜トランジスタのオフセットゲイトの寸法
に違いが出て、結果として画素毎の薄膜トランジスタの
特性にバラツキが出てしまう。そしてこのことは、表示
画面のムラや表示不良の原因となる。
【0010】また、陽極酸化の結果、ゲイト自身の周囲
に陽極酸化物層が形成され、実質的な導電体の部分が狭
くなるので、その分の余裕を予め見ることも必要とされ
る。
【0011】この問題を解決するには、ゲイト配線を太
さと高さを十分な寸法で確保し、その抵抗値を陽極酸化
時において問題とならないレベルのものとする必要があ
る。さらに、近年大面積化が要求されているアクティブ
マトリクス型の液晶表示装置においては、ゲイト線の長
さがさらに長くなるので、この電圧降下の問題が顕在化
する。この問題を避けるためには、さらにゲイト線の太
さと高さを大きなものとしなければなない。
【0012】しかし、ゲイト線の幅を太くすることは、
開口率を低くする原因となるので、なるべく小さな寸法
とする必要がある。また、ゲイト線の高さはプロセス上
の問題からむやみに大きな寸法とすることはできない。
【0013】
【発明は解決しようとする課題】前述したように、アク
ティブマトリクス型の液晶表示装置において、画素領域
に配置される薄膜トランジスタとして、ゲイト電極の周
囲に陽極酸化物層を形成する構成を採用することは有用
なことである。しかし、陽極酸化時に必要とされる電流
を流すために、ゲイト線の抵抗値を十分下げる必要があ
る。そして、そのためには、必要とされるゲイト線の太
さを十分に太くする必要がある。しかし、ゲイト線の太
さを太くすると、画素の開口率が下がってしまう。この
ことは、画面の大面積化を計った場合に顕在化してしま
う。
【0014】本明細書で開示する発明では、この問題を
解決し、大面積のアクティブマトリクス型の液晶表示装
置において、画素の開口率を確保した上で、さらに画素
毎に均一な特性を有する薄膜トランジスタを形成する技
術を提供することを課題とする。
【0015】また、このゲイト電極の周囲に陽極酸化物
を形成する技術におけるゲイト線の電圧降下の問題は、
アクティブマトリクス型の液晶表示装置における場合の
みではなく、薄膜トランジスタを用いた集積回路を形成
する場合にもいえることである。また、長い配線の周囲
に陽極酸化物層を形成する場合にもいえることである。
即ち、長い配線の全体に渡って、均一な陽極酸化物を形
成しようとする場合において、その配線の抵抗によって
電圧降下が顕在化する場合、形成される陽極酸化物の厚
さもその電圧降下に従ったものとなってしまう。この問
題を解決するには、ゲイト線や配線を太くすればよい
が、集積回路では、その寸法が制限されてしまうのが一
般的である。
【0016】本細書で開示する発明では、このような長
い配線を有する集積回路の作製に際して陽極酸化技術を
適用する場合において、均一な陽極酸化物を形成する技
術を提供することを課題とする。
【0017】
【課題を解決するための手段】本明細書で開示する発明
の一つは、1本のゲイト線に対して多数の絶縁ゲイト型
電界効果トランジスタが接続される構成を作製する方法
において、前記ゲイト線を構成するための陽極酸化が可
能が材料の膜を形成する工程と、前記膜に対してパター
ニングを行うことによって、ゲイト線と、前記ゲイト線
から延在した多数のゲイト電極と、前記多数のゲイト電
極に接続された給電線と、を形成する工程と、電解溶液
中において前記給電線に電流を流すことにより少なくも
前記ゲイト電極の露呈した表面に陽極酸化物層を形成す
る工程と、前記給電線を除去する工程と、を有すること
を特徴とする。
【0018】上記構成における絶縁ゲイト型電界効果ト
ランジスタとしては、薄膜半導体を用いたもの、単結晶
珪素基板を用いたものを挙げることができる。
【0019】また上記構成における陽極酸化が可能な材
料としては、アルミニウム、タンタル、タンタルとモリ
ブデンの合金、チタンを挙げることができる。また、こ
れら材料の合金や積層体を利用することができる。また
これら材料を主成分とする材料を用いることもできる。
一般的には、アルミニウムまたはアルミニウムを主成分
とする材料を用いることが好ましい。これは、その抵抗
値が最も低いからである。例えば、タンタルの抵抗率が
180(μΩ/cm)、クロムの抵抗率55(μΩ/c
m)であるのに対して、アルミニウムの抵抗率は3(μ
Ω/cm)と桁違いに低い。
【0020】上記構成の具体的な例を図1を用いて説明
する。図1に示すのは、図3に示す多数の薄膜トランジ
スタ(例えばその一つは301で示される)が集積化さ
れた構成を得るための作製工程を示すものである。図3
に示す構成においては、303で示すゲイト線に2つの
薄膜トランジスタが接続されている状態が示されてい
る。
【0021】図3に示す構成の一つの薄膜トランジスタ
(例えば301で示される)を作製するには、まず図1
(B1)と(B2)に示されるように、陽極酸化が可能
な材料であるアルミニウムを主成分とする材料の膜をパ
ターニングして得られるゲイト線106とゲイト電極1
04と陽極酸化時に利用される給電線107を同時に形
成する。なお、(B1)に示すA−A’の断面図が(B
2)である。
【0022】そして電解溶液中において、上記ゲイト線
106とゲイト電極104と給電線107を陽極として
陽極酸化を行う。この陽極酸化時に必要とされる電流
は、給電線107から供給される。この陽極酸化工程に
よって、陽極酸化物層105が形成される。
【0023】陽極酸化工程の終了後に給電線107を除
去し、図1(C1)に示すような状態を得る。
【0024】図1に示す構成においては、給電線107
とゲイト線106とは、同一の出発膜から形成されるも
ので、同じ膜厚を有している。そして、給電線107
は、陽極酸化時における電圧降下を抑制するために、十
分その幅が太いものとなっている。即ち、単位長さ当た
りの給電線107の抵抗は、ゲイト線106の単位長さ
当たりの抵抗に比較して低いものとなっている。
【0025】他の発明の構成は、陽極酸化が可能な材料
でなる配線を有する半導体集積回路の作製方法であっ
て、前記配線のパターニングの際に前記配線に少なくと
も並列に接続された給電線を同時に形成する工程と、電
解溶液中において前記給電線に電流を流すことにより少
なくも前記配線の露呈した表面に陽極酸化物層を形成す
る工程と、前記給電線を除去する工程と、を有すること
を特徴とする。
【0026】上記構成においては、給電線の幅を十分太
いものとすることによって、単位長さ当たりの給電線の
抵抗を、配線の単位長さ当たりの抵抗に比較して低いの
とすることができる。そして、陽極酸化時の給電線おけ
る電圧降下を抑制することで、ゲイト線が長いものとな
っても均一な陽極酸化物層を形成することができる。
【0027】
【作用】1本のゲイト線に多数の薄膜トランジスタのゲ
イト電極が接続される構成において、ゲイト線とは別に
全ての薄膜トランジスタのゲイト電極に共通な十分に低
い抵抗を持った給電線を配置することにより、陽極酸化
によって、ゲイト電極の周囲に陽極酸化物層を形成する
際に、ゲイト線による電圧降下の問題を解決することが
できる。また同時にゲイト線は細くすることが可能であ
るので、集積回路の微細化を実現することができる。
【0028】
【実施例】
〔実施例1〕本実施例では、アクティブマトリクス型の
液晶表示装置において、マトリクス状に配置された画素
のそれぞれに配置される薄膜トランジスタに本明細書で
開示する発明を適用する場合の例を示す。図1にアクテ
ィブマトリクス型の液晶表示装置の画素領域の構成を示
す。図1に示されているのは、1つの画素の状態である
が、実際には数百×数百の数でもって多数の画素が配置
されている。
【0029】まず図1(A2)に示すようにガラス基板
101上に非晶質珪素膜または結晶性珪素膜を形成し、
パターニングを施すことにより、薄膜トランジスタの活
性層102を形成する。一般的に活性層の厚さは数百Å
〜数千Åである。
【0030】なお、一般的にガラス基板101上には、
図示されてはいないが、下地膜として酸化珪素膜や窒化
珪素膜が形成されている。また、図1(A1)のA−
A’で切った断面が図1(A2)である。
【0031】次に(B2)に示すようにゲイト絶縁膜と
して機能する酸化珪素膜103を成膜する。ゲイト絶縁
膜の厚さは1000〜1500Å程度である。さらにゲ
イト電極として機能するアルミニウムを主成分とする膜
を4000Åの厚さに形成し、パターニングを施すこと
により、ゲイト電極104を形成する。このアルミニウ
ムを主成分とする膜の形成は、電子ビーム蒸着法または
スパッタ法を用いて行う。
【0032】このアルミニムを主成分とする膜中には、
スカンジウムを0.1 wt%含有させる。これは、後の工
程において、アルミニウムの以上成長に従うヒロックや
ウィスカーの発生を抑えるためである。なお、ヒロック
というのは、アルミニウム内部での異常成長の結果、成
長した部分がぶつかり合って、山型の部分がアルミニウ
ムの表面に生じてしまうこという。また、ウィスカーと
いうのは、アルミニウムの異常成長がその表面から進行
し、ささくれだったような状態になってしまうことをい
う。
【0033】図1(B1)のB−B’で切った断面が
(B2)である。このゲイト電極の形成の際に、同時に
ゲイト配線106と陽極酸化用の給電線107が同時に
形成される。ゲイト電極104とゲイト線106と給電
線107とは、同時に形成されるものであり、この状態
ではつながった状態となっている。
【0034】給電線107は陽極酸化に必要とされる電
流を供給するために十分な幅を確保する。なおその高さ
は、ゲイト電極104の高さと同じであり、無闇に高い
ものとすることはできない。これは、ゲイト電極を高く
し過ぎると、その部分での段差が大きくなりすぎ、その
上に形成れる配線の形成に支障をきたしたり、液晶層
(その厚さは数μmである)への影響が出てしまうため
である。一般にその高さは1μm以下に制限される。一
方、給電線107は後の工程で除去されてしまうので、
最終的な画素の開口率に関係がなく、十分な幅でもって
形成することができる。
【0035】また、ゲイト線106は、後の陽極酸化時
に形成される陽極酸化物層の厚さの分と考慮し、さらに
薄膜トランジスタの動作に支障の範囲において、その幅
を狭くすることができる。このことは、画素の開口率の
向上に寄与する。
【0036】ゲイト電極104を形成したら、電解溶液
中においてゲイト電極104を陽極とした陽極酸化を行
うことにより、陽極酸化物層105を形成する。ここで
は、電解溶液として、アンモニアでpH調整したエチレ
ングルコール溶液を用いる。なお実際には、陽極酸化用
の電流が流れ、電解溶液に浸かっている部分が全て陽極
となり、陽極酸化物層が形成される。
【0037】この陽極酸化工程において、ゲイト線10
6とゲイト電極104と給電性107の露呈した上面及
び側面に酸化物層105が形成される。この酸化物層
は、Al23 を主成分としている。
【0038】このようして、図1(B1)、(B2)に
示すような状態を得る。次に、給電線107を除去する
ことにより、図1(C1)に示すような状態を得る。給
電線の除去は、レジストマスクを用いて除去したい領域
を露呈させ、エッチングを行えばよい。エッチングの方
法としては、塩素系のガスを用いたドライエッチングか
ウエットエッチングにより行えばよい。ウエットエッチ
ングを用いる場合には、まずクロム混酸を用いて表面に
形成されたアルミニウムの酸化物層105を取り除き、
さらにバッファーフッ酸を用いて、アルミニウムを主成
分とする給電線107を除去する。
【0039】なお、C─C’で切った断面が(C3)に
示される。また、給電線107を除去した以外は、同じ
であるので、(C2)と(B2)は同じでる。
【0040】この後、ゲイト電極104とその周囲の酸
化物層105をマスクとして、ソース/ドレイン領域を
形成するための不純物イオンを注入する。ここでは、N
チャネル型の薄膜トランジスタを形成するためにP(リ
ン)のイオンをプラズマドーピング法で注入する。さら
に、不純物イオンの注入後、レーザー光を照射すること
により、不純物イオンが注入された領域におけるPイオ
ンの活性化と損傷の修復とを行う。
【0041】こうして、薄膜トランジスタのソース領域
10とドレイン領域13が自己整合的に形成される。ま
た、チャネル形成領域12とオフセットゲイト領域11
が同時に自己整合的に形成される。オフセットゲイト領
域11は、ゲイト電極104の周囲に陽極酸化によって
形成された酸化物層105の厚さの分がイオンの打ち込
みの際にマスクとなることによって形成される。
【0042】次に図2(A1)及び(A2)に示すよう
に、層間絶縁膜111を形成する。層間絶縁膜111
は、TEOSガスを原料としたプラズマCVD法で成膜
した酸化珪素膜で構成される。またその厚さは7000
Åとする。なお、図2(A1)のD−D’で切った断面
が図2(A2)である。
【0043】次にソース領域10へのコンタクトホール
109の形成と、ドレイン領域13へのコンタクトタク
トホール112との形成を行う。コンタクトホールの形
成は、塩素系のガスを用いたドライエッチングを用いる
ことが好ましい。
【0044】さらに1000Å厚のチタン膜で4000
Å厚のアルミニウムを主成分とする膜を挟んだ構造を有
する3層膜を形成する。ここでは、アルミニウム中に珪
素を0.1 wt%含有させる。
【0045】そしてパターニングを施すことにより、ソ
ース電極110とソース線108、さらにドレイン領域
にコンタクトするドレイン電極113を形成する。ここ
で、ソース電極110は、ソース線108から延在した
ものであり、一体化したのとして形成される。ここでは
ドライエッチング法を用いてパターニングを行う。
【0046】図2(A1)と(A2)に示す状態を得た
後、第2の層間絶縁膜114を形成する。この層間絶縁
膜114は、TEOSガスを原料としたプラズマCVD
法で形成されるもので、その厚さは4000Åとする。
【0047】そしてドレイン電極113へのコンタクト
ホールの形成を行い、画素電極115を形成する。画素
電極115は、ITOでもって形成される。こうして、
図2(B1)、(B2)で示される状態を得る。なお、
図2(B1)のE−E’で切った断面が図2(B2)で
ある。
【0048】以上のようにして、アクティブマトリクス
型の液晶表示装置の画素領域の形成が行われる。ここで
は、1つの画素の作製工程を示したが、実際には、多数
の画素が同様な工程により、同時に形成される。一般に
ゲイト線106には、数百個の薄膜トランジスタが接続
される。
【0049】図3には、本実施例に示す作製工程を使用
して得られたアクティブマトリクス型の液晶表示装置の
画素領域の一部分を示す。図3に示す構成においては、
6つの画素が示されている。図3において、301が画
素電極302に接続された薄膜トランジスタであり、3
03が薄膜トランジスタ301のゲイト電極につながる
ゲイト線である。なお、ゲイト線303の一部分が延在
することによって、ゲイト電極が構成されている。また
304はソース線であり、薄膜トランジスタ301のソ
ース領域に接続されているソース電極に延在している。
【0050】本実施例に示したような作製工程は、大面
積に渡って図1及び図2に示すような構造を多数(数百
×数百以上の単位で)形成する場合に非常に有効であ
る。即ち、ゲイト線106が非常に長くなる場合に、開
口率を確保した上でさらに均一な特性を有する薄膜トラ
ンジスタを多数形成する場合に有効である。
【0051】これは、電圧降下が問題とならないレベル
でその幅を大きくした給電線107(図1(B2)参
照)を用いることによって、ゲイト線の端と端の場所に
おいて、ゲイト電極の周囲に形成される陽極酸化物層の
厚さを必要とする範囲内に収めることができる。即ち、
実質上陽極酸化物層の厚さを同じものとすることができ
る。
【0052】このように、陽極酸化物層の厚さを一定の
範囲に収めることができる結果、オフセットゲイト領域
の寸法の違いも一定の範囲内に収めることができ、薄膜
トランジスタ間における特性の違いを改善することがで
きる。
【0053】本実施例においては、アクティブマトリク
ス型の液晶表示装置の画素領域に作製に、本明細書で開
示する発明を利用する例を示した。しかし、画素領域の
薄膜トランジスタを駆動するために周辺駆動回路の形成
に、本明細書で開示する発明を利用することもできる。
【0054】〔実施例2〕本実施例は、多数の薄膜トラ
ンジスタを同時に形成する場合において、本明細書で開
示する発明を利用した場合の例を示す。なお、本実施例
には、一般的に多数の薄膜トランジスタを同時に形成す
る場合の例を示すが、本実施例に示す場合の特殊な例
が、実施例1に示す例であるといえる。本実施例は、薄
膜トランジスタで構成される各種薄膜集積回路に利用す
ることができる。
【0055】図4に本実施例の例を示す。まず薄膜半導
体でもって、活性層400を形成する。この活性層の材
料については、必要とする材料、または使用できる材料
でもって構成すればよい。そして、図示しないゲイト絶
縁膜を酸化珪素膜等で形成し、さらに陽極酸化が可能な
材料を所定の厚さに成膜する。この陽極酸化が可能な材
料をパターニングすることにより、ゲイト電極402〜
404とゲイト線401、さらには陽極酸化時における
電流の給電線405を形成する。この状態においては、
当然のことながら、ゲイト線401とゲイト電極402
〜404と給電線405とは一体化した状態となってい
る。
【0056】そして陽極酸化を行うことにより、陽極酸
化物層を形成する。この後、点線406で示される部分
を境にして、給電線405の部分を除去することによ
り、(B)に示すような状態を得る。(B)に示す状態
において、400で示される部分が陽極酸化によって形
成された酸化物層である。
【0057】本実施例に示すような構成を採用した場
合、ゲイト線401が長くなっても、陽極酸化時の電圧
降下が実用上無視できる太さで構成された陽極酸化用の
電流供給線405を別に設けてあるので、陽極酸化で形
成され各薄膜トランジスタにおける陽極酸化物層の厚さ
を均一なものとすることができる。
【0058】なお、図4に示す構成においては、全ての
薄膜トランジスタのゲイト電極が給電線405に対して
並列に接続される構成が示されている。しかし、陽極酸
化時の電圧降下が問題とならない範囲で、薄膜トランジ
スタのげイト電極を直列に接続してもよい。例えば、図
5に示すようにゲイト線505に対して複数の薄膜トラ
ンジスタ501〜504が接続される構成において、そ
の中の2つの薄膜トランジスタのゲイト電極が直列にな
るように構成してもよい。これは、ゲイト電極509に
おける電圧降下が無視できる範囲で行うことができる。
即ち、隣合う薄膜トランジスタにおいては、共通のゲイ
ト電極の長さが短くなるので、陽極酸化時におけるその
部分での電圧降下を無視できるからである。
【0059】また図5に示す構成においては、2つの薄
膜トランジスタにおいて共通のゲイト電極を設ける構成
が記載されているが、給電線506を選択的に除去する
際に、507や508で示される部分を除去することに
より、それぞれを独立した薄膜トランジスタとすること
ができる。
【0060】〔実施例3〕本実施例は、実施例1に示す
構成において、後に除去される給電線107の周囲に陽
極酸化がなされないようにする構成に関する。給電線1
07は、最終的に取り除かれてしまうのであるが、ウエ
ットエッチング法を用いる場合には、陽極酸化物が無い
方がエッチングが行い易い。
【0061】従って、本実施例では、陽極酸化後に除去
される領域に予めレジストマスクを形成しておくことに
より、その領域に陽極酸化がなされないようにする。す
ると後のエッチング工程において、アルミニウムを主成
分とする部分のみをエッチング除去すればよいので、エ
ッチング工程が容易なものとなる。
【0062】
【発明の効果】陽極酸化が行われる配線や電極に対し
て、別に陽極酸化用の電流を供給するための給電線を設
けることにより、広い面積に渡って、陽極酸化を均一に
行うことができる。
【0063】例えば、1本のゲイト線に対して多数個の
薄膜トランジスタが配置される構成において、このゲイ
ト線とは別に各薄膜トランジスタのゲイト電極に並列に
接続される電流供給用の給電線を設け、陽極酸化時にこ
の給電線から電流を流すことによって、この1本の給電
線に接続された多数の薄膜トランジスタのゲイト電極に
おいて、形成される陽極酸化物層の厚さを実質的に均一
なものとすることができる。そして、得られる薄膜トラ
ンジスタの特性を揃えることができる。
【0064】また、上記陽極酸化時における電流の供給
用の給電線は、陽極酸化後に除去してしまうことによ
り、最終的に得られる薄膜集積回路においては、ゲイト
線として機能する範囲で微細化されたゲイト線を有する
構成とすることができる。
【0065】また、大面積のアクティブマトリクス型の
液晶表示装置において、ゲイト線が長くなっても、電圧
降下の影響による陽極酸化物の厚さの違いを抑制するこ
とができる。そして、各画素に配置される薄膜トランジ
スタの特性の違いを抑えることができ、ムラのない表示
を得ることができる。
【図面の簡単な説明】
【図1】 実施例に示す画素部分に配置される薄膜トラ
ンジスタの作製工程の概略を示す。
【図2】 実施例に示す画素部分に配置される薄膜トラ
ンジスタの作製工程の概略を示す。
【図3】 実施例に示す画素部分で構成されるアクティ
ブマトリクス型の液晶表示装置の画素領域の一部分を示
す。
【図4】 1本のゲイト線に対して多数の薄膜トランジ
スタが接続された状態を示す。
【図5】 1本のゲイト線に対して多数の薄膜トランジ
スタが接続された状態を示す。
【符号の説明】
101 基板 102、402 活性層 103 ゲイト絶縁膜 104、402〜404 ゲイト電極 105、400 陽極酸化物層 106、303、401、505 ゲイト線 107、405、506 陽極酸化用の給電線 108 ソース線 109 ソース領域へのコン
タクトホール 10 ソース領域 11 オフセットゲイト領域 12 チャネル形成領域 13 ドレイン領域 110、304 ソース電極 111 層間絶縁膜 112 ドレイン領域へのコ
ンタクトホール 113 ドレイン電極 114 層間絶縁膜 115、302 画素電極(ITO電
極) 301、501〜504 薄膜トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】複数のゲイト線と複数のソース配線とがマ
    トリクス状に配置され、1本のゲイト線に複数の薄膜ト
    ランジスタのゲイト電極が接続されている画素領域を有
    するアクティブマトリクス型の液晶表示装置の作製方法
    であって、 基板に、 陽極酸化が可能な材料の膜を形成し、 前記膜をパターニングして、前記画素領域に、複数のゲ
    イト電極が一体的に形成されたゲイト線を複数形成する
    共に、前記ゲイト線1本ごとに、当該複数のゲイト電
    極において連結された陽極酸化用の給電線を当該1本の
    ゲイト線と一体的に形成し、 前記基板が電解溶液に浸かった状態で 、前記給電線に電
    流を流し、前記複数のゲイト電極と共に前記ゲイト線を
    陽極酸化して、露呈した表面に陽極酸化物層を形成し、 前記給電線を除去することを特徴とするアクティブマト
    リクス型の液晶表示装置の作製方法。
  2. 【請求項2】請求項1において、単位長さ当たりの前記
    給電線の抵抗は、前記ゲイト線の単位長さ当たりの抵抗
    に比較して低いことを特徴とするアクティブマトリクス
    型の液晶表示装置の作製方法。
  3. 【請求項3】請求項1または請求項2において、前記給
    電線の幅は前記ゲイト線よりも太いことを特徴とする
    クティブマトリクス型の液晶表示装置の作製方法。
  4. 【請求項4】請求項1乃至請求項のいずれか1項にお
    いて、前記陽極酸化が可能な材料とは、アルミニウムま
    たはアルミニウムを主成分とする材料であることを特徴
    とするアクティブマトリクス型の液晶表示装置の作製方
    法。
JP09125495A 1995-03-24 1995-03-24 アクティブマトリクス型の液晶表示装置の作製方法 Expired - Fee Related JP3474309B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP09125495A JP3474309B2 (ja) 1995-03-24 1995-03-24 アクティブマトリクス型の液晶表示装置の作製方法
US08/600,162 US5861326A (en) 1995-03-24 1996-02-12 Method for manufacturing semiconductor integrated circuit
KR1019960008048A KR100293167B1 (ko) 1995-03-24 1996-03-23 반도체집적회로의제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP09125495A JP3474309B2 (ja) 1995-03-24 1995-03-24 アクティブマトリクス型の液晶表示装置の作製方法

Publications (2)

Publication Number Publication Date
JPH08264799A JPH08264799A (ja) 1996-10-11
JP3474309B2 true JP3474309B2 (ja) 2003-12-08

Family

ID=14021300

Family Applications (1)

Application Number Title Priority Date Filing Date
JP09125495A Expired - Fee Related JP3474309B2 (ja) 1995-03-24 1995-03-24 アクティブマトリクス型の液晶表示装置の作製方法

Country Status (3)

Country Link
US (1) US5861326A (ja)
JP (1) JP3474309B2 (ja)
KR (1) KR100293167B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4324259B2 (ja) * 1998-07-07 2009-09-02 シャープ株式会社 液晶表示装置の製造方法
US6956763B2 (en) 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
JP5044427B2 (ja) * 2008-01-29 2012-10-10 日本放送協会 電子素子の製造方法及び回路基板
JP6278633B2 (ja) * 2013-07-26 2018-02-14 三菱電機株式会社 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2741883B2 (ja) * 1989-02-10 1998-04-22 株式会社日立製作所 液晶パネルの製造方法
JPH0816758B2 (ja) * 1989-02-17 1996-02-21 松下電器産業株式会社 液晶画像表示装置およびその製造方法
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
US5422293A (en) * 1991-12-24 1995-06-06 Casio Computer Co., Ltd. Method for manufacturing a TFT panel
US5576225A (en) * 1992-05-09 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of forming electric circuit using anodic oxidation

Also Published As

Publication number Publication date
KR960036139A (ko) 1996-10-28
JPH08264799A (ja) 1996-10-11
US5861326A (en) 1999-01-19
KR100293167B1 (ko) 2001-10-24

Similar Documents

Publication Publication Date Title
JP3277892B2 (ja) ディスプレイ基板の製造方法
JP3744980B2 (ja) 半導体装置
US20040183083A1 (en) Flat panel display with anode electrode layer as power supply layer and fabrication method thereof
JPH07297407A (ja) 半導体集積回路
KR100395705B1 (ko) 반도체장치형성방법
KR100326528B1 (ko) 표시장치의제조방법
JP2009506563A (ja) アモルファス多結晶シリコン薄膜回路の製造方法
US5866444A (en) Integrated circuit and method of fabricating the same
US5736414A (en) Method for manufacturing semiconductor device
KR100516311B1 (ko) 액티브매트릭스표시장치및그제조방법
KR100201553B1 (ko) Mosfet를 일체화한 전계방출 어레이의 구조 및 그 제조 방법
JP3452981B2 (ja) 半導体集積回路およびその作製方法
JP3474309B2 (ja) アクティブマトリクス型の液晶表示装置の作製方法
KR100297064B1 (ko) 반도체 장치의 제작방법
JPH08321620A (ja) 回路基板
US5521461A (en) Method for producing microdot-emitting cathodes on silicon for compact flat screens and resulting products
JP3375814B2 (ja) アクティブマトリクス表示装置
JP4024326B2 (ja) 半導体装置の作製方法
JP4197270B2 (ja) 半導体集積回路の作製方法
JPH0936378A (ja) 半導体装置
JP4936611B2 (ja) アレイ基板の製造方法
JPH07321337A (ja) 半導体集積回路およびその作製方法
JP3232050B2 (ja) 絶縁ゲイト型電界効果半導体装置の作製方法
JPH11145483A (ja) 絶縁ゲイト型電界効果半導体装置
JP3963663B2 (ja) 半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees