JP2002050754A - 半導体装置とその製造方法、放射線検出装置とそれを用いた放射線検出システム - Google Patents

半導体装置とその製造方法、放射線検出装置とそれを用いた放射線検出システム

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JP2002050754A JP2001131171A JP2001131171A JP2002050754A JP 2002050754 A JP2002050754 A JP 2002050754A JP 2001131171 A JP2001131171 A JP 2001131171A JP 2001131171 A JP2001131171 A JP 2001131171A JP 2002050754 A JP2002050754 A JP 2002050754A
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Chiori Mochizuki
千織 望月
Minoru Watanabe
実 渡辺
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Abstract

(57)【要約】 【課題】 大面積パネル、または、パネル周辺部のスペ
ースを極小化した、狭額縁パネルの製造を、安定に且つ
高歩留りで可能とするような、構成の半導体装置を提供
する。 【解決手段】 基板上に複数の薄膜トランジスタ（以
下、ＴＦＴ）により、複数の画素が構成されているＴＦ
Ｔ基板において、ＴＦＴ基板の周囲に一定電位に接続さ
れた周囲配線Ｓｃが接地されている。基板上に複数のＴ
ＦＴにより、複数の画素が構成されているＴＦＴ基板を
有する半導体装置において、ＴＦＴの駆動配線が配線抵
抗Ｒｓを介してそれぞれ接続され、ＴＦＴ基板の１画素
は、ＴＦＴと光電変換素子とから構成され、光電変換素
子のバイアス配線とＴＦＴの駆動配線が接続されてお
り、ＴＦＴ基板の周囲にＴＦＴ基板切断用のスライスラ
インを有し、スライスラインとＴＦＴとの間に周囲配線
を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に複数の機
能素子が構成されている半導体装置とその製造方法、放
射線検出装置とそれを用いた放射線検出システムに関す
るものである。
【０００２】
【従来の技術】従来、機能素子として非晶質シリコン薄
膜を用いた薄膜トランジスタは、スイッチ素子として、
液晶表示パネル、有機ＥＬパネルなどの表示デバイス、
更には、ＴＦＴ素子と同様の非晶質シリコン薄膜を用い
たＰＩＮ型フォトダイオード、または、ＭＩＳ型フォト
キャパシター、ＴＦＴ型光センサーなどの光電変換素子
（以下、光センサー素子と称す）と組み合わせた光セン
サーパネルなどに広く利用されている。
【０００３】また、最近では、光センサーパネルの医療
分野への応用が検討され、特に、放射線を蛍光体によ
り、可視光に変換し、その光情報を、光センサーパネル
で間接的に読み取るような、放射線撮像装置、更には、
ＴＦＴ素子と直接放射線を電気信号に変換する非晶質セ
レンなどを用いた直接型の放射線撮像装置も開発が進ん
でいる。
【０００４】ここで、図１５にＴＦＴ素子とＰＩＮ型フ
ォトダイオードとから構成されている光センサーパネル
の等価回路を示し、また、図１６にその断面の模式図を
示す。図１５において、符号１０１０はＰＩＮ型光セン
サー、１０２０はＴＦＴ、１０３０は信号配線、１０４
０はＴＦＴ駆動配線、１０５０はＰＩＮ型光センサーの
バイアス配線である。
【０００５】また、図１６において、２０１０はガラス
基板、２０２０はゲート配線、２０３０はゲート絶縁
膜、２０４０はｉ型ａ−Ｓｉ層、２０５０はＳｉＮ層、
２０６０はｎ+ オーミックコンタクト層、２０７０はソ
ース・ドレイン電極、２０８０はセンサー下電極、２１
００，２１１０，２１２０は、それぞれ、Ｐ、Ｉ、Ｎ型
ａ−Ｓｉ層、２０９０はセンサー上電極、２１３０はＳ
ｉＮ保護膜である。
【０００６】そして、画像情報としての入射光は、ＰＩ
Ｎ型光センサー１０１０により光電変換され、同時に、
センサー容量Ｃ１に電荷蓄積される。その後、ＴＦＴ１
０２０をオンすることにより、信号線１０３０とＴＦＴ
駆動配線１０４０のクロス部で形成される容量Ｃ２に電
荷分配され、信号線１０３０の電位変化を読み取り出力
としている。
【０００７】現在、上述の光センサーパネルは、大面積
化、高精細化の要求により、基板サイズの大型化、プロ
セス精度の向上が急務とされているが、膨大な設備投資
が必要となり、更に、立ち上げに要する期間などを考慮
すると、最良の方法とは言えないと思われる。
【０００８】そこで、従来の小型基板用の設備、装置を
用いて、大面積化パネルを目指す方法として、複数のパ
ネルを貼り合わせることより大面積化する構造の半導体
装置が提案されている。
【０００９】その具体例として、図１７に４枚の光セン
サーパネルを貼り合わせ大面積化した放射線画像読取装
置の斜視図を示す。また、図１８に、その模式的断面図
を示す。図１７において、符号３０１０は光センサーパ
ネル、３０２０は基台、３０５０は放射線を可視光に変
換するための蛍光板、３０６０はフレキシブル基板、３
４００はシャーシ部である。
【００１０】図１８において、３０１０は光センサーパ
ネル、３０２０は光センサーパネル３０１０の４枚を定
位置に固定するとともに、下面に配設した電気実装部を
保護するための放射線吸収用の鉛などからなる基台、３
０３０はセンサーパネル３０１０と基台３０２０を貼り
合わせるための第１の接着層、３０５０は放射線を可視
光に変換するための蛍光板、３０４０は蛍光板３０５０
をセンサーパネル３０１０に貼り付ける第２の接着層、
３０７０はセンサーパネル３０１０の駆動用プリント基
板、３０６０はプリント基板３０７０とセンサーパネル
３０１０とを接続するためのフレキシブル基板である。
【００１１】なお、符号３２００は筐体、３２１０は
蓋、３２３０は電気実装部を保護するための鉛などから
なるカバー、３２４０はプリント基板３０７０を固定す
るための足、また、３２５０は基台３０２０を筐体３２
００に固定するためのアングルである。なお、ここで
は、符号３２００，３２５０の各部材によって、シャー
シ部３４００が形成されている。そして、シャーシ部３
４００の中で、放射線センサー部３３００を固定するこ
とによって、センサーユニットが形成されている。
【００１２】
【発明が解決しようとする課題】しかしながら、上述の
ように、複数のパネルを貼り合わせる場合、特に、パネ
ル間のつなぎ目の精度とそのクリアランスとが問題にな
る。
【００１３】図１９に貼り合わせパネルを模式的に描い
た平面図を示す。図２０には、パネルのつなぎ目の中央
部を拡大した図を示す。Ｐは画素ピッチ、Ｐｃは隣接パ
ネル間の画素中心から画素中心までの距離である。通
常、Ｐｃ＜２Ｐ、即ち、画素間のクリアランスを１画素
内に収めることで、画像処理による補正を適正に行うこ
とが可能となる。換言すれば、各光センサーパネルは、
画素端より数１０μｍの位置で、パネル切断を行うこと
が必要となる。
【００１４】このような課題を解決するには、以下の問
題があり、製造上の歩留り、更には、特性上の問題ま
で、影響を及ぼす場合がある。
【００１５】１．光センサーパネルの切断時に、チッピ
ング、ズレなどにより、画素部まで影響が及ぼされる場
合があり、組み立て後に、この信頼性に問題が残る。図
２１に切断部の模式的平面図を示す。図中、４０１０は
画素部、４０２０はＳｉＮ膜など保護膜、４０３０はチ
ッピングなどの欠け、４０４０は切断端面である。これ
から明らかなように、チッピング４０３０が保護膜４０
２０を破壊している。この結果、初期特性上、問題が無
いが、高温・高湿での保存により、出力の変動が確認さ
れている。
【００１６】２．パネル組み立て時の静電気の影響で、
画素破壊が発生する。通常、ガラス基板などの絶縁材料
は、真空チャックステージでの剥離帯電、エアーブロー
などによる摩擦帯電などにより、容易に帯電する。帯電
した状態で、電位差のある物体、具体的には、接地され
たケースなどに接近しただけで、放電が起こり、破壊さ
れる。特に、コーナー部は、その傾向が強く、歩留りの
低下を引き起こしている。
【００１７】３．パネル組み立て時のハンドリングなど
で、静電気が２〜３ｋＶ蓄積され切断面、特に、コーナ
ー部で、１画素が破壊する場合がある。
【００１８】
【課題を解決するための手段】本発明は、上記の問題を
解決するものであり、大面積パネル、または、パネル周
辺部のスペースを極小化した、狭額縁パネルの製造を、
安定に且つ高歩留りで可能とするような、構成の半導体
装置を提供することを目的としている。
【００１９】即ち、本発明の第１の目的は、貼り合わせ
パネルを、精度良く切断し、貼り合わせるために、切断
の良否を判定するスライスチェック配線を設け、且つ、
信頼性が確保される位置に配し、切断時のチッピングな
どによる保護膜などの破損を電気的にチェックして、組
み立て後の信頼性を確保することにある。
【００２０】また、本発明の第２の目的は、スライスチ
ェック配線を電気的に一定電位に固定することにより、
電気的なクロストークを抑えることである。
【００２１】更に、本発明の第３の目的は、スライスチ
ェック配線をＴＦＴの駆動配線、または、光センサーの
バイアス配線に電気的に接続して、静電気破壊に対する
耐性を向上させると共に、スライスチェック配線を一定
電位に接続することにより、帯電防止機能を持たせ、デ
バイスの安定性と信頼性を確保することにある。
【００２２】このため、本発明では、基板上に複数のＴ
ＦＴ（薄膜トランジスタ）により複数の画素が構成され
ているＴＦＴ基板を有する半導体装置において前記ＴＦ
Ｔ基板の周囲に該ＴＦＴ基板の切断用のスライスライン
が設けられ、該スライスラインと前記ＴＦＴ基板との間
に周囲配線を有することを特徴とする。
【００２３】この場合、本発明の実施の形態として、前
記周囲配線が、前記ＴＦＴの少なくとも駆動配線、また
は、信号配線に接続されていること、また、前記ＴＦＴ
基板の１画素は、ＴＦＴ素子と光電変換素子とから構成
されており、前記周囲配線は、該光電変換素子のバイア
ス配線と電気的に接続されていることが有効である。
【００２４】
【発明の実施の形態】以下本発明を図面を参照して更に
詳細に説明する。
【００２５】（第１の実施形態）本発明の第１の実施形
態として、ＴＦＴ素子とＭＩＳ型光センサーとから構成
されている放射線画像読み取り装置に適用した半導体装
置について説明する。ここで、図１に、本実施形態の等
価回路が示す。図中、符号１１はＴＦＴ駆動用ドライ
バ、１２は信号処理増幅器、１３はＭＩＳ型光センサー
の駆動用ドライバである。また、Ｃ１１〜Ｃ３５は、Ｍ
ＩＳ型光センサー、Ｔ１１〜Ｔ３５はＴＦＴ、Ｖｇ１〜
Ｖｇ３はＴＦＴ駆動配線、Ｓｉｇ１〜Ｓｉｇ５は信号配
線、Ｖｓ１，Ｖｓ２はバイアス配線である。
【００２６】ＭＩＳ型光センサーＣ１１〜Ｃ３５は、駆
動用ドライバ１３からバイアス配線Ｖｓ１、Ｖｓ２に印
加される光信号を受けるもので、ここでの光信号は、Ｍ
ＩＳ型光センサーに、その電荷を蓄積される。蓄積され
た電荷は、順次、信号線Ｓｉｇ１〜Ｓｉｇ５から信号処
理増幅器を介して、ＴＦＴ（Ｔ１１〜Ｔ３５）により、
読み出される。また、ＴＦＴは、ＴＦＴ駆動用ドライバ
１１から、ＴＦＴ駆動配線Ｖｇ１〜Ｖｇ３を介して、与
えられた信号で、順次、オン／オフする。更に、Ｓｃは
スライスチェック配線であり、ＴＦＴ駆動用ドライバお
よびＭＩＳ型光センサーの駆動用ドライバから接地電位
を与えられている。
【００２７】ここで、この実施の形態での、作製プロセ
スの概略を順に説明する。なお、図２の（ａ）〜（ｅ）
は、光センサーパネルの模式的断面図を示す。
【００２８】（１） 図２の（ａ）に示すように、ガラ
ス基板１０１上に、Ｃｒを、１０００Å厚さで、スパッ
タリング法により成膜し、ＭＩＳ型光センサーの下電極
１０２、ＴＦＴゲート電極１０３、および、ゲート配線
１０４、更には、パネル切断用のスライスラインおよび
スライスチェック配線などを、パターニングする。
【００２９】（２） 次に図２（ｂ）に示すように、プ
ラズマＣＶＤ法により、窒化シリコン膜１０５（Ｓｉ
Ｎ）を、３０００Å厚さで、非晶質シリコン膜１０６ａ
（Ｓｉ）を５０００Å厚さで、オーミック層１０７（ｎ
+ ）を１０００Å厚さで、それぞれ、連続成膜し、ＭＩ
Ｓ型光センサーの下電極とＴＦＴＳ−Ｄ電極とを接合す
るためのコンタクトホール１０８、及び、配線引出し部
などのコンタクトホールなどを、ＣＤＥ法により、開口
する。
【００３０】（３） 次に図２（ｃ）に示すように、ア
ルミニウム（Ａｌ）を１μｍ厚さで、スパッタリング法
により成膜し、ＴＦＴＳ−Ｄ電極１０９、信号線１１
０、光センサーのバイアス配線１１１を、ウエットエッ
チング法により形成する。
【００３１】（４） 更に図２（ｄ）に示すように、Ｔ
ＦＴギャップ部のオーミック層（ｎ + ）を、ＲＩＥ法に
より除去し、ＴＦＴチャネル部１１２を形成する。
【００３２】（５） 更に、図２（ｅ）に示すように、
ＲＩＥ法により、素子間分離を行い、保護膜として、プ
ラズマＣＶＤ法により、窒化シリコン膜１１３（Ｓｉ
Ｎ）を、９０００Å厚さで成膜し、引き出し配線部パッ
ド部などを、ＲＩＥ法により開口する。
【００３３】以上より、単一パネルが作製され、検査工
程により、良品判定が行われることで、前工程が終了す
る。
【００３４】その後、中工程により、光センサーパネル
に電気的な実装を行う。即ち、 （６） ポリイミドをスピンコートし、加熱キュアーす
る。その後、スライスラインに従って、所定のサイズに
切断する。
【００３５】（７） スライスチェック配線によって導
電性の検査を行う。
【００３６】（８） ＴＡＢ接続、ＰＣＢ接続など電気
的な実装を行い、その後、再び導電性の検査を行う。
【００３７】以上により、貼り合わせ前のモジュールが
完成し、以降、後工程により、大面積パネルとして、組
み立てられる。即ち、 （９） 基台にパネルを貼り合わせ、蛍光板を貼り、更
に、Ａｌシートを貼り合わせる。
【００３８】（１０） 筐体に組み込み、最終検査を行
う。
【００３９】以上により、放射線画像読み取り装置に用
いる半導体装置が完成する。駆動用ドライバなどを接続
した後には静電気破壊などの恐れは小さくなるため、ド
ライバの実装が終わった段階で、スライスチェック配線
は切断して取り除いてもよいし、残しておいて問題にな
らない場合にはそのままにしておいてもよい。
【００４０】図３には、光センサーパネルを貼り合わせ
た中央部が拡大して示されている。この実施の形態での
画素サイズは１６０μｍである。図中、画素中心とは、
光センサー部の重心であり、光学的な画素中心である。
その結果、隣接パネルの中心間の距離が、２画素分、即
ち、３２０μｍ以内の設計であれば、実際の切断、およ
び、貼り合わせ余裕が増えることになる。これは、ＴＦ
Ｔの配置により、光センサー部の重心を貼り合わせ、中
央側に配置することにより、達成可能とするものであ
る。なお、この実施の形態では、画素領域の間の距離
が、１６０μｍから１８８μｍおよび２０２μｍに拡大
可能となっている。
【００４１】図４には、光センサーパネルのコーナー部
の概略パターンが示されている。図中、４１はスライス
ライン、４２はスライスチェック配線、４３はＳｉＮ保
護膜、点ａは画素重心である。
【００４２】ここでの検討には、ＳｉＮ保護膜４３が画
素端より２５μｍの位置に配置され、また、このＳｉＮ
保護膜内にスライスチェック配線４２が配置される。こ
の幅は、高温高湿などの信頼性試験により、特性が確保
できる最小幅である。また、スライスは、スライスライ
ンを切り落とすように切断されるが、チッピング、スラ
イスズレなどにより、マージンとして、スライスライン
４１がＳｉＮ保護膜端から４５μｍの位置に設定されて
いる。なお、この領域にＳｉＮ保護膜を配していないの
は、ＳｉＮ保護膜が割れ、画素まで成長することがある
ためである。
【００４３】次に、この実施の形態での、スライスチェ
ックラインの使用方法について述べる。先述のように、
パネル切断時に、予期せぬスライスズレ、または、チッ
ピングなどによって、ＳｉＮ保護膜が破壊する場合、同
時に、スライスチェックラインも破壊される。そこで、
図１に示した、スライスチェック配線に設けたパッドＣ
ｐにより、導電性のチェックを行うことで、異常が確認
でき、良品組センサーパネルへの混同を避けることが可
能となる。
【００４４】その結果、従来、目視確認で行なっていた
判定に比べて、確実で精度の高い検査を行なうことが可
能となる。更に、上述のように、中工程、後工程での要
所要所で、スライスチェック配線による確認を行うこと
により、複数の光センサーパネルを貼り合わせた後で
の、不良発生を皆無とすることが可能になった。
【００４５】特に、静電気などによる画素破壊は、ＴＦ
Ｔ駆動用ドライバや光電変換素子駆動用ドライバなどを
電気的に実装するまで起こりえるので、それらの実装を
行なうまでは適宜行なう。
【００４６】また本実施形態においては機能素子として
ＴＦＴを例として示したが、これに限られるものではな
く、ダイオードや薄膜ダイオードを用いてももちろんよ
い。
【００４７】（第２の実施形態）第１の実施形態におい
ては、素子の駆動用回路は基板の片側に設けられていた
が、高速駆動を実施するために本実施形態においては、
パネルの両側に駆動回路を設けた構成を示す。ここでは
２枚のパネルを貼り合わせる構造について述べる。図５
は貼り合わせ構造の模式的平面図である。図中１０１，
１０２はセンサーパネルである。１０３はアンプＩＣに
接続されるアンプ側引出し配線部、１０４はドライバＩ
Ｃに接続されるドライバ側引出し配線部である。本実施
形態では、各センサーパネルはドライバ側引出し配線部
をパネル両側に配置し、高速駆動を実現させている。
【００４８】第１の実施形態と同様に、ＴＦＴ基板の周
囲にスライスチェック配線を設けて、スライスラインに
おいて切断した後、導電性の検査を行い不良品のチェッ
クを行なうことが可能である。また、パネルの大きさが
一枚で充分な場合には、切断後特に貼り合わせなどは行
わず、一枚で両側にドライバを実装してもよい。また、
画素領域をシャーシ部の極近傍に配置したい場合など
は、センサーパネルを単独で使用し、切断部を必要とさ
れている方向に設置する事により、よりシャーシ近傍か
らの画素読み取りが可能となる。図６にそれを模式的に
描いた平面図を示す。１０５は信号読出し回路、１０６
はセンサー駆動用回路、１０７はシャーシである。図
中、端部画素部Ａをシャーシに近接させることが可能と
なり、シャーシ部の近傍の画像を読み取ることが可能と
なる。
【００４９】また本実施形態においては機能素子として
ＴＦＴを例として示したが、これに限られるものではな
く、ダイオードや薄膜ダイオードを用いてももちろんよ
い。 （第３の実施形態）本発明の第３の実施形態として、Ｔ
ＦＴ素子とＭＩＳ型光電変換素子とから構成されている
放射線画像読み取り装置に用いる半導体装置について説
明する。なお、図７はこの実施の形態における等価回路
を示す。図中１１はＴＦＴ駆動用ドライバ、１２は信号
処理増幅器、１３はＭＩＳ型光電変換素子駆動用ドライ
バである。
【００５０】本実施形態においては、光センサーのバイ
アス配線であるＶｓ１、Ｖｓ２配線を、互いに抵抗Ｒｖ
ｓにより接続している。更に、ＴＦＴ駆動配線であるＶ
ｇ１〜Ｖｇ３配線は、互いに抵抗Ｒｓにより接続され、
Ｖｓ１配線とＶｇ１配線とは、互いに抵抗Ｒｖにより接
続されている。また、スライスチェック配線であるＳｃ
配線は、Ｖｓ４配線と抵抗Ｒｖｃとにより接続され、Ｖ
ｇ１配線と抵抗Ｒｇｃとにより接続されている。または
信号配線と接続してもよい。また、図８に示すようにＴ
ＦＴの駆動配線のみと接続してもよいし、図示はしない
が、バイアス配線のみと接続することも可能である。
【００５１】ＴＦＴ駆動用ドライバから第１番目のＴＦ
Ｔまでの抵抗をＲｏとし、Ｖｇ配線間の抵抗をＲｓとす
ると、抵抗Ｒｓには、Ｖｇ配線に印加したオン電圧Ｖｇ
ｈが隣接ラインに影響を与えない抵抗を、設定すれば良
いことになる。なお、隣接ラインはオフ電圧Ｖｇ１に保
持されている。
【００５２】図９は、上述の等価回路における電位を説
明するための図である。点ａの電位ＶａがＴＦＴのしき
い値電圧Ｖthより低ければ、隣接ラインをオフ状態に保
つことができる。
【００５３】 Vth>Va＝Vg1+(Vgh-Vg1)×Ro/(Rs+2Ro)………（１）式 Rs>Ro(Vg1-Vth-2Vth)/(Vth-Vg1) ここで、Vg1=-5V 、Vgh=15V 、Vth=2V、Ro=100Ωである
ので、Rs>86 Ωとなる。
【００５４】同様に、抵抗Ｒｖについては、光センサー
のバイアス配線Ｖｓが光読み込み時に、Ｖｓｈ＝９Ｖで
あるから、上式のＶｇｈ−Ｖｇ１＝２０Ｖに比較する
と、Ｖｓｈ−Ｖｇ１＝１４Ｖとなり、この結果から、少
なくとも、Ｒｖ＞Ｒｓであれば、Ｖｓ配線の駆動によ
り、ＴＦＴの誤動作は防止できる。また、Ｖｓ電位の変
動を特性上、問題のない範囲とするならば、変動量を１
％以下とする必要があり、抵抗Ｒｖは、Ｒｖ＞１００×
Ｒｏとなる。この実施の形態では、Ｒｖ＞１０ｋΩであ
れば良いことになる。また、Ｒｖｓに関しても、光セン
サーのバイアス電位の変動が１％以下となるために、Ｒ
ｖｓ＞１００×Ｒｏとなる。
【００５５】更に、スライスチェック配線であるＳｃ配
線とＶｇ１配線との接続抵抗Ｒｇｃは、（１）式におい
て、Ｖｇ１＝０Ｖとして計算すれば、Ｒｇｃ＝５５０Ω
となる。また、Ｓｃ配線とＶｓ４配線との接続抵抗Ｒｖ
ｓは、Ｒｖｓ＞１００×Ｒｏであれば、光センサーのバ
イアス電位の変動を１％以下に抑えることが可能とな
る。
【００５６】なお、本実施形態では、各配線間をオーミ
ック層（ｎ+ ）を用いて接続することが可能であり、上
述の各接続抵抗値に十分余裕を持たせて、１ＭΩを標準
として設定した。
【００５７】図１０にＶｇ配線間接続の模式的平面図を
示す。同図において、５１はＡｌ配線、５２はＣｒ配
線、５３はコンタクトホール、５４はｎ+ 接続配線部で
ある。
【００５８】Ｖｇ配線間をｎ+ 層で接続する場合、Ｖｇ
配線は画素領域外では、配線抵抗を低減させるために、
Ｃｒ配線からＡｌ配線にコンタクトホールを介して接続
されており、そのＡｌ配線間はｎ+ 層で接続されてい
る。
【００５９】また、図１０におけるＡ−Ａ部の断面の模
式図を図１１に示す。５８はガラス基板、５５はゲート
絶縁膜、５６は半導体層、５７はｎ+ オーミックコンタ
クト層である。本実施形態では、ｎ+ 層を実施形態１と
同様に、１０００Åとしておりその際のシート抵抗は１
００ｋΩ／□である。画素ピッチが１６０μｍであるた
めに、１０シート以上あれば、１ＭΩで接続できる。し
たがって、本実施形態では１０μｍで配線間を接続して
いる。また、Ｖｓ配線間は同様にｎ+ 層により接続され
る。
【００６０】次にＶｇ配線とスライスチェック配線間の
接続方法について説明する。図１２はその接続形態の模
式的平面図である。スライスチェック配線であるＣｒ配
線はコンタクトホールを介してＶｇ配線と接続されてい
る。図１２におけるＡ−Ａ部の断面の模式図を図１３に
示す。コンタクトホール５３において、Ｖｇ配線５１と
スライスチェックライン５２が接続される。この場合も
配線抵抗が１ＭΩとなるようにｎ+ 層が引き回されてい
る。また導電性のチェックが終了した後は、スライスチ
ェック配線はＴＦＴの駆動配線及び光電変換素子の駆動
配線との接続部において切断し取り除いてもよいし、接
続部の抵抗を調整することによって、素子の駆動の障害
にならないような場合にはそのまま残しておいてもよ
い。
【００６１】また本実施形態においては機能素子として
ＴＦＴを例として示したが、これに限られるものではな
く、ダイオードや薄膜ダイオードを用いてももちろんよ
い。
【００６２】（第４の実施形態）本発明の第４の実施形
態として、スライスチェックラインをＶｓ配線と特別に
抵抗を設けず接続する場合について述べる。なお、図１
４に本実施形態の等価回路を示す。本実施形態では、Ｖ
ｓ４配線とスライスチェック配線Ｓｃとを同一層で接続
している。なお、異なる層間での接合により作成するこ
とも可能である。更に、Ｖｓ１またはＶｓ２配線から、
Ｓｃ配線に接続することも可能である。本実施形態にお
いても、パネルの切断を行なった後に、導電性チェック
用のパットＣｐにおいて導電性のチェックを行なうこと
によって、不良品のチェックを行なうことができ接地電
位では無いが、一定電位に固定されるため、やはり静電
気破壊などから素子を守ることが可能になる。
【００６３】また本発明は液晶パネルなどの狭額縁化に
あたっても有効な手段となる。液晶パネルの場合におい
ては、例えばガラス基板を２枚用意し、該基板上に素子
を形成し、該基板を所望の大きさに切断した後に両基板
を貼り合わせその中間部に液晶を流し込んで、パネルを
形成する。そして、ドライバなどの電気的な実装を行な
う。したがって、液晶パネルなどにおいてもやはり、ス
ライスチェック配線を該駆動配線に接続し、スライスチ
ェック配線の導電性を検査することによって、不良品の
チェックを行なうことができ、ＴＦＴの制御配線とスラ
イスチェック配線を接続することによって、静電気など
による画素破壊を防ぐことができる。また通常液晶パネ
ルの製造工程では基板を貼り合わせて、液晶を注入して
いるために、導電性のチェックは基板を貼り合わせる前
でもあとでもどちらでもよい。また液晶パネルにおいて
は必ずしもこのスライスチェック配線を同電位にする必
要はない。
【００６４】また本実施形態においては機能素子として
ＴＦＴを例として示したが、これに限られるものではな
く、ダイオードや薄膜ダイオードを用いてももちろんよ
い。 （第５の実施形態）図２２は本発明の光電変換装置のＸ
線診断システムへの応用例を示したものである。
【００６５】Ｘ線チューブ６０５０で発生したＸ線６０
６０は患者あるいは被験者６０６１の胸部６０６２を透
過し、蛍光体を上部に実装した光電変換装置６０４０に
入射する。ただし、Ｘ線などの放射線に対して直接感応
性がある物質、例えばＧａＡｓなどを用いた装置におい
ては特に蛍光体を設けずに放射線に感応させることも可
能である。この入射したＸ線には患者６０６１の体内部
の情報が含まれている。Ｘ線の入射に対応して蛍光体は
発光し、これを光電変換して電気的情報を得る。この情
報はディジタルに変換され信号処理手段となるイメージ
プロセッサ６０７０により画像処理され制御室の表示手
段となるディスプレイ６０８０で観察できる。
【００６６】また、この情報は電話回線６０９０等の伝
送手段により遠隔地へ転送でき、別の場所のドクタール
ームなどディスプレイ６０８１に表示もしくは光ディス
ク等の保存手段に保存することができ、遠隔地の医師が
診断することも可能である。また記録手段となるフィル
ムプロセッサ６１００によりフィルム６１１０に記録す
ることもできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す等価回路図であ
る。
【図２】本発明の第１の実施形態のＴＦＴ、及び光電変
換素子部を有するパネル部の作成プロセスの模式的断面
図である。
【図３】本発明の第１の実施形態の貼り合わせパネルの
模式的平面図である。
【図４】本発明の第１の実施形態のパネルのコーナー部
の模式図である。
【図５】本発明の第２の実施形態のパネルの貼り合わせ
た際の図である。
【図６】本発明の第２の実施形態の単一のパネルを用い
た際の図である。
【図７】本発明の第３の実施形態を示す等価回路図であ
る。
【図８】本発明の第３の実施形態の他の例を示す等価回
路図である。
【図９】本発明の第３の実施形態のＴＦＴ駆動用ドライ
バの周辺部の電位を説明するための等価回路図である。
【図１０】ＴＦＴの駆動配線間の接続形態を示す模式的
平面図である。
【図１１】図１０のＡ−Ａ部における断面を示す模式図
である。
【図１２】ＴＦＴの駆動配線とスライスチェック配線間
の接続形態を示す模式的平面図である。
【図１３】図１２のＡ−Ａ部における断面を示す模式図
である。
【図１４】本発明の第４の実施形態を示す等価回路図で
ある。
【図１５】従来の光センサーの平面図である。
【図１６】従来のＰＩＮ型光センサーの断面の模式図で
ある。
【図１７】従来の放射線画像読取装置の斜視図である。
【図１８】従来の放射線画像読取装置の断面の模式図で
ある。
【図１９】貼り合わせパネルの模式的平面図である。
【図２０】貼り合わせパネルのつなぎ目中央部の拡大図
である。
【図２１】パネル切断部の模式的平面図である。
【図２２】本発明の半導体装置をＸ線診断装置に応用し
た場合のシステム図である。
【符号の説明】
１１ ＴＦＴ駆動用ドライバ １２ 信号処理増幅器 １３ ＭＩＳ型光センサーの駆動用ドライバ Ｃ１１〜Ｃ３５ ＭＩＳ型光センサー Ｔ１１〜Ｔ３５ ＴＦＴ Ｖｇ１〜Ｖｇ３ ＴＦＴ駆動配線 Ｓｉｇ１〜Ｓｉｇ５ 信号配線 Ｖｓ１，Ｖｓ２ バイアス配線 Ｓｃ スライスチェック配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/14 Ｈ０１Ｌ 27/14 Ｋ 31/02 31/02 Ａ Ｆターム(参考） 2G088 EE01 FF02 GG19 GG20 JJ05 JJ09 JJ33 JJ36 JJ37 LL12 2G132 AD15 AK02 4M118 AA09 AA10 AB01 BA04 BA05 CA05 CA11 CB06 FB03 FB09 FB13 FB15 FB16 FB17 FB19 GA10 HA21 HA26 HA40 5F033 GG04 VV12 XX37 5F088 AA03 BA16 BA18 BB03 EA04 JA03 JA16 JA17 LA08

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 基板上に複数の機能素子が構成されてい
    る半導体装置において、前記基板の周囲に該基板の切断
    用のスライスラインが設けられ、該スライスラインと前
    記機能素子との間に周囲配線を有する半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記周囲配線は前記基板の切断の良否をチェックするため
    の配線である半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、前
    記周囲配線は一定電位に接続されている半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、前
    記一定電位は接地電位である半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、前
    記周囲配線は導電検査のためのパット部を有している半
    導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、前
    記周囲配線は、前記機能素子の駆動配線、もしくは信号
    配線に接続されている半導体装置。
  7. 【請求項７】 請求項１記載の半導体装置において、前
    記基板上に機能素子としてＴＦＴ素子と光電変換素子が
    構成されており、前記周囲配線は、該光電変換素子のバ
    イアス配線と接続されている半導体装置。
  8. 【請求項８】 請求項６記載の半導体装置において、前
    記基板上に機能素子としてＴＦＴ素子と光電変換素子が
    構成されており、前記周囲配線は、該光電変換素子のバ
    イアス配線と接続されている半導体装置。
  9. 【請求項９】 請求項１記載の半導体装置において、前
    記基板は絶縁性である半導体装置。
  10. 【請求項１０】 請求項１記載の半導体装置において、
    前記機能素子上に波長変換体を有する半導体装置。
  11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、前記波長変換体は蛍光体である半導体装置。
  12. 【請求項１２】 基板上に複数の機能素子が構成されて
    いる半導体装置において、前記基板の周囲に基準電圧源
    に接続された周囲配線を有する半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、前記周囲配線は前記基板の切断の良否をチェックす
    るための配線である半導体装置。
  14. 【請求項１４】 請求項１２記載の半導体装置におい
    て、前記周囲配線が接地電位に保持されている半導体装
    置。
  15. 【請求項１５】 請求項１２記載の半導体装置におい
    て、前記周囲配線は導電検査のためのパット部を有して
    いる半導体装置。
  16. 【請求項１６】 請求項１２記載の半導体装置におい
    て、前記周囲配線は、前記機能素子の駆動配線または、
    信号配線に接続されている半導体装置。
  17. 【請求項１７】 請求項１２記載の半導体装置におい
    て、前記基板上に、前記機能素子としてＴＦＴ素子と光
    電変換素子が構成されており、前記周囲配線は、該光電
    変換素子のバイアス配線と接続されている半導体装置。
  18. 【請求項１８】 請求項１６記載の半導体装置におい
    て、前記基板上に、前記機能素子としてＴＦＴ素子と光
    電変換素子とが構成されており、前記周囲配線は、該光
    電変換素子のバイアス配線と接続されている半導体装
    置。
  19. 【請求項１９】 請求項１２記載の半導体装置におい
    て、前記基板は絶縁性である半導体装置。
  20. 【請求項２０】 請求項１２記載の半導体装置におい
    て、前記機能素子上に波長変換体を有する半導体装置。
  21. 【請求項２１】 請求項２０記載の半導体装置におい
    て、前記波長変換体は蛍光体である半導体装置。
  22. 【請求項２２】 基板上に複数のＴＦＴ（薄膜トランジ
    スタ）により、複数の画素が構成されているＴＦＴ基板
    を有する半導体装置において、 前記ＴＦＴの駆動配線が配線抵抗Ｒｓを介してそれぞれ
    接続され、 前記ＴＦＴ基板の１画素は、前記ＴＦＴと光電変換素子
    とから構成され、該光電変換素子のバイアス配線と前記
    ＴＦＴの駆動配線が接続されており、 前記ＴＦＴ基板の周囲に該ＴＦＴ基板切断用のスライス
    ラインを有し、 該スライスラインと前記ＴＦＴとの間に周囲配線を有す
    る半導体装置。
  23. 【請求項２３】 請求項２２記載の半導体装置におい
    て、前記周囲配線は前記基板の切断の良否をチェックす
    るための配線である半導体装置。
  24. 【請求項２４】 請求項２２記載の半導体装置におい
    て、前記周囲配線は基準電圧源に接続されている半導体
    装置。
  25. 【請求項２５】 請求項２２記載の半導体装置におい
    て、前記周囲配線は接地電位に保持されている半導体装
    置。
  26. 【請求項２６】 請求項２２記載の半導体装置におい
    て、前記周囲配線は導電検査のためのパット部を有して
    いる半導体装置。
  27. 【請求項２７】 請求項２２記載の半導体装置におい
    て、前記周囲配線は、前記ＴＦＴの駆動配線または、信
    号配線に接続されている半導体装置。
  28. 【請求項２８】 請求項２２記載の半導体装置におい
    て、前記周囲配線が、該光電変換素子のバイアス配線と
    接続されている半導体装置。
  29. 【請求項２９】 請求項２７記載の半導体装置におい
    て、前記周囲配線が、該光電変換素子のバイアス配線と
    接続されている半導体装置。
  30. 【請求項３０】 請求項２２記載の半導体装置におい
    て、前記配線抵抗ＲｓがＴＦＴ駆動用ドライバと前記Ｔ
    ＦＴの駆動電極間の抵抗をＲｏとすると、Ｒｓ＞１００
    Ｒｏである半導体装置。
  31. 【請求項３１】 放射線源と、 波長変換体と、 基板上に複数のＴＦＴ（薄膜トランジスタ）により、複
    数の画素が構成されているＴＦＴ基板と、 前記ＴＦＴの駆動配線が配線抵抗Ｒｓを介してそれぞれ
    接続され、 前記ＴＦＴ基板の１画素は、前記ＴＦＴと光電変換素子
    とから構成され、該光電変換素子のバイアス配線と前記
    ＴＦＴの駆動配線が接続されており、 前記ＴＦＴ基板の周囲に該ＴＦＴ基板切断用のスライス
    ラインを有し、 該スライスラインと前記ＴＦＴ基板との間に周囲配線を
    有する放射線検出装置。
  32. 【請求項３２】 請求項３１に記載の放射線検出装置を
    有する放射線検出システムにおいて、 前記放射線検出装置からの信号を処理する信号処理手段
    と、 前記信号処理手段からの信号を記録するための記録手段
    と、 前記信号処理手段からの信号を表示するための表示手段
    と、 前記信号処理手段からの信号を伝送するための伝送処理
    手段と、を備えた放射線検出システム。
  33. 【請求項３３】 請求項２２に記載の半導体装置の製造
    方法において、 前記基板を前記スライスラインによって所定のサイズに
    切断するステップと、前記周囲配線の導電検査を行うス
    テップと、 前記導電検査した後、前記ＴＦＴ駆動用ドライバ、前記
    光電変換素子駆動用ドライバを実装するステップと、を
    備えた半導体装置の製造方法。
  34. 【請求項３４】 請求項３３に記載の半導体装置の製造
    方法において、前記周囲配線を前記ＴＦＴの駆動配線も
    しくは前記光電変換素子のバイアス配線と接続するステ
    ップを備えた半導体装置の製造方法。
  35. 【請求項３５】 請求項３３に記載の半導体装置の製造
    方法において、前記周囲配線の導電検査を行なった後
    に、該周囲配線と前記ＴＦＴの駆動配線もしくは前記光
    電変換素子のバイアス配線との接続部において接続を切
    断するステップを備えた半導体装置の製造方法。
  36. 【請求項３６】 請求項３３に記載の半導体装置の製造
    方法において、前記切断後の複数の基板を貼り合せるス
    テップを備えた半導体装置の製造方法。
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