JP2013012696A - 光電変換素子および光電変換装置 - Google Patents
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Abstract
【課題】ノイズ光の影響を軽減することが可能な光電変換素子および光電変換装置を提供する。
【解決手段】フォトダイオードは、基板上に、第１導電型（例えばｐ型）半導体層、ｉ型半導体層および第２導電型（例えばｎ型）半導体層をこの順に備え、基板と第１導電型半導体層との間に遮光層を有している。第２導電型半導体層側から入射する光に基づいて信号電荷が取り出される（光電変換がなされる）。基板と第１導電型半導体層との間に遮光層が設けられていることにより、第２導電型半導体層側から入射した光のうち、吸収されずに第１導電型半導体層を透過して基板側へ出射した光が遮断されると共に、基板側から第１導電型半導体層へ向かう光が遮断される。
【選択図】図１
【解決手段】フォトダイオードは、基板上に、第１導電型（例えばｐ型）半導体層、ｉ型半導体層および第２導電型（例えばｎ型）半導体層をこの順に備え、基板と第１導電型半導体層との間に遮光層を有している。第２導電型半導体層側から入射する光に基づいて信号電荷が取り出される（光電変換がなされる）。基板と第１導電型半導体層との間に遮光層が設けられていることにより、第２導電型半導体層側から入射した光のうち、吸収されずに第１導電型半導体層を透過して基板側へ出射した光が遮断されると共に、基板側から第１導電型半導体層へ向かう光が遮断される。
【選択図】図１
Description
本開示は、例えば放射線撮像装置やタッチセンサなどに好適な光電変換素子およびこれを用いた光電変換装置に関する。
近年、放射線撮像装置や光学式のタッチパネルでは、光電変換素子として、ＰＩＮ(Positive Intrinsic Negative Diode)フォトダイオードが用いられている。このＰＩＮフォトダイオードは、ｐ型半導体層とｎ型半導体層との間に、いわゆるｉ型の半導体層を挟み込んだ構造を有し、入射光の光量に応じた電荷量の信号電荷を取り出し可能となっている（例えば、特許文献１，２）。
ところが、例えば特許文献２に記載されたＰＩＮフォトダイオードのように、ｐ型、ｎ型およびｉ型の各半導体層を上下方向に積層させた場合、ノイズ光の影響を受ける場合がある。このようなフォトダイオードを例えば放射線撮像装置に用いると、撮影画像の画質が劣化してしまう。
本開示はかかる問題点に鑑みてなされたもので、その目的は、ノイズ光の影響を軽減することが可能な光電変換素子および光電変換装置を提供することにある。
本開示の光電変換素子は、基板上に設けられた第１導電型の第１の半導体層と、第１の半導体層よりも上層に設けられた第２導電型の第２の半導体層と、第１および第２の半導体層間に設けられ、第１および第２の半導体層よりも低い導電性を示す第３の半導体層と、基板と第１の半導体層との間に配設された遮光層とを備えたものである。
本開示の光電変換装置は、複数の画素を含み、各画素が上記本開示の光電変換素子を有するものである。
本開示の光電変換素子および光電変換装置では、第１導電型の第１の半導体層上に、第３の半導体層を挟んで第２導電型の第２の半導体層が設けられている。これにより、第２の半導体層側から入射する光に基づいて信号電荷が取り出される（光電変換がなされる）。基板と第１の半導体層との間に遮光層が設けられていることにより、第２の半導体層側から入射した光のうち、第３および第１の半導体層を透過して基板側へ出射した光が遮断されると共に、基板側から第１の半導体層へ向かう光が遮断される。
本開示の光電変換素子および光電変換装置によれば、基板側から順に、第１導電型の第１の半導体層と、第３の半導体層と、第２導電型の第２の半導体層とが設けられ、かつ基板と第１の半導体層との間には、遮光層が配設されている。これにより、第１の半導体層を介した不要光（ノイズ光）の出入りを抑制することができる。よって、ノイズ光の影響を軽減することが可能となる。
また、これにより、本開示の光電変換装置では、例えば隣接画素間においていわゆるクロストークが発生することを抑制できる。従って、例えば放射線撮像装置では、解像度の低下など撮影画質の劣化を抑制可能となる。また、タッチセンサでは、誤検出を抑制することができる。
以下、本開示における実施の形態について図面を参照して説明する。尚、説明は以下の順序で行う。
１．実施の形態（下部半導体層（ｐ型，多結晶シリコン）よりも下層に遮光層を設けたフォトダイオードの例）
２．変形例１（遮光層の他の配置例）
３．適用例（上記フォトダイオードを用いた光電変換装置（放射線撮像装置，タッチセンサ）の例）
４．変形例２（遮光層とゲート電極とを別層に設けた例）
５．変形例３（下側（ｐ型半導体層）から信号取り出しを行う場合の例）
６．変形例４（下側（ｎ型半導体層）から信号取り出しを行う場合の例）
１．実施の形態（下部半導体層（ｐ型，多結晶シリコン）よりも下層に遮光層を設けたフォトダイオードの例）
２．変形例１（遮光層の他の配置例）
３．適用例（上記フォトダイオードを用いた光電変換装置（放射線撮像装置，タッチセンサ）の例）
４．変形例２（遮光層とゲート電極とを別層に設けた例）
５．変形例３（下側（ｐ型半導体層）から信号取り出しを行う場合の例）
６．変形例４（下側（ｎ型半導体層）から信号取り出しを行う場合の例）
＜実施の形態＞
［構成］
図１は、本開示の光電変換素子の一実施の形態に係るフォトダイオード（フォトダイオード１）の概略構成を表すものである。フォトダイオード１は、入射光の光量（受光量）に応じた電荷量の電荷（光電荷）を発生して内部に蓄積する光電変換素子であり、ｐ型半導体層とｎ型半導体層との間にｉ型半導体層（真性半導体層）を挟み込んでなるＰＩＮ(Positive Intrinsic Negative Diode) フォトダイオードである。
［構成］
図１は、本開示の光電変換素子の一実施の形態に係るフォトダイオード（フォトダイオード１）の概略構成を表すものである。フォトダイオード１は、入射光の光量（受光量）に応じた電荷量の電荷（光電荷）を発生して内部に蓄積する光電変換素子であり、ｐ型半導体層とｎ型半導体層との間にｉ型半導体層（真性半導体層）を挟み込んでなるＰＩＮ(Positive Intrinsic Negative Diode) フォトダイオードである。
フォトダイオード１は、例えば、ガラス等よりなる基板１１側から順に、ｐ型半導体層１２２、ｉ型半導体層１２３およびｎ型半導体層１２４が積層されたものである。具体的には、フォトダイオード１では、基板１１上（詳細には、後述の絶縁膜１２１上）の選択的な領域にｐ型半導体層１２２が設けられ、このｐ型半導体層１２２に対向してコンタクトホールＨ１を有する第１層間絶縁膜１１２Ａが設けられている。第１層間絶縁膜１１２ＡのコンタクトホールＨ１を埋め込むように、ｐ型半導体層１２２上にはｉ型半導体層１２３が設けられており、このｉ型半導体層１２３上にｎ型半導体層１２４が形成されている。ｎ型半導体層１２４上および第１層間絶縁膜１１２Ａ上には、第２層間絶縁膜１１２Ｂが設けられており、この第２層間絶縁膜１１２Ｂにはｎ型半導体層１２４に対向してコンタクトホールＨ２が形成されている。ｎ型半導体層１２４上には、そのコンタクトホールＨ２を介して上部電極１２５が接続されている。
尚、ここでは、基板側（下部側）にｐ型半導体層１２２、上部側にｎ型半導体層１２４をそれぞれ設けた構成を例示したが、これと逆の構造、即ち下部側（基板側）をｎ型、上部側をｐ型とした構造であってもよい。また、ｐ型半導体層１２２が本開示における「第１の半導体層」の一具体例、ｎ型半導体層１２４が「第２の半導体層」の一具体例、ｉ型半導体層１２３が「第３の半導体層」の一具体例にそれぞれ相当する。
絶縁膜１２１は、例えば酸化シリコン（ＳｉＯ2）膜、酸窒化シリコン（ＳｉＯＮx）膜および窒化シリコン膜（ＳｉＮx）のうちの１種よりなる単層膜またはそれらのうちの２種以上よりなる積層膜により構成されている。尚、絶縁膜１２１は、例えば、フォトダイオード１が光電変換装置の各画素に用いられる場合には、同じく各画素に設けられるトランジスタのゲート絶縁膜と同一の層として形成されてもよい（ゲート絶縁膜を兼ねていてもよい）。
ｐ型半導体層１２２は、電気抵抗率の低い半導体材料、例えば多結晶シリコン（ポリシリコン）よりなり、例えばボロン（Ｂ）がドープされてｐ＋領域を形成するものである。ｐ型半導体層１２２の厚みは例えば４０ｎｍ〜５０ｎｍである。本実施の形態では、このｐ型半導体層１２２が、信号電荷取り出しのための下部電極として機能し、後述の蓄積ノードＮに接続されている（ｐ型半導体層１２２が蓄積ノードＮとして機能する）。但し、後述するように、ｎ型半導体層１２４から信号取り出しを行う場合には、ｐ型半導体層１２２は、光電変換のための基準電位供給用の電源配線（後述の端子１３３）に接続されていてもよい。尚、本実施の形態では、このｐ型半導体層１２２が多結晶シリコンよりなる場合を例に挙げて説明するが、ｐ型半導体層１２２は微結晶シリコンであってもよい。
第１層間絶縁膜１１２Ａおよび第２層間絶縁膜１１２Ｂは、例えば酸化シリコン膜および窒化シリコン膜等の絶縁膜を積層したものである。これらの第１層間絶縁膜１１２Ａおよび第２層間絶縁膜１１２Ｂは、例えば、フォトダイオード１が光電変換装置の各画素に用いられる場合には、同じく各画素に設けられるトランジスタの層間絶縁膜と共通の層となっていてもよい。
ｉ型半導体層１２３は、ｐ型半導体層１２２およびｎ型半導体層１２４よりも導電性の低い半導体層、例えばノンドープの真性半導体層であり、例えば非晶質シリコン（アモルファスシリコン）により構成されている。ｉ型半導体層１２３の厚みは、例えば４００ｎｍ〜１０００ｎｍであるが、厚みが大きい程、光感度を高めることができる。特に、本実施の形態のように、ｐ型半導体層１２２、ｉ型半導体層１２３およびｎ型半導体層１２４を上下方向に積層してなる構造の場合、いわゆるプレーナー型の構造（横方向に沿って、ｐ型半導体層とｎ型半導体層との間にｉ型半導体層を挟み込んだ構造）に比べ、ｉ型半導体層１２３の厚みを大きく確保し易い。このため、プレーナー型に比べ、光感度を向上させることができる。
ｎ型半導体層１２４は、例えば非晶質シリコンにより構成され、ｎ＋領域を形成するものである。本実施の形態では、このｎ型半導体層１２４は、上部電極１２５を介して、例えば光電変換のための基準電位供給用の電源配線（後述の端子１３３）に接続されている。但し、後述するように、ｎ型半導体層１２４から信号取り出しを行う場合には、このｎ型半導体層１２４が、後述の蓄積ノードＮに接続されていてもよい（ｎ型半導体層１２４が蓄積ノードＮとして機能してもよい）。このｎ型半導体層１２４の厚みは例えば、１０ｎｍ〜５０ｎｍである。
上部電極１２５は、例えばＩＴＯ(Indium Tin Oxide)等の透明導電膜により構成されており、その表面が受光面となっている。
（遮光層１２０Ａ）
上記フォトダイオード１では、基板１１とｐ型半導体層１２２との間において、例えばｐ型半導体層１２２に対向する領域に、遮光層１２０Ａが設けられている。具体的には、基板１１上の選択的な領域に、遮光層１２０Ａが配設されており、この遮光層１２０Ａを覆って絶縁膜１２１が設けられている。この絶縁膜１２１上に、遮光層１２０Ａに対向してｐ型半導体層１２２が設けられている。絶縁膜１２１は、例えば酸化シリコン膜，酸窒化シリコン膜および窒化シリコン膜のうちの１種よりなる単層膜またはそれらのうちの２種以上よりなる積層膜である。この絶縁膜１２１は、例えばフォトダイオード１が光電変換装置の各画素に用いられる場合には、同じく各画素に設けられるトランジスタのゲート絶縁膜を兼ねていてもよい。
上記フォトダイオード１では、基板１１とｐ型半導体層１２２との間において、例えばｐ型半導体層１２２に対向する領域に、遮光層１２０Ａが設けられている。具体的には、基板１１上の選択的な領域に、遮光層１２０Ａが配設されており、この遮光層１２０Ａを覆って絶縁膜１２１が設けられている。この絶縁膜１２１上に、遮光層１２０Ａに対向してｐ型半導体層１２２が設けられている。絶縁膜１２１は、例えば酸化シリコン膜，酸窒化シリコン膜および窒化シリコン膜のうちの１種よりなる単層膜またはそれらのうちの２種以上よりなる積層膜である。この絶縁膜１２１は、例えばフォトダイオード１が光電変換装置の各画素に用いられる場合には、同じく各画素に設けられるトランジスタのゲート絶縁膜を兼ねていてもよい。
遮光層１２０Ａは、可視光を透過させることなく遮断（吸収または反射）する機能（遮光性能）を有する材料により構成されている。例えば、フォトダイオード１が光電変換装置の各画素に用いられる場合には、同じく各画素に設けられるトランジスタのゲート電極と同層に、かつ同一材料により構成されていることが望ましい。これらの遮光層１２０Ａおよびゲート電極を、同一工程において一括して形成できるためである。遮光層１２０Ａは、また、高融点材料からなることが望ましい。詳細は後述するが、ｐ型半導体層１２２を形成する際のレーザーアニール等において耐熱性が求められるためである。このような金属材料としては、例えばモリブデン（Ｍｏ），タングステン（Ｗ），タンタル（Ｔａ），クロム（Ｃｒ）などが挙げられる。
この遮光層１２０Ａは、本実施の形態では、ｐ型半導体層１２２に対向配置されるが、望ましくは、次のような領域に設けられているとよい。即ち、上記のように、第１層間絶縁膜１１２Ａはｐ型半導体層１２２に対向してコンタクトホールＨ１を有するが、遮光層１２０Ａの設置面Ｄが、そのコンタクトホールＨ１のｐ型半導体層１２２側の開口１２２Ｈと同じかそれよりも大きくなっていることが望ましい。換言すると、遮光層１２０Ａの設置面積が、コンタクトホールＨ１のｐ側半導体層１２２側の開口面積と同等以上であるとよい。また、この遮光層１２０Ａは、端部にテーパ１２０ａ１を有するが、このテーパ１２０ａ１が開口１２２Ｈとオーバーラップしない（一部において重ならない）十分な大きさで設けられていることが、より望ましい。詳細は後述するが、ｐ型半導体層１２２を形成する際のレーザーアニール工程において、多結晶シリコン層をより均一な膜質で形成し易くなるためである。
遮光層１２０Ａは、またｐ型半導体層１２２と同電位に保持されていることが望ましい。ｐ型半導体層１２２とのカップリングにより寄生容量が発生することを抑制できるからである。例えば、遮光層１２０Ａとｐ型半導体層１２２とが、図示しない配線層により電気的に接続されていればよい。尚、遮光層１２０Ａの膜厚は、特に限定されるものではないが、構成材料の持つ遮光性能に応じて適宜設定されるか、あるいはトランジスタのゲート電極と同一工程において形成される場合には、そのゲート電極の厚みと同等となっている。
［製造方法］
上記のようなフォトダイオード１は、例えば次のようにして製造することができる。図２〜図６は、フォトダイオード１の製造方法を工程順に表したものである。
上記のようなフォトダイオード１は、例えば次のようにして製造することができる。図２〜図６は、フォトダイオード１の製造方法を工程順に表したものである。
即ち、まず、基板１１上の選択的な領域に遮光層１２０Ａを形成する。具体的には、図２（Ａ）に示したように、基板１１の全面に渡って、上述した材料等よりなる遮光層１２０Ａを成膜する。尚、この際、遮光層１２０Ａを、トランジスタのゲート電極と同一工程において形成する場合には、ゲート電極材料を所定の厚みで、例えばスパッタ法により成膜する。続いて、図２（Ｂ）に示したように、遮光層１２０Ａを例えばフォトリソグラフィ法を用いて、例えば、ドライエッチングまたはウェットエッチングによりパターニングすることにより、遮光層１２０Ａを形成する。
次いで、図２（Ｃ）に示したように、遮光層１２０Ａを覆うように、上述した材料よりなる絶縁膜１２１を、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により成膜する。この後、絶縁膜１２１上に、例えばＣＶＤ法により、アモルファスシリコン（α−Ｓｉ）層１２２Ａを成膜する。尚、この絶縁膜１２１は、上述のようにＳｉＮｘおよびＳｉＯ2等のうちの１種からなる単層膜あるいはそれらのうちの２種以上よりなる積層膜とすることができるが、積層膜とする場合には、ＳｉＮｘ膜形成後にＳｉＯ2膜を連続成膜することが望ましい。
次いで、図３（Ａ）に示したように、例えば４００℃〜４５０℃の温度下において、脱水素アニール処理を施す。この後、図３（Ｂ）に示したように、例えばエキシマレーザアニール（ＥＬＡ）により、例えば波長３０８ｎｍのレーザ光Ｌを照射し、α−Ｓｉ層１２２Ａを多結晶化する。これにより、絶縁膜１２１上に、ポリシリコン（ｐ−Ｓｉ）層１２２Ｂが形成される。
続いて、図３（Ｃ）に示したように、ｐ−Ｓｉ層１２２Ｂに、例えばボロン（Ｂ）イオンを、例えばイオンインプラ等によりドープする。これにより、絶縁膜１２１上に、ｐ＋領域となるｐ型半導体層１２２が形成される。この後、図３（Ｄ）に示したように、ｐ型半導体層１２２を、例えばフォトリソグラフィ法を用いて島状にパターニングする。
次いで、図４（Ａ）に示したように、基板１１上の全面に渡って（ｐ型半導体層１２２上および絶縁膜１２１上に）、上述した材料等よりなる第１層間絶縁膜１１２Ａを、例えばＣＶＤ法により成膜する。続いて、図４（Ｂ）に示したように、例えばフォトリソグラフィ法を用いたドライエッチングにより、第１層間絶縁膜１１２Ａのｐ型半導体層１２２に対向する領域に、コンタクトホールＨ１を形成する。
続いて、図５（Ａ）に示したように、第１層間絶縁膜１１２Ａ上に、ｉ型半導体層１２３およびｎ型半導体層１２４をこの順に、例えばＣＶＤ法により成膜する。これにより、第１層間絶縁膜１１２ＡのコンタクトホールＨ１を埋め込むようにして、ｐ型半導体層１２２上に、ｉ型半導体層１２３およびｎ型半導体層１２４が積層される。この後、図５（Ｂ）に示したように、ｉ型半導体層１２３およびｎ型半導体層１２４を、例えばフォトリソグラフィ法を用いて、所定の形状にパターニングする。
次いで、図６（Ａ）に示したように、例えばＣＶＤ法により、基板１１の全面に渡って（ｎ型半導体層１２４上および第１層間絶縁膜１１２Ａ上に）、上述した材料よりなる第２層間絶縁膜１１２Ｂを成膜する。この後、図６（Ｂ）に示したように、第２層間絶縁膜１１２Ｂのｎ型半導体層１２４に対向する領域に、例えばフォトリソグラフィ法を用いたドライエッチングによりコンタクトホールＨ２を形成する。
最後に、コンタクトホールＨ２によって第２層間絶縁膜１１２Ｂから露出したｎ型半導体層１２４上に、上述した材料よりなる上部電極１２５を、例えばスパッタ法により成膜する。以上により、図１に示したフォトダイオード１を完成する。
［作用・効果］
フォトダイオード１では、図示しない電源配線から例えば上部電極１２５を介して所定の電位が供給されると、上部電極１２５の側から入射した光は、主にｉ型半導体層１２３において吸収されてキャリアが発生し、吸収量（受光量）に応じた電荷量の信号電荷に変換（光電変換）される。この光電変換によって発生した信号電荷は、例えばｐ型半導体層１２２の側へ蓄積され、光電流として取り出される。
フォトダイオード１では、図示しない電源配線から例えば上部電極１２５を介して所定の電位が供給されると、上部電極１２５の側から入射した光は、主にｉ型半導体層１２３において吸収されてキャリアが発生し、吸収量（受光量）に応じた電荷量の信号電荷に変換（光電変換）される。この光電変換によって発生した信号電荷は、例えばｐ型半導体層１２２の側へ蓄積され、光電流として取り出される。
本実施の形態では、上記のように、ｐ型半導体層１２２が信号電荷取り出しのための下部電極として機能する。これは、ｐ型半導体層１２２が低抵抗の多結晶シリコンよりなることにより、十分に電極として機能させることが可能であるためである。このため、フォトダイオード１では、下部電極を別途設置することが不要である。
ここで、図７に、本実施の形態の比較例に係るフォトダイオード（フォトダイオード１００）の断面構成について示す。フォトダイオード１００は、本実施の形態のフォトダイオード１と同様、ＰＩＮフォトダイオードであり、基板１０１側から順に、ｐ型半導体層１０３、ｉ型半導体層１０５およびｎ型半導体層１０６が積層されたものである。具体的には、基板１０１上の選択的な領域にｐ型半導体層１０３が設けられ、このｐ型半導体層１０３に対向してコンタクトホールＨ１を有する第１層間絶縁膜１０４Ａが設けられている。第１層間絶縁膜１０４ＡのコンタクトホールＨ１を埋め込むように、ｐ型半導体層１０３上にはｉ型半導体層１０５が設けられており、このｉ型半導体層１０５上にｎ型半導体層１０６が形成されている。ｎ型半導体層１０６上および第１層間絶縁膜１０４Ａ上には、第２層間絶縁膜１０４Ｂが設けられており、この第２層間絶縁膜１０４Ｂにはｎ型半導体層１０６に対向してコンタクトホールＨ２が形成されている。ｎ型半導体層１０６上には、そのコンタクトホールＨ２を介して上部電極１０７が接続されている。このような構成において、ｐ型半導体層１０３が多結晶シリコンにより構成され、信号電荷取り出しのための下部電極として機能する。但し、比較例では、ｐ型半導体層１０３が、基板１１上に絶縁膜１０２を介して設けられており、本実施の形態のように、遮光層１２０Ａを有していない。
このような比較例のフォトダイオード１００では、上部電極１０７の側から入射する光Ｌは、例えばｉ型半導体層１０５において吸収され、信号電荷を発生する。ところが、ｐ型半導体層１０３を構成する多結晶シリコンが透明性を有するために、入射した光Ｌのうち、ｉ型半導体層１０５において吸収されなかった一部の光（Ｌ１００）は、ｐ型半導体層１０３を透過した後、基板１１等において反射され、迷光となる。一方、他の領域（例えば基板１１側）からｐ型半導体層１０３を介して不要な光（Ｌ１０１）が入射することもある。このような光Ｌ１００，Ｌ１０１は、ノイズ光となり、例えばフォトダイオード１００が光電変換装置の各画素に設けられる場合には、隣接画素間でのクロストークの発生を招く。
これに対し、本実施の形態では、ｐ型半導体層１２２と基板１１との間に遮光層１２０Ａが設けられている。これにより、例えば図８に示したように、上部電極１２５側からの入射光Ｌのうち、ｉ型半導体層１２３において吸収されなかった一部の光（Ｌ１００）は、ｐ型半導体層１２２を透過してしまうが、遮光層１２０Ａにおいて遮断されるため、他の領域へ拡散しない。一方、例えば基板１１側からｐ型半導体層１２２へ向かう光（Ｌ１０１）についても遮光層１２０Ａにおいて遮断される。よって、ｐ型半導体層１２２を介した不要光（ノイズ光）の出入りが抑制される。加えて、遮光層１２０Ａにおいて反射された光がｉ型半導体層１２３へ戻って吸収されるため、感度が向上する。
また、遮光層１２０Ａを設けることにより、次のようなメリットもある。図９（Ａ），（Ｂ）は、上記比較例に係るフォトダイオード１００の断面構造について模式的に示したものである。ここで、ｐ型半導体層１０３を形成する際には、上述したプロセスと同様、例えばＥＬＡにより非晶質シリコンを多結晶化するが、比較例では、このＥＬＡの後、膜の一部に微結晶の部分（格子欠陥）が生じることがある。微結晶部分が存在すると、後の層間絶縁膜１０４Ａをドライエッチングする工程において、その微結晶部分に孔が形成されてしまう。例えば、図９（Ａ）に模式的に示したように、ｐ型半導体層１０３および第１層間絶縁膜１０２と、基板１０１の一部とを貫通する孔Ｈ１００が形成されることがある。このような孔Ｈ１００が形成された状態で、その上に、ｉ型半導体層１０５，ｎ型半導体層１０６および上部電極１０７が順にＣＶＤ法により成膜されると、例えばｉ型半導体層１０５にシーム（空洞）Ｘが発生する。
このように、比較例ではｉ型半導体層１０３にシームＸが発生するという不具合も生じるが、本実施の形態では、遮光層１２０Ａを有するために、そのようなシームＸの発生を抑制することができる。即ち、本実施の形態では、ＥＬＡの際に、上述したように、遮光層１２０Ａを利用したレーザ照射を行うことにより、格子欠陥の少ない多結晶シリコンが形成され易くなる。このため、第１層間絶縁膜１１２Ａ形成時のドライエッチングによる孔の形成が抑制され、これによって上記シームＸの発生が抑制される。また、遮光層１２０Ａとトランジスタのゲート電極とを同一工程において形成した場合、チャネル層と同じ結晶粒が揃った結晶が形成されるため、微結晶が混じらないという利点もある。
図１０に、遮光層１２０Ａを設けた場合と、そうでない場合（比較例）との各ダイオード特性について示す。このように、暗電流にも大きな違いが生じることがわかる。従って、遮光層１２０Ａを設けることにより、上述のような受光時のノイズ光抑制効果に加え、多結晶シリコンの格子欠陥に起因するシームを抑制でき、暗電流増加を抑制する効果も得られる。
以上のように、本実施の形態では、基板１１上にＰ型半導体層１２２，ｉ型半導体層１２３およびｎ型半導体層１２４を順に積層した構造において、ｐ型半導体層１２２と基板１１との間に遮光層１２０Ａが設けられている。これにより、ｎ型半導体層１２４から入射した光のうち、ｉ型半導体層１２３およびｐ型半導体層１２２を透過して基板１１側へ出射した光を遮断すると共に、基板１１側からｐ型半導体層１２２へ向かう光を遮断することができる。即ち、ｐ型半導体層１２２を介した不要光（ノイズ光）の出入りを抑制することができる。よって、ノイズ光の影響を軽減することが可能となる。
次に、上記実施の形態のフォトダイオードの変形例（変形例１）について説明する。尚、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜変形例１＞
図１１は、変形例に係るフォトダイオード（フォトダイオード１Ａ）の断面構成を表したものである。フォトダイオード１Ａは、上記実施の形態のフォトダイオード１と同様、基板１１側から順に、ｐ型半導体層１２２Ｃ、ｉ型半導体層１２３およびｎ型半導体層１２４が積層されたＰＩＮフォトダイオードである。具体的には、基板１１上の選択的な領域にｐ型半導体層１２２Ｃが設けられ、このｐ型半導体層１２２Ｃに対向してコンタクトホールＨ１を有する第１層間絶縁膜１１２Ａが設けられている。ｎ型半導体層１２４上および第１層間絶縁膜１１２Ａ上には、コンタクトホールＨ２を有する第２層間絶縁膜１１２Ｂが設けられ、ｎ型半導体層１２４上に、コンタクトホールＨ２を介して上部電極１２５が接続されている。そして、ｐ型半導体層１２２Ｃと基板１１との間には、遮光層１２０Ｂが設けられている。
図１１は、変形例に係るフォトダイオード（フォトダイオード１Ａ）の断面構成を表したものである。フォトダイオード１Ａは、上記実施の形態のフォトダイオード１と同様、基板１１側から順に、ｐ型半導体層１２２Ｃ、ｉ型半導体層１２３およびｎ型半導体層１２４が積層されたＰＩＮフォトダイオードである。具体的には、基板１１上の選択的な領域にｐ型半導体層１２２Ｃが設けられ、このｐ型半導体層１２２Ｃに対向してコンタクトホールＨ１を有する第１層間絶縁膜１１２Ａが設けられている。ｎ型半導体層１２４上および第１層間絶縁膜１１２Ａ上には、コンタクトホールＨ２を有する第２層間絶縁膜１１２Ｂが設けられ、ｎ型半導体層１２４上に、コンタクトホールＨ２を介して上部電極１２５が接続されている。そして、ｐ型半導体層１２２Ｃと基板１１との間には、遮光層１２０Ｂが設けられている。
但し、本変形例では、ｐ型半導体層１２２Ｃが微結晶シリコンにより構成されている。上記実施の形態におけるｐ型半導体層１２２が微結晶シリコンであってもよいことは既に述べたが、このように微結晶シリコンを用いた場合、上述の絶縁膜１２１が不要となり、遮光層１２０Ｂを、信号電荷取り出しのための下部電極として機能させることができる。遮光層１２０Ｂは、上記実施の形態の遮光層１２０Ａと同様の材料により構成されている。
このように、ｐ型半導体層１２２Ｃが微結晶シリコンよりなる場合、このｐ型半導体層１２２Ｃを下部電極としての遮光層１２０Ｂ上に設けた構成であってもよい。このような構成であっても、上記実施の形態と同等の効果を得ることができる。
＜適用例＞
図１２は、上記実施の形態および変形例において説明したフォトダイオードを各画素に用いた光電変換装置（光電変換装置２）の全体構成を表すものである。光電変換装置２は、例えば、放射線撮像装置に用いられ、これにより、α線、β線、γ線、Ｘ線に代表される放射線を、例えばシンチレータによって可視光へ変換後に受光することで、放射線に基づく画像情報を電気信号として取得することができる。この放射線撮像装置は、医療用をはじめ、手荷物検査等のその他の非破壊検査用のＸ線撮像装置として使用されるものである。また、間接変換型ＦＰＤ（Flat Panel Detector）および直接変換型ＦＰＤのどちらにも適用可能である。あるいは、光電変換装置２は、例えば光電変換により取得された電気信号に基づいて指やスタイラスなどのタッチの有無を検出可能な、いわゆる光学式のタッチセンサにも用いられる。
図１２は、上記実施の形態および変形例において説明したフォトダイオードを各画素に用いた光電変換装置（光電変換装置２）の全体構成を表すものである。光電変換装置２は、例えば、放射線撮像装置に用いられ、これにより、α線、β線、γ線、Ｘ線に代表される放射線を、例えばシンチレータによって可視光へ変換後に受光することで、放射線に基づく画像情報を電気信号として取得することができる。この放射線撮像装置は、医療用をはじめ、手荷物検査等のその他の非破壊検査用のＸ線撮像装置として使用されるものである。また、間接変換型ＦＰＤ（Flat Panel Detector）および直接変換型ＦＰＤのどちらにも適用可能である。あるいは、光電変換装置２は、例えば光電変換により取得された電気信号に基づいて指やスタイラスなどのタッチの有無を検出可能な、いわゆる光学式のタッチセンサにも用いられる。
この光電変換装置は、基板１１上に、撮像エリアとしての画素部１２を有すると共に、この画素部１２の周辺領域に、例えば行走査部１３、水平選択部１４、列走査部１５およびシステム制御部１６からなる周辺回路（駆動回路）を有している。
画素部１２は、例えば行列状に２次元配置された単位画素Ｐ（以下、単に「画素」と記述する場合もある）を有し、単位画素Ｐは、前述のフォトダイオード１（またはフォトダイオード１Ａ，１Ｂ、以下同様）およびトランジスタ（後述のトランジスタＴｒ１〜Ｔｒ３または１１１Ｂ）を含んでいる。この単位画素Ｐには、例えば画素行ごとに画素駆動線１７（具体的には行選択線およびリセット制御線）が配線され、画素列ごとに垂直信号線１８が配線されている。画素駆動線１７は、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
本実施の形態では、これらのフォトダイオード１およびトランジスタが、基板１１上に並設されており、それらの一部（ここでは、絶縁膜１２１，第１層間絶縁膜１１２Ａ，第２層間絶縁膜１１２Ｂ）が互いに共通の層となっている。フォトダイオード１の絶縁膜１２１は、トランジスタ１１１Ｂのゲート絶縁膜を兼ねている。これらのフォトダイオード１およびトランジスタ１１１Ｂの具体的な構造については後述する。
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１２の各画素Ｐを、例えば行単位で駆動する画素駆動部である。行走査部１３によって選択走査された画素行の各画素Ｐから出力される信号は、垂直信号線１８の各々を通して水平選択部１４に供給される。水平選択部１４は、垂直信号線１８ごとに設けられたアンプや水平選択スイッチ等によって構成されている。
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１４の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１５による選択走査により、垂直信号線１８の各々を通して伝送される各画素の信号が順番に水平信号線１９に出力され、当該水平信号線１９を通して基板１１の外部へ伝送される。
行走査部１３、水平選択部１４、列走査部１５および水平信号線１９からなる回路部分は、基板１１上に直に形成されていてもよいし、あるいは外部制御ＩＣに配設されたものであってもよい。また、それらの回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
システム制御部１６は、基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、放射線撮像装置１の内部情報などのデータを出力するものである。システム制御部１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、水平選択部１４および列走査部１５などの周辺回路の駆動制御を行う。
（画素回路）
画素回路としては、アクティブ駆動方式およびパッシブ駆動方式のいずれのものであってもよい。図１３は、アクティブ駆動方式の画素回路（画素回路１２ａ）の一例である。画素回路１２ａは、フォトダイオード１と、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３（後述のトランジスタ１１１Ｂに相当）と、垂直信号線１８と、画素駆動線１７としての行選択線１７１およびリセット制御線１７２とを含むものである。この例では、フォトダイオード１のｐ側から信号電荷の取り出しがなされる（ｐ型半導体層１２２が蓄積ノードＮに接続されている）。
画素回路としては、アクティブ駆動方式およびパッシブ駆動方式のいずれのものであってもよい。図１３は、アクティブ駆動方式の画素回路（画素回路１２ａ）の一例である。画素回路１２ａは、フォトダイオード１と、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３（後述のトランジスタ１１１Ｂに相当）と、垂直信号線１８と、画素駆動線１７としての行選択線１７１およびリセット制御線１７２とを含むものである。この例では、フォトダイオード１のｐ側から信号電荷の取り出しがなされる（ｐ型半導体層１２２が蓄積ノードＮに接続されている）。
フォトダイオード１の一端には、例えば端子１３３を通じて基準電位Ｖxrefが供給され、他端は蓄積ノードＮに接続されている。蓄積ノードＮには容量成分１３６が存在し、フォトダイオード１で発生した信号電荷は蓄積ノードＮに蓄積される。尚、フォトダイオード１を蓄積ノードＮとグランド（ＧＮＤ）との間に接続した構成としてもよい。
トランジスタＴｒ１は、リセットトランジスタであり、参照電位Ｖrefが与えられる端子１３７と蓄積ノードＮとの間に接続されている。このトランジスタＴｒ１は、リセット信号Ｖrstに応答してオンすることによって蓄積ノードＮの電位を参照電位Ｖrefにリセットするものである。トランジスタＴｒ２は、読出トランジスタであり、ゲートが蓄積ノードＮに、ドレイン側の端子１３４が電源ＶＤＤにそれぞれ接続されている。このトランジスタＴｒ２は、フォトダイオード１で発生した信号電荷をゲートで受け、この信号電荷に応じた信号電圧を出力する。トランジスタＴｒ３は、行選択トランジスタであり、トランジスタＴｒ２のソースと垂直信号線１８との間に接続されており、行走査信号Ｖreadに応答してオンすることにより、トランジスタＴｒ２から出力される信号を垂直信号線１８に出力する。このトランジスタＴｒ３については、トランジスタＴｒ２のドレインと電源ＶＤＤとの間に接続する構成を採ることも可能である。
図１４は、パッシブ駆動方式による画素回路（画素回路１２ｂ）の一例である。この例では、単位画素Ｐが、フォトダイオード１、容量成分１３８およびトランジスタＴｒ（読出し用のトランジスタＴｒ３に相当）を含んで構成されている。トランジスタＴｒは、蓄積ノードＮと垂直信号線１８との間に接続されており、行走査信号Ｖreadに応答してオンすることにより、フォトダイオード１における受光量に基づいて蓄積ノードＮに蓄積された信号電荷を垂直信号線１８へ出力する。この例では、フォトダイオード１のｎ側から信号電荷の取り出しがなされる（ｎ型半導体層１２４が蓄積ノードＮに接続されている）。また、図１５には、このようなパッシブ駆動方式による画素回路の他の例として、トランジスタＴｒを直列に２つ接続した、いわゆるダブルゲート構造の例を示す。ここでは、２つのトランジスタＴｒを直列接続した例を示しているが、トランジスタＴｒが３つ以上直列に接続された構造であってもよい。尚、トランジスタＴｒ（Ｔｒ３）が、上記実施の形態等のトランジスタ１１１Ｂに相当する。
（フォトダイオードおよびトランジスタの断面構成）
図１６は、単位画素Ｐに配置されたフォトダイオード１およびトランジスタ１１１Ｂの断面構成の一例である。但し、この構成例は、上述のパッシブ駆動方式によって駆動されると共に、基板１１側からｐ型半導体層１２２、ｉ型半導体層１２３およびｎ型半導体層１２４をこの順に積層した構造において、上部のｎ型半導体層１２４から信号電荷を取り出す場合の例である。図１６に示したように、フォトダイオード１およびトランジスタ１１１Ｂにおいて、絶縁膜１２１、第１層間絶縁膜１１２Ａおよび第２層間絶縁膜１１２Ｂが互いに共通の層となっており、また、フォトダイオード１の遮光層１２０ａは、トランジスタ１１１Ｂのゲート電極（ゲート電極１２０Ｂ）と同層に設けられており、フォトダイオード１の上部電極１２５が、トランジスタ１１１Ｂの配線層１２８に電気的に接続されている。
図１６は、単位画素Ｐに配置されたフォトダイオード１およびトランジスタ１１１Ｂの断面構成の一例である。但し、この構成例は、上述のパッシブ駆動方式によって駆動されると共に、基板１１側からｐ型半導体層１２２、ｉ型半導体層１２３およびｎ型半導体層１２４をこの順に積層した構造において、上部のｎ型半導体層１２４から信号電荷を取り出す場合の例である。図１６に示したように、フォトダイオード１およびトランジスタ１１１Ｂにおいて、絶縁膜１２１、第１層間絶縁膜１１２Ａおよび第２層間絶縁膜１１２Ｂが互いに共通の層となっており、また、フォトダイオード１の遮光層１２０ａは、トランジスタ１１１Ｂのゲート電極（ゲート電極１２０Ｂ）と同層に設けられており、フォトダイオード１の上部電極１２５が、トランジスタ１１１Ｂの配線層１２８に電気的に接続されている。
トランジスタ１１１Ｂは、例えば電界効果トランジスタ（ＦＥＴ：Field effect transistor）である。このトランジスタ１１１Ｂでは、基板１１上の選択的な領域にゲート電極１２０が設けられ、このゲート電極１２０上に、ゲート絶縁膜としての絶縁膜１２１が形成されている。絶縁膜１２１上に半導体層１２６が形成されており、この半導体層１２６は、チャネル領域と１２６ａと、ＬＤＤ(Lightly Doped Drain)１２６ｂと、ｎ＋領域（またはｐ＋領域）１２６ｃを有している。半導体層１２６は、例えば多結晶シリコン、微結晶シリコンまたは非晶質シリコンにより構成され、望ましくは低温多結晶シリコン（ＬＴＰＳ：Low-temperature Poly Silicon）により構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体により構成されていてもよい。このような半導体層１２６上に設けられた第１層間絶縁膜１１２Ａには、読出し用の信号線や各種の配線に接続された配線層１２８（ソース電極またはドレイン電極）が例えばＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。
尚、図１６では、トランジスタ１１１Ｂは１つだけ図示されているが、上記図１５の回路例に対応する構造例として、２つ（または３つ以上でもよい）のトランジスタ１１１Ｂを、例えば基板１１上に並設させた構造であってもよい。また、トランジスタ１１１Ｂにおいて、ゲート電極の数は必ずしも１つである必要はない。例えば縦方向（厚み方向）に２つのゲート電極が設けられた、いわゆるデュアルゲート構造となっていてもよい。
このように、フォトダイオード１がトランジスタ１１１Ｂと基板１１上に並設される場合には、トランジスタ１１１Ｂのゲート絶縁膜を利用して絶縁膜１２１を設けてもよい。また、ゲート電極１２０と遮光層１２０Ａとを同層に設けることにより、これらを同一のプロセスにおいて一括して形成することができる。ここで、遮光層１２０Ａとしては、上述したように、遮光性能を有し、高融点材料であることが望ましいが、このような材料のうち更にゲート電極１２０としても好適なモリブデンを用いることができる。
尚、遮光層１２０Ａとゲート電極層１２０Ｂとを同層に設ける場合には、遮光層１２０Ａが、ゲート電極層１２０と電気的に分離され、トランジスタ１１１Ｂを避けた領域に設けられていることが望ましい。
上記のような光電変換装置２では、各画素に、遮光層１２０Ａを有するフォトダイオード１が設けられていることにより、例えば隣接画素間におけるクロストークの発生を抑制できる。従って、例えば放射線撮像装置では、解像度の低下など撮影画質の劣化を抑制可能となる。また、タッチセンサでは、誤検出を抑制することができる。
＜変形例２＞
上記のように、光電変換装置において、フォトダイオード１とトランジスタ１１１Ｂが並設されている場合、遮光層（遮光層１２０Ｄ）は、必ずしもゲート電極１２０と同層に設けられる必要はなく、別層に設けられていてもよい。具体的には、図１７に示したようにゲート電極１２０よりも下層に遮光層１２０Ｄが設けられていてもよい。この場合、例えば、基板１１上の全面に渡って遮光層１２０Ｄが配設され、この遮光層１２０Ｄ上に、絶縁膜１２９を介してゲート電極１２０が設けられている。尚、ここでも、上述のパッシブ駆動方式の場合の一例を示す。
上記のように、光電変換装置において、フォトダイオード１とトランジスタ１１１Ｂが並設されている場合、遮光層（遮光層１２０Ｄ）は、必ずしもゲート電極１２０と同層に設けられる必要はなく、別層に設けられていてもよい。具体的には、図１７に示したようにゲート電極１２０よりも下層に遮光層１２０Ｄが設けられていてもよい。この場合、例えば、基板１１上の全面に渡って遮光層１２０Ｄが配設され、この遮光層１２０Ｄ上に、絶縁膜１２９を介してゲート電極１２０が設けられている。尚、ここでも、上述のパッシブ駆動方式の場合の一例を示す。
本変形例のように、ゲート電極１２０と遮光層１２０Ｄとが互いに異なる層に設けられている場合には、遮光層１２０Ｄはトランジスタ１１１Ｂの設置箇所に拘らず、基板１１の全面に渡って配設可能である。これにより、より効果的にノイズ光を遮断することができる。
＜変形例３＞
図１８は、変形例３に係るフォトダイオード１およびトランジスタ１１１Ｂの断面構成の一例を表したものである。図１９は、その画素回路の一例である。本変形例では、ｐ型半導体層１２２が信号電荷を蓄積するノードに接続されており、信号の取り出しを下部（ｐ型半導体層１２２）側から行う。このように、ｐ型半導体層１２２が配線層１３１を介してトラジスタ１１１Ｂの半導体層１２６へ接続され、ｎ型半導体層１２４は、上部電極１２５および電極１３０を介して電源線１７５（図１８には図示せず）に接続されている。尚、この場合、電源線１７５を正電位（例えば１Ｖ）、垂直信号線１８を０Ｖにそれぞれ保持して使用する。
図１８は、変形例３に係るフォトダイオード１およびトランジスタ１１１Ｂの断面構成の一例を表したものである。図１９は、その画素回路の一例である。本変形例では、ｐ型半導体層１２２が信号電荷を蓄積するノードに接続されており、信号の取り出しを下部（ｐ型半導体層１２２）側から行う。このように、ｐ型半導体層１２２が配線層１３１を介してトラジスタ１１１Ｂの半導体層１２６へ接続され、ｎ型半導体層１２４は、上部電極１２５および電極１３０を介して電源線１７５（図１８には図示せず）に接続されている。尚、この場合、電源線１７５を正電位（例えば１Ｖ）、垂直信号線１８を０Ｖにそれぞれ保持して使用する。
＜変形例４＞
図２０は、変形例４に係るフォトダイオード１およびトランジスタ１１１Ｂの断面構成の一例を表したものである。上記適用例では、フォトダイオード１を、基板１１側から順にｐ型半導体層１２２、ｉ型半導体層１２３およびｎ型半導体層１２４を積層した構造としたが、図２０に示したように、基板１１側から、ｎ型半導体層１３２、ｉ型半導体層１２３およびｐ型半導体層１３５の順に積層してもよい。また、この積層構造において、ｎ型半導体層１３２側から信号取り出しを行う場合、ｎ型半導体層１３２が多結晶シリコン（または微結晶シリコン）から構成され、トランジスタ１１１Ｂの半導体層１２６（具体的にはｎ＋領域１２６ｃ）に接続されている。尚、ｎ型半導体層１３２と、半導体層１２６とを接続する際には、上記変形例３のような配線層の設けなくとも、それらが直に接するように形成されていればよい。一方、ｐ型半導体層１３５は、上部電極１２５および電極１３０を介して電源線１７５（図１８には図示せず）に接続されている。尚、本変形例では、ｎ型半導体層１３２が本開示における「第１の半導体層」の一具体例、ｐ型半導体層１３５が「第２の半導体層」の一具体例、ｉ型半導体層１２３が「第３の半導体層」の一具体例にそれぞれ相当する。
図２０は、変形例４に係るフォトダイオード１およびトランジスタ１１１Ｂの断面構成の一例を表したものである。上記適用例では、フォトダイオード１を、基板１１側から順にｐ型半導体層１２２、ｉ型半導体層１２３およびｎ型半導体層１２４を積層した構造としたが、図２０に示したように、基板１１側から、ｎ型半導体層１３２、ｉ型半導体層１２３およびｐ型半導体層１３５の順に積層してもよい。また、この積層構造において、ｎ型半導体層１３２側から信号取り出しを行う場合、ｎ型半導体層１３２が多結晶シリコン（または微結晶シリコン）から構成され、トランジスタ１１１Ｂの半導体層１２６（具体的にはｎ＋領域１２６ｃ）に接続されている。尚、ｎ型半導体層１３２と、半導体層１２６とを接続する際には、上記変形例３のような配線層の設けなくとも、それらが直に接するように形成されていればよい。一方、ｐ型半導体層１３５は、上部電極１２５および電極１３０を介して電源線１７５（図１８には図示せず）に接続されている。尚、本変形例では、ｎ型半導体層１３２が本開示における「第１の半導体層」の一具体例、ｐ型半導体層１３５が「第２の半導体層」の一具体例、ｉ型半導体層１２３が「第３の半導体層」の一具体例にそれぞれ相当する。
以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記適用例では、センサー基板１０において、フォトダイオード１とトランジスタ１１１Ｂとが並設された構成を例示したが、これに限定されず、例えば基板１１上にトランジスタ１１１Ｂおよびフォトダイオード１がこの順に積層された構成であってもよい。
また、本開示の放射線撮像装置は、上記実施の形態で説明した各構成要素を全て備えている必要はなく、また逆に他の層を備えていてもよい。
尚、本開示の光電変換素子および光電変換装置は、以下の（１）〜（１６）に記載したような構成を有してもいてもよい。
（１）基板上に設けられた第１導電型の第１の半導体層と、前記第１の半導体層よりも上層に設けられた第２導電型の第２の半導体層と、前記第１および第２の半導体層間に設けられ、前記第１および第２の半導体層よりも低い導電性を示す第３の半導体層と、前記基板と前記第１の半導体層との間に配設された遮光層とを備えた光電変換素子。
（２）前記第１の半導体層が信号電荷を蓄積するノードに接続されている上記(1)に記載の光電変換素子。
（３）前記第２の半導体層が信号電荷を蓄積するノードに接続されている上記(1)に記載の光電変換素子。
（４）前記第１の半導体層は多結晶シリコンよりなる上記(1)に記載の光電変換素子。
（５）前記第１の半導体層が前記基板上の選択的な領域に設けられ、前記遮光層は、少なくとも前記第１の半導体層に対向する領域に設けられている上記(1)〜(4)のいずれかに記載の光電変換素子。
（６）前記第１の半導体層と前記遮光層との間に絶縁膜を備えた上記(1)〜(5)のいずれかに記載の光電変換素子。
（７）前記基板上にトランジスタを備え、前記絶縁膜は、前記トランジスタのゲート絶縁膜を兼ねている上記(1)〜(6)のいずれかに記載の光電変換素子。
（８）前記基板上にトランジスタを備え、前記遮光層は、前記トランジスタのゲート電極と同層に設けられている上記(1)〜(7)のいずれかに記載の光電変換素子。
（９）前記遮光層は、前記ゲート電極と同一材料により構成されている上記(7)または(8)に記載の光電変換素子。
（１０）前記基板上にトランジスタを備え、前記遮光層は、前記トランジスタのゲート電極とは別層に設けられている上記(1)〜(9)のいずれかに記載の光電変換素子。
（１１）前記絶縁膜は、前記トランジスタのゲート電極よりも下層に設けられ、前記遮光層は、前記絶縁膜と前記基板との間において、前記基板上の全面に渡って設けられている上記(10)のいずれかに記載の光電変換素子。
（１２）前記遮光層は、前記第１の半導体層と同電位に保持されている上記(1)〜(10)のいずれかに記載の光電変換素子。
（１３）前記遮光層は、高融点材料により構成されている上記(1)〜(12)のいずれかに記載の光電変換素子。
（１４）前記第１の半導体層が前記基板上の選択的な領域に設けられ、前記基板および前記第１の半導体層上に設けられると共に、前記第１の半導体層に対向してコンタクトホールを有する層間絶縁膜を備え、かつ前記遮光層の設置面積は、前記コンタクトホールの前記第１の半導体層側の開口面積と同等かそれ以上である上記(1)〜(13)のいずれかに記載の光電変換素子。
（１５）前記第１の半導体層は微結晶シリコンよりなる上記(1)〜(14)のいずれかに記載の光電変換素子。
（１６）ＰＩＮフォトダイオードである上記(1)〜(15)のいずれかに記載の光電変換素子。
（１）基板上に設けられた第１導電型の第１の半導体層と、前記第１の半導体層よりも上層に設けられた第２導電型の第２の半導体層と、前記第１および第２の半導体層間に設けられ、前記第１および第２の半導体層よりも低い導電性を示す第３の半導体層と、前記基板と前記第１の半導体層との間に配設された遮光層とを備えた光電変換素子。
（２）前記第１の半導体層が信号電荷を蓄積するノードに接続されている上記(1)に記載の光電変換素子。
（３）前記第２の半導体層が信号電荷を蓄積するノードに接続されている上記(1)に記載の光電変換素子。
（４）前記第１の半導体層は多結晶シリコンよりなる上記(1)に記載の光電変換素子。
（５）前記第１の半導体層が前記基板上の選択的な領域に設けられ、前記遮光層は、少なくとも前記第１の半導体層に対向する領域に設けられている上記(1)〜(4)のいずれかに記載の光電変換素子。
（６）前記第１の半導体層と前記遮光層との間に絶縁膜を備えた上記(1)〜(5)のいずれかに記載の光電変換素子。
（７）前記基板上にトランジスタを備え、前記絶縁膜は、前記トランジスタのゲート絶縁膜を兼ねている上記(1)〜(6)のいずれかに記載の光電変換素子。
（８）前記基板上にトランジスタを備え、前記遮光層は、前記トランジスタのゲート電極と同層に設けられている上記(1)〜(7)のいずれかに記載の光電変換素子。
（９）前記遮光層は、前記ゲート電極と同一材料により構成されている上記(7)または(8)に記載の光電変換素子。
（１０）前記基板上にトランジスタを備え、前記遮光層は、前記トランジスタのゲート電極とは別層に設けられている上記(1)〜(9)のいずれかに記載の光電変換素子。
（１１）前記絶縁膜は、前記トランジスタのゲート電極よりも下層に設けられ、前記遮光層は、前記絶縁膜と前記基板との間において、前記基板上の全面に渡って設けられている上記(10)のいずれかに記載の光電変換素子。
（１２）前記遮光層は、前記第１の半導体層と同電位に保持されている上記(1)〜(10)のいずれかに記載の光電変換素子。
（１３）前記遮光層は、高融点材料により構成されている上記(1)〜(12)のいずれかに記載の光電変換素子。
（１４）前記第１の半導体層が前記基板上の選択的な領域に設けられ、前記基板および前記第１の半導体層上に設けられると共に、前記第１の半導体層に対向してコンタクトホールを有する層間絶縁膜を備え、かつ前記遮光層の設置面積は、前記コンタクトホールの前記第１の半導体層側の開口面積と同等かそれ以上である上記(1)〜(13)のいずれかに記載の光電変換素子。
（１５）前記第１の半導体層は微結晶シリコンよりなる上記(1)〜(14)のいずれかに記載の光電変換素子。
（１６）ＰＩＮフォトダイオードである上記(1)〜(15)のいずれかに記載の光電変換素子。
１，１Ａ，１Ｂ…フォトダイオード、１２０Ａ〜１２０Ｄ…遮光層、１２１…絶縁膜、１２２…ｐ型半導体層、１２３…ｉ型半導体層、１２４…ｎ型半導体層、１２５…上部電極、１１２Ａ…第１層間絶縁膜、１１２Ｂ…第２層間絶縁膜、２…光電変換装置、１１…基板、１２…画素部、Ｐ…単位画素、１３…行走査部、１４…水平選択部、１５…列走査部、１６…システム制御部、１１１Ｂ…トランジスタ。
Claims (19)
- 基板上に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層よりも上層に設けられた第２導電型の第２の半導体層と、
前記第１および第２の半導体層間に設けられ、前記第１および第２の半導体層よりも低い導電性を示す第３の半導体層と、
前記基板と前記第１の半導体層との間に配設された遮光層と
を備えた光電変換素子。 - 前記第１の半導体層が信号電荷を蓄積するノードに接続されている
請求項１に記載の光電変換素子。 - 前記第２の半導体層が信号電荷を蓄積するノードに接続されている
請求項１に記載の光電変換素子。 - 前記第１の半導体層は多結晶シリコンよりなる
請求項１に記載の光電変換素子。 - 前記第１の半導体層が前記基板上の選択的な領域に設けられ、
前記遮光層は、前記第１の半導体層に対向する領域に設けられている
請求項１に記載の光電変換素子。 - 前記第１の半導体層と前記遮光層との間に絶縁膜を備えた
請求項１に記載の光電変換素子。 - 前記基板上にトランジスタを備え、
前記絶縁膜は、前記トランジスタのゲート絶縁膜を兼ねている
請求項６に記載の光電変換素子。 - 前記基板上にトランジスタを備え、
前記遮光層は、前記トランジスタのゲート電極と同層に設けられている
請求項７に記載の光電変換素子。 - 前記遮光層は、前記ゲート電極と同一材料により構成されている
請求項８に記載の光電変換素子。 - 前記基板上にトランジスタを備え、
前記遮光層は、前記トランジスタのゲート電極とは別層に設けられている
請求項６に記載の光電変換素子。 - 前記絶縁膜は、前記トランジスタのゲート電極よりも下層に設けられ、
前記遮光層は、前記絶縁膜と前記基板との間において、前記基板上の全面に渡って設けられている
請求項１０に記載の光電変換素子。 - 前記遮光層は、前記第１の半導体層と同電位に保持されている
請求項１に記載の光電変換素子。 - 前記遮光層は、高融点材料により構成されている
請求項１に記載の光電変換素子。 - 前記第１の半導体層が前記基板上の選択的な領域に設けられ、
前記基板および前記第１の半導体層上に設けられると共に、前記第１の半導体層に対向してコンタクトホールを有する層間絶縁膜を備え、かつ
前記遮光層の設置面積は、前記コンタクトホールの前記第１の半導体層側の開口面積と同等かそれ以上である
請求項１に記載の光電変換素子。 - 前記第１の半導体層は微結晶シリコンよりなる
請求項１に記載の光電変換素子。 - ＰＩＮフォトダイオードである
請求項１に記載の光電変換素子。 - 複数の画素を含み、
各画素は、
基板上に設けられた第１導電型の第１の半導体層と、
前記第１の半導体層よりも上層に設けられた第２導電型の第２の半導体層と、
前記第１および第２の半導体層間に設けられ、前記第１および第２の半導体層よりも低い導電性を示す第３の半導体層と、
前記基板と前記第１の半導体層との間に配設された遮光層と
を備えた光電変換素子を有する光電変換装置。 - 放射線撮像装置である
請求項１７に記載の光電変換装置。 - 光学式タッチセンサである
請求項１７に記載の光電変換装置。
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