KR20180044679A - 필팩터가 향상된 디지털 엑스레이 검출장치 - Google Patents
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Abstract
본 발명에서는 불투명 금속으로 이루어진 바이어스라인을 PIN다이오드 하부에 배치함으로써 바이어스라인에 의한 PIN다이오드의 개구율의 감소시킴으로써 필팩터를 향상시킬 수 있게 되며, 바이어스라인과 PIN다이오드의 제2전극은 PIN다이오드에 형성된 컨택홀을 통해 전기적으로 접속되어, 상기 제2전극에 바이어스전압 또는 역바이어스전압이 인가된다.
Description
본 발명은 필팩터(fill factor)가 증가한 디지털 엑스레이 검출장치에 관한 것이다.
엑스레이(X-Ray)는 단파장으로 피사체를 쉽게 투과할 수 있으며, 피사체 내부의 밀도에 따라 엑스레이의 투과량이 결정된다. 따라서, 투과되는 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있게 된다.
일반적으로, 의료용 등에 광범위하게 사용되고 있는 필름인화방식의 엑스레이 촬영법은 필름 촬영 후 인화과정을 거쳐야 하기 때문에 일정시간이 흐른 후 그 결과물을 인지할 수 있다는 단점이 존재하였으며, 촬영 후 필름의 보관 및 보존에 있어서 많은 문제점이 있었다.
이러한 문제를 해결하기 위해, 근래 디지털데이터를 이용한 디지털 엑스레이 검출장치(DXD;Digital X-ray Detector)가 제안되고 있다. 종래의 아날로그 엑스레이 검출장치에서는 별도의 필름을 구비하여 피사체를 촬영한 후 촬영된 필름을 인화지에 전사하는데 반해, 디지털 엑스레이 검출장치에서는 별도의 필름과 인화지를 사용하지 않고 피사체의 내부 구조를 표시한다. 즉, 디지털 엑스레이 검출장치에서는 피사체를 투과하는 엑스레이를 가시광선대역의 광으로 변환시킨 후, 변환된 가시광선대역의 광을 전자신호로 변환시키고 전자신호를 다시 영상신호를 변환하여 피사체의 내부 구조를 표시한다.
이러한 디지털 엑스레이 검출장치는 복수의 광감지화소를 구비하고 각각의 광감지화소 내에 입력되는 광을 전기신호를 변환하는 포토컨덕터와 전기신호를 외부로 출력하기 위한 박막트랜지스터가 구비되어 있다.
포토컨덕터는 PIN 다이오드와 상하의 전극으로 구성되어 상기 PIN다이오드에 바이어스전압 또는 역바이어스전압을 인가함에 따라 PIN다이오드의 진성반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 상기 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되어 전류가 발생한다.
그러나, 이러한 구조의 디지털 엑스레이 검출장치에서는 필팩터에 따라 검출장치의 성능이 결정되는데, 광감지화소의 구조 및 포토컨덕터의 구조에 따라 필팩터가 저하되는 문제가 있었다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 필택터가 향상된 디지털 엑스레이 검출장치를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에서는 광감지화소의 개구율을 향상시켜 필팩터를 향상시킨다.
이를 위해, 본 발명에서는 불투명 금속으로 이루어진 바이어스라인을 PIN다이오드 하부에 배치함으로써 바이어스라인에 의한 PIN다이오드의 개구율의 감소시킴으로써 필팩터를 향상시킬 수 있게 된다.
상기 바이어스라인은 기판 또는 게이트절연층 위에 배치될 수 있으며, 박막트랜지스터의 게이트전극 또는 소스전극과 동일한 공정에 의해 형성될 수 있다. 바이어스라인과 PIN다이오드의 제2전극은 PIN다이오드에 형성된 컨택홀을 통해 전기적으로 접속되어, 상기 제2전극에 바이어스전압 또는 역바이어스전압이 인가될 수 있게 된다.
또한, 하나의 광감지화소에 배치되는 바이어스라인은 인접하는 광감지화소의 바이어스라인과는 단선되며, 별도의 연결패턴이 구비되어 상기 컨택홀을 통해 인접하는 광감지화소의 바이어스라인이 전기적으로 접속된다.
본 발명에서는 광감지화소에 배치되어 PIN 다이오드에 바이어스전압 또는 역바이어스전압을 인가하는 바이어스라인을 PIN 다이오드 하부에 배치하여 상기 바이어스라인에 의해 PIN 다이오드에 조사되는 광이 차단되는 것을 방지할 수 있게 된다. 그 결과, 광감지화소의 개구율이 향상되어, 디지털 엑스레이 검출장치의 필팩터를 향상시킬 수 있게 된다.
본 발명에 따르면, 바이어스라인이 PIN 다이오드 하부에 배치됨에 따라 바이어스라인이 PIN 다이오드 상부에 배치되는 구조에 비해 개구율이 약 2.8% 증가하게 되며, 이 증가된 개구율에 대응하는 만큼 디지털 엑스레이 검출장치의 필팩터가 증가한다.
또한, 본 발명에서는 산화물반도체를 박막트랜지스터의 반도체층으로 사용함으로써, 박막트랜지스터의 크기를 감소시킬 수 있게 되므로 필팩터를 더욱향상시킬 수 있게 된다.
도 1은 본 발명에 따른 디지털 엑스레이 검출장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선 단면도.
도 5는 바이어스라인이 포토컨덕터의 상부에 배치된 구조의 디지털 엑스레이 검출장치를 나타내는 도면.
도 6a-도 6d는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선 단면도.
도 5는 바이어스라인이 포토컨덕터의 상부에 배치된 구조의 디지털 엑스레이 검출장치를 나타내는 도면.
도 6a-도 6d는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치를 개략적으로 나타내는 도면이고 도 2는 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치는 엑스레이 검출패널(110)과, 게이트구동부(130), 리드아웃회로부(160), 타이밍제어부(170) 및 바이어스전압 공급부(150)가 포함된다.
검출패널(110)에서는 광원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전변환하여 전기적인 검출신호로 출력한다. 검출패널(110)에는 복수의 광감지화소(P)가 배치된다. 이때, 상기 광감지화소(P)는 수평방향으로 배열된 복수의 게이트라인(GL)과 수직방향으로 배열된 복수의 데이터라인(DL)에 의해 정의된다.
상기 광감지화소(P)는 입력되는 엑스레이를 감지하여 전기적인 신호를 출력한다. 도 2에 도시된 바와 같이, 각각의 광감지화소(P)는 엑스레이를 감지하여 검출전압과 같은 전기신호로 변환하는 포토컨덕터(PC)와, 포토컨덕터(PC)에 의해 변환된 검출전압을 충전하는 커패시터(Cst)와, 게이트신호가 인가됨에 따라 구동하여 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 전달하는 박막트랜지스터(TFT)를 포함한다.
상기 포토컨덕터(PC)는 엑스레이 발생장치로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질로 구성된다. 상기 포토컨덕터(PC)는 예를 들어 a-Se, HgI2,CdTe, PbO, PbI2, BiI3, GaAs, Ge 등으로 구성될 수 있다.
상기 커패시터(Cst)는 포토컨덕터(PC)에 의해 변환된 전기적인 신호를 충전한다. 상기 커패시터(Cst)는 박막트랜지스터(TFT)의 소스전극에 일단이 연결되고 바이어스라인(VL)에 타단이 연결된다. 상기 박막트랜지스터(TFT)는 주사신호를 인가하는 게이트라인(GL)에 게이트전극이 연결되고 검출신호를 전달하는 데이터라인(DL)에 드레인전극이 연결되며 커패시터(Cst)의 일단에 소스전극이 연결된다.
상기 게이트구동부(130)는 게이트라인(GL)을 통해 게이트온 전압레벨을 갖는 게이트신호를 순차적으로 출력한다. 이때, 상기 게이트온 전압레벨은 광감지화소(P)의 박막트랜지스터를 턴-온(turn-on)할 수 있는 전압레벨로서, 상기 광감지화소(P)의 박막트랜지스터가 상기 게이트신호에 응답하여 동작한다.
상기 게이트구동부(130)는 집적회로(IC) 형태로 형성되어 검출패널(110) 위에 직접 실장되거나 상기 검출패널(110)에 접속되는 외부기판(예를 들면, FPC(Flexible Printed Circuit Board)상에 실장될 수도 있지만, 트랜지스터와 같은 각종 소자가 포토공정을 통해 GIP(Gate In Panel) 형태로 검출패널(110) 상에 직접 적층되어 형성될 수도 있다.
바이어스전압 공급부(150)는 바이어스라인(VL)을 통해 광감지화소(P)에 바이어스전압 또는 역바이어스전압을 공급한다. 이때, 상기 바이어스라인(VL)은 접지전압(또는 공통전압)에 대응되는 전압이 공급된다.
리드아웃 회로부(160)는 게이트신호에 응답하여 턴-온된 박막트랜지스터(TFT)로부터 출력되는 검출신호를 리드아웃한다. 상기 박막트랜지스터(TFT)가 턴-온됨에 따라 커패시터(Cst)에 저장된 검출신호가 상기 박막트랜지스터(TFT) 및 데이터라인(DL)을 통해 리드아웃 회로부(160)로 입력된다.
상기 리드아웃 회로부(160)는 오프셋이미지를 리드아웃하는 오프셋 리드아웃구간과, 엑스레이노광 후 광감지화소(P)로부터 출력되는 검출신호를 리드아웃하는 엑스레이 리드아웃구간으로 구성된다. 상기 리드아웃 회로부(160)는 신호검출부 및 멀티플렉서 등을 포함할 수 있다. 또한, 상기 신호검출부는 데이터라인(DL)과 일대일 대응하는 복수의 증폭회로부를 포함하고, 각각의 증폭회로부는 증폭기, 커패시터 및 리셋소자 등을 포함할 수 있다.
상기 타이밍제어부(180)는 제어신호를 생성한 후 출력하여 상기 게이트구동부(130) 및 리드아웃 회로부(160)를 제어한다. 이때, 상기 게이트구동부(130)에 공급되는 제어신호는 개시신호(STV) 및 클럭신호(CPV)을 포함할 수 있으며, 리드아웃 회로부(160)에 공급되는 제어신호는 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK)를 포함할 수 있다.
도 3은 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소(P)의 구조를 나타내는 도면이다. 상기 광감지화소(P)는 실질적으로 검출패널 내에 세로 및 가로방향을 따라 매트릭스형상으로 n×m(여기서, n,m은 자연수)개가 배열되지만, 도면에서는 설명의 편의를 위해 하나의 광감지화소(P)만을 도시하였다.
도 3에 도시된 바와 같이, 상기 검출패널에는 복수의 게이트라인(GL)과 데이터라인(DL)이 서로 수직으로 배치되어 광감지화소(P)를 정의하며, 상기 광감지화소(P)내에는 박막트랜지스터(TFT)가 배치된다.
상기 박막트랜지스터(TFT)는 게이트라인(GL)과 접속되어 외부로부터 게이트신호가 인가되는 게이트전극(211)과, 상기 게이트전극(211)에 게이트신호가 인가됨에 따라 활성화되어 채널층을 형성하는 반도체층(212)과, 상기 데이터라인(DL)에 접속되어 반도체층(212)이 활성화됨에 따라 검출된 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 출력하는 소스전극(214) 및 드레인전극(215)으로 구성된다.
광감지화소(P) 내에는 포토컨덕터(PC)가 구비된다. 상기 포토컨덕터(PC)는 각각 입사되는 광을 감지하여 검출전압과 같은 전기신호로 변환한다. 상기 포토컨덕터(PC)는 광을 전기신호로 변환할 수만 있다면 어떠한 구성이라도 가능하지만, 본 발명에서는 포토컨덕터(PC)로서 주로 포토다이오드를 사용한다. 다시 말해서, 본 발명에서는 상기 포토컨덕터(PC)로서, P형 반도체층, 진성 반도체층 및 N형 반도체로 이루어진 PIN다이오드(254) 구조의 포토다이오드를 사용한다.
상기 광감지화소(P)에 배치되는 각각의 PIN다이오드(254)의 하부 및 상부에는 각각 제1전극(252) 및 제2전극(256)이 배치된다. 도면에서는 상기 제1전극(252) 및 제2전극(256)은 실질적으로 PIN다이오드(254)와 동일한 면적으로 형성되어 각각의 광감지화소(P)내에 배치되지만, 도면에서는 설명의 편의를 위해 제1전극(252) 및 제2전극(256), PIN다이오드(254)를 다른 면적으로 도시하였다. 물론, 상기 제1전극(252) 및 제2전극(256), PIN다이오드(254)는 광감지화소(P)내에 다양한 면적으로 형성할 수 있다.
상기 포토컨덕터(PC)의 하부에는 설정된 폭의 바이어스라인(VL)이 배치되어 상기 PIN다이오드(254a,256b)에 바이어스전압 또는 역바이어스전압을 인가한다. 도면에는 도시하지 않았지만, 상기 바이어스라인(VL)은 박막트랜지스터(TFT)의 게이트전극(211)과 동일한 층에 형성될 수 있지만, 다른 층에 형성될 수도 있다.
상기 바이어스라인(VL)은 광감지화소(P) 내에서 세로방향, 즉 데이터라인(DL)과 실질적으로 평행하게 배치된다. 일반적으로 상기 바이어스라인(VL)은 세로방향, 즉 데이터라인(DL)과 수평하게 배치되어 대응하는 광감지화소열의 복수의 광감지화소(P)의 제2전극(256)과 접속되어 PIN다이오드(254a,256b)에 바이어스전압 또는 역바이어스전압을 인가한다.
그러나, 본 발명에서는 상기 바이어스라인(VL)이 포토컨덕터(PC)의 하부, 예를 들면 게이트라인(GL)과 동일한 평면에 배치되므로, 상기 바이어스라인(VL)을 광감지화소열을 따라 배치하는 경우, 게이트라인(GL)과 전기적으로 접속하게 되어 문제가 발생한다. 이러한 문제를 해결하기 위해, 본 발명에서는 광감지화소(P)에 배치되는 바이어스라인(VL)을 게이트라인(GL)과 일정 거리 이격되도록 배치한다. 따라서, 본 발명에서는 게이트라인(GL)을 두고 서로 인접하는 2개의 광감지화소(P)에 배치되는 바이어스라인(VL) 역시 일정 거리 이격되어 배치되는데, 하나의 광감지화소열을 따라 배치되는 바이어스라인이 각각의 광감지화소(P) 마다 전기적으로 단선되어 하나의 바이어스라인(VL)을 통해 하나의 광감지화소열의 복수의 광감지화소(P)에 바이어스전압 또는 역바이어스전압을 인가할 수 없게 된다.
본 발명에서는 각각의 광감지화소(P)에 배치되는 바이어스라인(VL)을 연결패턴(266)을 통해 전기적으로 접속함으로써, 복수의 바이어스라인(VL)이 하나의 광감지화소열을 따라 배치되는 전압배선으로 작용하도록 하여 광감지화소열의 복수의 광감지화소(P)에 바이어스전압 또는 역바이어스전압을 인가한다.
상기 바이어스라인(VL)은 컨택홀(264)을 통해 포토컨덕터(PC)의 제2전극(256)과 전기적으로 접속된다. 또한, 서로 인접하는 광감지화소(P)의 바이어스라인(VL) 역시 상기 컨택홀(264)을 통해 연결패턴(266)과 접속되어 인접하는 광감지화소(P)의 바이어스라인(VL)을 전기적으로 연결한다. 다시 말해서, 본 발명에 따른 디지털 엑스레이 검출장치에서는 바이어스라인(VL)과 제2전극(256)의 전기적인 접속 및 인접하는 광감지화소(P)의 바이어스라인(VL) 사이의 전기적인 접속이 컨택홀(264)을 통해 이루어진다. 물론, 바이어스라인(VL)과 제2전극(256)의 전기적인 접속을 위한 컨택홀과 인접하는 광감지화소(P)의 바이어스라인(VL) 사이의 전기적인 접속을 위한 컨택홀을 별도로 구성할 수도 있지만, 하나의 컨택홀에 의해 바이어스라인(VL)과 제2전극(256)의 전기적인 접속 및 인접하는 광감지화소(P)의 바이어스라인(VL) 사이의 전기적인 접속을 실행함으로써 디지털 엑스레이 검출장치의 구조를 단순화할 수 있게 된다.
도면에는 도시하지 않았지만, 상기 PIN다이오드(254a,254b)의 상부에는 신틸레이터층(sintillator)이 구비된다. 상기 신틸레이터층은 입력되는 엑스레이와 충돌하여 발광함으로써 엑스레이를 가시광선대역의 광으로 변환하여 출력한다.
상기와 같은 구조의 디지털엑스레이 검출장치에서는 피사체를 투과한 엑스레이가 입사되면, 신틸레이터층에서 입력되는 엑스레이를 가시광선대역의 광으로 변환하며 출력하며, 출력된 가시광선대역의 광이 PIN다이오드(254)로 입력된다. 광이 입력됨에 따라 PIN다이오드(254)의 진성반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 상기 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되어 전류가 발생한다.
게이트신호가 게이트라인(GL)을 통해 박막트랜지스터(TFT)에 인가되어 상기 박막트랜지스터(TFT)가 턴-온되면, PIN다이오드(254)에 발생한 전류가 제1전극(252)에서 상기 박막트랜지스터(TFT)를 통해 검출신호로서 외부로 출력되며, 출력된 검출신호는 리드아웃 회로부(160)로 입력되어 리드아웃된다.
이와 같이, 본 발명에 따른 디지털 엑스레이 검출장치에서는 복수의 광감지화소(P)에서 입력되는 엑스레이를 전기신호를 변환하여 출력하고 출력된 검출신호를 리드아웃함으로써 피사체를 투과한 엑스레이를 판독할 수 있게 된다.
따라서, 종래의 아날로그 엑스레이 검출장치에 비해, 별도의 필름과 인화지가 필요없게 될 뿐만 아니라 촬영후 필름의 보관 및 보존이 필요없게 된다. 또한, 촬영된 엑스레이의 검출신호를 실시간으로 리드아웃할 수 있게 되어, 신속한 피사체 내부구조의 검사가 가능하게 된다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 디지털 엑스레이 검출장치에 대해 좀더 상세히 설명한다.
도 4a는 도 3의 I-I'선 단면도이고 도 4b는 도 3의 II-II'선 단면도로서, 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소(P1)의 구조를 나타내는 도면이다.
도 4a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 상에는 박막트랜지스터(TFT)가 배치된다. 상기 박막트랜지스터(TFT)는 기판(210)에 배치된 게이트전극(211)과, 상기 게이트전극(211) 위에 배치된 게이트절연층(221)과, 상기 게이트절연층(221) 위에 배치된 반도체층(212)과, 상기 반도체층(212) 위에 배치된 소스전극(214) 및 드레인전극(215)으로 구성된다.
상기 게이트전극(211)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트절연층(221)은 SiOx 또는 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 이중의 층으로 이루어질 수 있다.
상기 반도체층(212)은 비정질실리콘과 같은 비정질반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물반도체로 구성될 수 있다. 산화물반도체로 반도체층(212)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동전력을 감소시킬 수 있고 전기이동도를 향상시킬 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터(fill factor)를 향상시키고 노이즈를 감소시킬 수 있을 뿐만 아니라 빠른 데이터의 판독에 따라 동영상 엑스레이의 검출이 가능하게 된다.
물론, 본 발명에 따른 디지털 엑스레이 검사장치의 박막트랜지스터의 반도체층이 산화물반도체물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다. 상기 소스전극(214) 및 드레인전극(215)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다.
박막트랜스터가 구비된 기판(210) 상에는 바이어스라인(VL)이 배치된다. 이때, 상기 바이어스라인(VL)은 게이트전극(211)과 마찬가지로 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 구성되어 게이트전극(211)과 동일한 공정에 의해 형성될 수 있다. 또한, 상기 게이트전극(211) 및 바이어스라인(VL)의 형성시 게이트라인(GL)도 형성된다.
도면에서는 상기 바이어스라인(VL)이 기판(210) 상에 배치되지만, 본 발명이 이러한 구조에만 한정되는 것은 아니다. 상기 바이어스라인(VL)은 게이트절연층(221) 위에 배치될 수도 있다.
박막트랜지스터(TFT) 및 바이어스라인(VL)이 형성된 기판(210)에는 제1보호층(222)이 적층되고 그 위에 제1전극(252), PIN다이오드(254) 및 제2전극(256)이 배치된다. 상기 제1전극(252), PIN다이오드(254a) 및 제2전극(256)은 포토컨덕터(PC)를 형성하여 입사되는 광을 전기신호로 변환시킨다.
상기 제1보호층(222)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제1보호층(222)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.
상기 제1전극(252)은 제1보호층(222)에 형성된 컨택홀을 통해 박막트랜지스터(TFT)의 소스전극(214)과 전기적으로 접속된다. 상기 제1전극(252)은 MoTi으로 구성될 수 있지만, 이러한 특정 금속에 한정되는 것이 아니라 전도성이 좋은 다양한 금속으로 구성될 수 있다. 또한, 상기 제1전극(252)을 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 금속산화물로 구성할 수 있다. 또한, 상기 제2전극(256)은 ITO나 IZO와 같은 투명한 금속산화물로 구성될 수 있다.
상기 PIN다이오드(254)은 제1전극(252)으로부터 N형 반도체층, 진성반도체층, P형 반도체층이 순차적으로 적층됨으로써 구성된다. 제1전극(252) 및 제2전극(256)에 바이어스전압 또는 역바이어스전압이 인가된 상태에서 광이 조사되면 진성반도체층에서 정공과 전자가 생성되며 정공이 P형 반도체층으로 이동하고 전자는 N형 반도체층으로 이동하여 상기 제1전극(252)을 통해 전류가 출력된다.
상기 N형 반도체층, 진성반도체층, P형 반도체층을 형성하는 반도체로는 비정질실리콘(a-Si)을 주로 사용하지만, 이러한 물질에 한정되는 것이 아니라 HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 과 같은 다양한 반도체물질이 사용될 수 있다.
상기 포토컨덕터(PC)가 구비된 기판(210) 위에는 제2보호층(224)이 적층된다. 상기 제2보호층(224)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제2보호층(224)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성될 수도 있다.
상기 제2보호층(224)의 상부에는 연결패턴(266)이 배치된다. 상기 연결패턴(266)은 게이트절연층(221), 제1보호층(222), 포토컨덕트(PC)에 형성된 컨택홀(264)를 통해 바이어스라인(VL)과 전기적으로 접속된다. 상기 연결패턴(226)은 해당 광감지화소에서 인접하는 광감지화소로 연장되어 서로 인접하는 광감지화소의 바이어스라인(VL)을 전기적으로 연결한다. 또한, 상기 홀(264) 내부 표면에는 제2전극(256)이 노출되고 노출된 제2전극(256)이 연결패턴(226)과 접촉함으로써 상기 제2전극(256)이 바이어스라인(VL)과 전기적으로 접속된다.
따라서, 바이어스전압 공급부(150)로부터 공급되는 바이어스전압 또는역바이어스전압이 바이어스라인(VL) 및 연결패턴(266)을 통해 하나의 열에 배치되는 복수의 광감지화소(P)에 공급되며, 컨택홀(264)을 통해 포토컨덕트(PC)의 제2전극(256)에 인가된다.
한편, 상기 제1전극(252)에는 일부 영역이 제거된 개구부(252a)가 형성되어 포토컨덕터(PC)의 홀(264)이 상기 개구부(252a)에 위치한다. 따라서, 홀(264)과 제1전극(252)은 일정 거리 이격되어, 홀(264) 내부 표면으로 제1전극(252)이 노출되어 연결패턴(266)이 제1전극(252)과 전기적으로 접속되는 것을 방지할 수 있게 된다.
상기 연결패턴(266)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속으로 형성될 수 있다.
상기 연결패턴(266)이 배치된 제2보호층(224) 위에는 제3보호층(225)이 구비되며, 그 위에 신틸레이터층(270)이 배치된다.
상기 제3보호층(225)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제3보호층(225)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.
신틸레이터층(270)은 피사체를 투과한 엑스레이를 가시광선대역의 광으로 변환시킨다. 상기 신틸레이터층(270)은 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물로 형성되거나, 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 형성될 수 있다.
또한, 상기 신틸레이터층(270)은 필름형태로 구성되어 기판(210) 상에 직접 부착하여 형성할 수도 있고 신틸레이터물질을 기판(210)상에 직접 적층하여 형성할 수도 있다.
도 4b에 도시된 바와 같이, 게이트라인(GL)을 사이에 두고 서로 인접하는 2개의 광감지화소(P1,P2)의 기판(210)에는 각각 바이어스라인(VL1,VL2)가 배치된다. 이때, 상기 게이트라인(GL)과 바이어스라인(VL1,VL2)은 동일한 층, 즉 기판(210) 위에 배치되며, 상기 게이트라인(GL)과 바이어스라인(VL1,VL2)은 일정 거리 이격되어 전기적으로 단선된다.
각각의 광감지화소(P1,P2)에는 포토컨덕터(PC1,PC2)가 배치되며, 상기 포토컨덕터(PC1,PC2)의 상부에 연결패턴(266)이 배치된다. 상기 연결패턴(266)은 인접하는 2개의 인접하는 광감지화소(P1,P2) 사이에 배치되며, 컨택홀(264a,264b)를 통해 바이어스라인(VL1,VL2)에 연결되어 인접하는 2개의 인접하는 광감지화소(P1,P2)에 배치되어 서로 단선된 바이어스라인(VL1,VL2)을 전기적으로 연결함으로써, 상기 광감지화소(P1,P2)의 포토컨덕터(PC1,PC2)에 동일한 바이어스전압 또는 역바이어스전압이 인가되도록 한다.
컨택홀(264a,264b)은 각각 게이트절연층(221), 제1보호층(222), 제1전극(252a,252b), PIN다이오드(254a,254b), 제2전극(256a,256b), 제2보호층(224)에 형성되며, 그 내부 표면에 제2전극(256a,256b)이 노출되어 노출된 제2전극(256a,256b)이 연결패턴(266)과 전기적으로 접속된다.
상술한 바와 같이, 본 발명에 따른 디지털 엑스레이 검출장치에서는 바이어스라인(VL)을 포토컨덕터(PC)의 하부에 배치함으로써 광감지화소의 개구율을 향상시켜 디지털 엑스레이 검출장치의 필팩터를 향상시키는데, 이를 좀더 자세히 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 바이어스라인(VL)이 포토컨덕터(PC)의 상부, 즉 포토컨덕터(PC)와 신틸레이터층 사이에 배치될 수 있다. 이 구조의 경우, 상기 바이어스라인(VL)이 별도의 연결패턴 없이 일렬로 배열된 복수의 광감지화소(PC)에 걸쳐 형성되어 광감지화소열에 바이어스전압 또는 역바이어전압을 인가한다.
한편, 상기 바이어스라인(VL)은 불투명한 금속으로 이루어져 있다. 따라서, 신틸레이터층에서 가시광선대역의 광으로 변환된 광이 상기 포토컨덕터(PC)로 입력될 때, 상기 바이어스라인(VL)에 의해 포토컨덕터(PC)가 가려져서 포토컨덕터(PC)로 입력되는 광중 일부가 입력되지 않게 된다. 다시 말해서, 상기 바이어스라인(VL)에 의해 광감지화소의 개구율이 저하된다. 이러한 개구율의 저하는 디지털 엑스레이 검출장치의 필팩터의 저하를 야기한다. 도 5에 도시된 구조의 경우, 하나의 광감지화소(P)에 대한 포토컨덕터(PC)의 비율인 개구율이 약 60%이다.
반면에, 본 발명에 따른 디지털 엑스레이 검출장치에서는 바이어스라인(VL)이 포토컨덕터(PC)의 하부에 배치되므로, 상기 바이어스라인(VL)에 상기 포토컨덕터(PC)로 입사되는 광의 양이 감소되는 것을 방지할 수 있게 되어, 광감지화소(P)의 개구율이 저하되는 것을 방지할 수 있게 된다. 다만, 본 발명에서는 불투명한 금속으로 이루어진 연결패턴(266)이 포토컨덕터(PC)의 상부에 배치되므로, 상기 연결패턴(266)에 의해 광감지화소(PC)의 개구율이 감소한다.
그러나, 상기 연결패턴(266)의 면적은 바이어스라인(VL)의 면적 보다 훨씬 작기 때문에, 상기 연결패턴(266)에 의한 개구율 감소는 바이어스라인(VL)에 의한 개구율 감소에 비해 훨씬 적게 된다. 더욱이, 본 발명에서는 연결패턴(266)과 바이어스라인(VL)을 연결하는 컨택홀(264)의 위치를 최대한 게이트라인(GL)에 가깝게 형성함으로써 상기 연결패턴(266)의 면적을 최소화할 수 있게 된다.
본 발명에 따르면, 하나의 광감지화소(P)에 대한 포토컨덕터(PC)의 비율인 개구율이 약 62.8%이다. 따라서, 도 5에 도시된 구조의 디지털 엑스레이 검출장치의 개구율이 약 60%이므로, 본 발명에 따른 디지털 엑스레이 검출장치의 개구율이 도 5에 도시된 디지털 엑스레이 검출장치의 개구율에 비해 약 2.8%가 증가하게 되며, 이 증가된 개구율에 대응하는 만큼 디지털 엑스레이 검출장치의 필팩터가 증가하게 된다.
도 6a-도 6d는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면이다.
우선, 도 6a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 위에 쳐 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금을 적층하고 에칭하여 기판(210) 위에 게이트전극(211) 및 바이어스라인(VL)을 형성한 후, SiOx나 SiNx 등과 같은 무기절연물질을 CVD(Chemical Vapor Deposition)법에 의해 적층하여 게이트절연층(221)을 형성한다. 도면에는 도시하지 않았지만, 상기 게이트전극(211) 및 바이어스라인(VL)과 동시에 게이트라인을 형성한다.
이어서, 상기 게이트절연층(221) 위에 IGZO, TiO2, ZnO, WO3, SnO2 등과 같은 산화물반도체 또는 비정질실리콘과 같은 반도체를 CVD법에 의해 적층하고 에칭하여 반도체층(212)을 형성한다. 그 후, 상기 반도체층(212)이 형성된 기판(210) 위에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 스퍼터링(sputtering)법에 의해 적층하고 에칭하여 상기 반도체층(212) 위에 소스전극(214) 및 드레인전극(215)을 형성한다.
한편, 도면에서는 바이어스라인(VL)이 게이트전극(211)과 동일한 공정에 의해 기판(210) 위에 형성되지만, 상기 바이어스라인(VL)이 게이트절연층(221) 위에 소스전극(214) 및 드레인전극(215)과 동일한 공정에 의해 형성될 수도 있다.
그 후, 도 6b에 도시된 바와 같이, 유기절연물질 또는/및 무기절연물질을 적층하고 에칭하여 상기 박막트랜지스터의 소스전극(214)이 외부로 노출되는 제1컨택홀(222a)이 형성된 제1보호층(222)을 적층하고, MoTi와 같은 금속 또는 ITO나 IZO와 같은 투명한 금속산화물을 적층하고 에칭하여 상기 제1보호층(222) 위에 제1컨택홀(222a)를 통해 소스전극(214)과 전기적으로 접속되는 제1전극(252)을 형성한다. 이때, 바이어스라인(VL)에 대응하는 영역의 제1전극(252)에 개구부(252a)을 형성한다.
이어서, 상기 제1전극(252) 위에 N형 분순물이 도핑된 반도체물질, 진성반도체물질, P형 불순물이 도핑된 반도체물질, ITO 및 IZO와 같은 투명도전물질을 적층하고 에칭하여 상기 제1전극(252) 위에 PIN다이오드(254) 및 제2전극(256)을 형성한다. 이때, 상기 반도체물질로는 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등을 사용할 수 있다.
또한, 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등의 반도체물질을 적층하고 N형 불순물을 도핑한 후, 다시 반도체물질을 적층하고 적층된 반도체층의 상부 영역에 P형 불순물을 도핑하여 PIN다이오드(254)를 형성할 수도 있다.
그 후, 6c에 도시된 바와 같이, PIN다이오드(254b)가 형성된 기판(210) 상에 유기절연물질, 유기절연물질/무기절연물질 또는 무기절연물질/유기절연물질/무기절연물질을 적층하여 제2보호층(224)를 형성한다. 이어서, 상기 제2보호층(224), 제2전극(256), PIN다이오드(254), 제1보호층(222), 게이트절연층(222)을 일괄 에칭하여 상기 바이어스라인(VL)이 노출되는 제2컨택홀(264)를 형성한다. 이때, 상기 제2컨택홀(264)의 내부 표면에는 제2전극(256)도 노출된다.
이어서, 상기 제2보호층(224) 위에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 적층하고 에칭하여 상기 제2보호층(224) 위 및 제2컨택홀(264) 내부에 연결패턴(266)을 형성한다. 상기 연결패턴(266)에 의해 제2전극(256)과 바이어스라인(VL)이 전기적으로 접속되고 데이터라인의 연장방향으로 서로 인접하는 복수의 광감지화소의 바이어스라인(VL)을 전기적으로 연결할 수 있게 된다.
이어서, 도 6d에 도시된 바와 같이, 연결패턴(266)이 형성된 제2보호층(224) 위에 포토아크릴과 같은 유기절연물질 및/또는 SiOx나 SiNx와 같은 무기절연물질을 적층하여 유기절연층, 유기절연층/무기절연층 또는 무기절연층/유기절연층/무기절연층으로 이루어진 제3보호층(225)을 형성한다.
이어서, 상기 제3보호층(225) 위에 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물이나 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 이루어진 필름을 부착하거나 할로겐화합물이나 산화물계 화합물을 직접 적층하여 신틸레이트층(270)을 형성함으로써 디지털 엑스레이 검출장치를 완성한다.
상술한 바와 같이, 본 발명에서는 바이어스라인이 포토컨덕터의 하부에 배치되므로, 포토컨덕터에 의한 광감지화소의 개구율이 감소하는 것을 방지할 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터를 향상시킬 수 있게 된다.
한편, 상술한 설명에서는 본 발명의 디지털 엑스레이 검출장치를 특정 구조로 한정하여 설명하고 있지만, 본 발명이 이러한 특정 구조에 한정되는 것은 아니다. 상술한 디지털 엑스레이 검출장치의 구조는 설명의 편의를 위해 예시된 것으로 본 발명을 한정하는 것은 아니다. 예를 들어, 상술한 상세한 설명에서는 특정 구조의 박막트랜지스터를 예를 들어 설명하고 있지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에만 한정되는 것이 아니라 현재 알려진 모든 구조의 박막트랜지스터를 적용할 수 있을 것이다.
따라서, 본 발명의 권리는 상술한 상세한 설명에 결정되는 것이 아니라 첨부한 특허청구범위에 의해 결정되어야만 할 것이다.
GL : 게이트라인
DL : 데이터라인
VL : 바이어스라인 211 : 게이트전극
212 : 반도체층 213 : 소스전극
214 : 드레인전극 221: 버퍼층
223 : 층간절연층 252 : 제1전극
254 : PIN다이오드 256 : 제2전극
266: 연결패턴 270 : 신틸레이터층
VL : 바이어스라인 211 : 게이트전극
212 : 반도체층 213 : 소스전극
214 : 드레인전극 221: 버퍼층
223 : 층간절연층 252 : 제1전극
254 : PIN다이오드 256 : 제2전극
266: 연결패턴 270 : 신틸레이터층
Claims (10)
- 게이트라인 및 데이터라인에 의해 정의되는 복수의 광감지화소를 포함하는 기판;
상기 광감지화소 각각에 배치되는 박막트랜지스터;
상기 광감지화소에 배치되어 광을 전기신호로 변환하며, 제1전극 및 제2전극, 상기 제1전극과 제2전극 사이에 배치된 PIN다이오드로 이루어진 포토컨덕터; 및
상기 포토컨덕터 하부에 배치된 바이어스라인으로 구성된 디지털 엑스레이 검출장치. - 제1항에 있어서, 상기 박막트랜지스터는,
상기 기판에 배치된 게이트전극;
상기 게이트전극 상부에 배치된 게이트절연층;
상기 게이트절연층 상부에 배치된 반도체층; 및
상기 반도체층 상부에 배치된 소스전극 및 드레인전극으로 구성된 디지털 엑스레이 검출장치. - 제1항에 있어서, 상기 바이어스라인은 기판에 배치되는 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 바이어스라인은 게이트절연층 위에 배치되는 디지털 엑스레이 검출장치.
- 제3항 또는 제4항에 있어서, 광감지화소의 바이어스라인은 해당 광감지화소에만 배치되고 인접하는 광감지화소의 바이어스라인과는 단선되며, 인접하는 광감지화소의 광감지화소는 연결패턴에 의해 전기적으로 접속되는 디지털 엑스레이 검출장치.
- 제5항에 있어서, 상기 연결패턴은 PIN다이오드에 구비된 컨택홀을 통해 서로 인접하는 광감지화소의 바이어스라인을 전기적으로 접속하는 디지털 엑스레이 검출장치.
- 제6항에 있어서, 상기 컨택홀을 통해 바이어스라인과 PIN 다이오드의 제2전극이 전기적으로 접속되는 디지털 엑스레이 검출장치.
- 제1항에 있어서, PIN다이오드는 P형 반도체층, 진성반도체층, N형반도체층으로 구성된 디지털 엑스레이 검출장치.
- 제8항에 있어서, 상기 PIN다이오드의 반도체층은 비정질실리콘, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge으로 이루어진 일군으로부터 선택된 물질로 구성된 디지털 엑스레이 검출장치.
- 제1항에 있어서, 상기 포토컨덕터 상부에 배치된 신틸레이터층을 추가로 포함하는 디지털 엑스레이 검출장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160138492A KR102631651B1 (ko) | 2016-10-24 | 2016-10-24 | 필팩터가 향상된 디지털 엑스레이 검출장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160138492A KR102631651B1 (ko) | 2016-10-24 | 2016-10-24 | 필팩터가 향상된 디지털 엑스레이 검출장치 |
Publications (2)
| Publication Number | Publication Date |
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| KR20180044679A true KR20180044679A (ko) | 2018-05-03 |
| KR102631651B1 KR102631651B1 (ko) | 2024-01-30 |
Family
ID=62244660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020160138492A KR102631651B1 (ko) | 2016-10-24 | 2016-10-24 | 필팩터가 향상된 디지털 엑스레이 검출장치 |
Country Status (1)
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| KR (1) | KR102631651B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110067818A (ko) * | 2009-12-15 | 2011-06-22 | 엘지디스플레이 주식회사 | 엑스레이 검출기용 어레기 기판 및 제조방법 |
| US20150014751A1 (en) * | 2012-07-26 | 2015-01-15 | Beijing Boe Optoelectronics Technology Co., Ltd. | Sensor and method for fabricating the same |
-
2016
- 2016-10-24 KR KR1020160138492A patent/KR102631651B1/ko active IP Right Grant
Patent Citations (2)
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| KR102631651B1 (ko) | 2024-01-30 |
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