JP2013246409A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。
【解決手段】各画素に配置されたスイッチング素子と、複数の画素に亘って形成された共通電極と、前記共通電極の上に配置され第１上面及び前記第１上面よりも突出した第２上面を有する絶縁膜と、前記スイッチング素子と電気的に接続され前記絶縁膜の上において各画素に形成された画素電極であって前記第１上面に位置し前記共通電極と向かい合う電極部及び前記第２上面に位置し前記共通電極と向かい合うスリットを有する画素電極と、前記電極部及び前記第２上面を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置。
【選択図】図３

Description

本発明の実施形態は、液晶表示装置に関する。

液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。

一般に、Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ（ＦＦＳ）モードやＩｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードの液晶表示パネルは、画素電極及び共通電極を備えたアレイ基板と、対向基板との間に液晶層を保持した構成である。特に、ＦＦＳモードにおいては、液晶分子が画素電極と共通電極との間のフリンジ電界によって基板主面と平行な面内で回転することにより、液晶層のリタデーション（Δｎ・ｄ；Δｎは液晶層の屈折率異方性であり、ｄは液晶層を保持するセルギャップである）を変化させている。

液晶層として、誘電率異方性が正の液晶材料（ポジ型液晶材料）を適用した場合、液晶分子は、その長軸がフリンジ電界に沿うように配向する。このため、画素電極から共通電極に向かうフリンジ電界が形成された際に、画素電極上では、縦方向（セル厚方向）の電界に沿って液晶分子が立ち上がってしまい、十分に高いリタデーションを得ることができない。これにより、画素電極上では、それ以外の部分と比較して変調率が低く、高い透過率を得ることができない。

一方で、画素電極の各位置における透過率を向上させるための最適駆動電圧は、画素電極の中心部と画素電極の縁部とで異なることに基づき、画素電極の中心部におけるセルギャップと画素電極の縁部におけるセルギャップとが異なるように形成されたオーバーコート膜を適用する技術が提案されている。

特開２００６−２０９０６５号公報

本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
各画素に配置されたスイッチング素子と、複数の画素に亘って形成された共通電極と、前記共通電極の上に配置され第１上面及び前記第１上面よりも突出した第２上面を有する絶縁膜と、前記スイッチング素子と電気的に接続され前記絶縁膜の上において各画素に形成された画素電極であって前記第１上面に位置し前記共通電極と向かい合う電極部及び前記第２上面に位置し前記共通電極と向かい合うスリットを有する画素電極と、前記電極部及び前記第２上面を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
各画素に配置されたスイッチング素子と、複数の画素に亘って形成された共通電極と、前記共通電極の上に配置された絶縁膜と、前記スイッチング素子と電気的に接続され前記絶縁膜の上において各画素に形成された画素電極であって前記共通電極と向かい合う電極部及びスリットを有する画素電極と、前記電極部を覆うとともに前記スリットに延在した第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備え、前記電極部上に位置する前記第１配向膜と前記第２配向膜との間の第１セルギャップは、前記スリットに位置する前記第１配向膜と前記第２配向膜との間の第２セルギャップより大きいことを特徴とする液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルの構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板における画素の構造を対向基板の側から見た概略平面図である。 図３は、図１に示した液晶表示パネルの一画素におけるスイッチング素子を含む断面構造を概略的に示す図である。 図４は、第４絶縁膜の凹部に画素電極の電極部を配置した構成の電圧（Ｖ）−透過率（Ｔ）特性のシミュレーション結果を示す図である。 図５は、第４絶縁膜の凹部に画素電極の電極部を配置した構成の画素上の各位置での透過率のシミュレーション結果を示す図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿ってそれぞれ延出した複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）及び容量線Ｃ（Ｃ１〜Ｃｎ）、第１方向Ｘに直交する第２方向Ｙに沿ってそれぞれ延出した複数のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに各々電気的に接続された画素電極ＰＥ、画素電極ＰＥと向かい合う共通電極ＣＥなどを備えている。

共通電極ＣＥは、複数の画素ＰＸに亘って共通に形成されている。画素電極ＰＥは、各画素ＰＸにおいて島状に形成されている。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。各容量線Ｃは、アクティブエリアＡＣＴの外側に引き出され、補助容量電圧が供給される電圧印加部ＶＣＳと電気的に接続されている。共通電極ＣＥは、コモン電圧が供給される給電部ＶＳと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、液晶表示パネルＬＰＮを駆動するのに必要な信号源としての駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。

また、図示した例の液晶表示パネルＬＰＮは、ＦＦＳモードあるいはＩＰＳモードに適用可能な構成であり、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備えている。このような構成の液晶表示パネルＬＰＮでは、画素電極ＰＥ及び共通電極ＣＥの間に形成される横電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングする。

図２は、図１に示したアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示している。

第１方向Ｘに沿ってそれぞれ延出したゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置されている。第２方向Ｙに沿ってそれぞれ延出したソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第１ピッチよりも小さい第２ピッチで配置されている。ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とで規定された画素ＰＸは、例えば、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状である。つまり、画素ＰＸの第２方向Ｙに沿った長さはゲート配線間の第１ピッチに相当し、画素ＰＸの第１方向Ｘに沿った長さはソース配線間の第２ピッチに相当する。

例えば、図中の左側の画素ＰＸにおいては、スイッチング素子ＳＷは、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続され、ソース配線Ｓ１とソース配線Ｓ２との間に位置する画素電極ＰＥに接続されている。同様に、図中の右側の画素ＰＸにおいては、スイッチング素子ＳＷは、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。

共通電極ＣＥは、第１方向Ｘに沿って延在している。すなわち、共通電極ＣＥは、各画素ＰＸに配置されるとともに各ソース配線Ｓの上方を跨いで、第１方向Ｘに隣接する複数の画素ＰＸに亘って共通に形成されている。

各画素ＰＸの画素電極ＰＥは、共通電極ＣＥの上方に配置されている。各画素電極ＰＥは、長方形状の画素形状に対応した島状に形成されている。図示した例では、画素電極ＰＥは、第１方向Ｘに沿った短辺と、第２方向Ｙに沿った長辺と、を有する概略長方形状に形成されている。このような各画素電極ＰＥには、共通電極ＣＥと向かい合う複数のスリットＰＳＬが形成されている。図示した例では、画素電極ＰＥは、第２方向Ｙに沿って延出した４本の電極部ＰＡを有しており、また、第２方向Ｙに沿って延出した３本のスリットＰＳＬを有している。つまり、スリットＰＳＬのそれぞれは、第２方向Ｙと平行な長軸を有している。

図３は、図１に示した液晶表示パネルＬＰＮの一画素におけるスイッチング素子を含む断面構造を概略的に示す図である。

すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側にスイッチング素子ＳＷ、共通電極ＣＥ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

ここに示したスイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）である。このスイッチング素子ＳＷは、ポリシリコンやアモルファスシリコンによって形成された半導体層を備えている。なお、スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良いが、図示した例では、トップゲート型を採用している。

すなわち、スイッチング素子ＳＷは、第１絶縁基板１０の上に配置されたポリシリコンからなる半導体層ＳＣを備えている。なお、第１絶縁基板１０と半導体層ＳＣとの間に絶縁膜からなるアンダーコート層が介在していても良い。この半導体層ＳＣは、第１絶縁膜１１によって覆われている。また、この第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁膜１１の上に形成され、半導体層ＳＣの直上に位置している。このゲート電極ＷＧは、図示しないゲート配線に電気的に接続され、第２絶縁膜１２によって覆われている。また、この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第２絶縁膜１２の上に形成されている。また、ソース配線Ｓ１及びソース配線Ｓ２も同様に第２絶縁膜１２の上に形成されている。図示したソース電極ＷＳは、ソース配線Ｓ１に電気的に接続されている。これらのソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣにコンタクトしている。このような構成のスイッチング素子ＳＷは、ソース配線Ｓ１及びソース配線Ｓ２とともに第３絶縁膜１３によって覆われている。この第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。この第３絶縁膜１３には、ドレイン電極ＷＤまで貫通した第１コンタクトホールＣＨ１が形成されている。このような第３絶縁膜１３は、例えば、透明な樹脂材料によって形成されている。

共通電極ＣＥは、第３絶縁膜１３の上に形成されている。なお、この共通電極ＣＥは、第３絶縁膜１３に形成された第１コンタクトホールＣＨ１には延出していない。このような共通電極ＣＥは、透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。この共通電極ＣＥの上には、第４絶縁膜１４が配置されている。また、この第４絶縁膜１４は、図示していないが第３絶縁膜１３の上にも配置されている。また、この第４絶縁膜１４は、第１コンタクトホールＣＨ１の一部を覆っている。この第４絶縁膜１４の第１コンタクトホールＣＨ１を覆っている部分においては、ドレイン電極ＷＤまで貫通した第２コンタクトホールＣＨ２が形成されている。このような第４絶縁膜１４は、共通電極ＣＥと後述する画素電極ＰＥとの間に位置する層間絶縁膜として機能し、第３絶縁膜１３と比較して薄い膜厚に形成され、例えば、シリコン窒化物（ＳｉＮｘ）によって形成されている。

この第４絶縁膜１４の対向基板ＣＴに対向する側の表面には、凹凸が形成されている。すなわち、第４絶縁膜１４は、第１上面Ｔ１と、この第１上面Ｔ１よりも突出した第２上面Ｔ２とを有している。第１上面Ｔ１は、第２上面Ｔ２よりも低い位置にある。換言すると、第２上面Ｔ２の位置は、第１上面Ｔ１の位置よりも対向基板ＣＴの側にある。つまり、第１上面Ｔ１は第４絶縁膜１４の表面に形成された凹凸のうちの凹部の底面に相当し、第２上面Ｔ２は第４絶縁膜１４の表面に形成された凹凸のうちの凸部の上面に相当する。このため、第４絶縁膜１４の膜厚に関して、水平面である共通電極ＣＥの表面ＣＥＳから第１上面Ｔ１までの膜厚Ｈ１は、共通電極表面ＣＥＳから第２上面Ｔ２までの膜厚Ｈ２よりも薄い。一例として、第４絶縁膜１４における膜厚Ｈ２は、約４００ｎｍである。また、膜厚Ｈ２と膜厚Ｈ１との差、つまり、第４絶縁膜１４の表面における凹凸の段差は、例えば０．０５０μｍ〜０.１５μｍである。

画素電極ＰＥは、第４絶縁膜１４の上に形成され、共通電極ＣＥと向かい合っている。より具体的には、画素電極ＰＥは、第３絶縁膜１３を貫通する第１コンタクトホールＣＨ１及び第４絶縁膜１４を貫通する第２コンタクトホールＣＨ２を介してスイッチング素子ＳＷのドレイン電極ＷＤに電気的に接続されている。このような画素電極ＰＥは、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。一例として、画素電極ＰＥの膜厚は、約５０ｎｍである。

この画素電極ＰＥにおける電極部ＰＡは、第４絶縁膜１４の凹部つまり第１上面Ｔ１に配置されている。換言すると、第１上面Ｔ１は、各電極部ＰＡに対応して形成され、第２方向Ｙに沿って直線的に延出している。つまり、共通電極ＣＥと電極部ＰＡとの間には、膜厚Ｈ１の第４絶縁膜１４が介在している。図示した例では、電極部ＰＡの上面ＰＡＴは、第２上面Ｔ２よりも低い位置にある。画素電極ＰＥにおけるスリットＰＳＬは、第４絶縁膜１４の凸部つまり第２上面Ｔ２に位置している。換言すると、第２上面Ｔ２は、各スリットＰＳＬに対応して形成され、第２方向Ｙに沿って直線的に延出している。

このような画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。すなわち、この第１配向膜ＡＬ１は、電極部ＰＡを覆うとともに、スリットＰＳＬに延在し、第２上面Ｔ２を覆っている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲに対向する側に、ブラックマトリクス３１、カラーフィルタ３２、オーバーコート層３３、第２配向膜ＡＬ２などを備えている。

ブラックマトリクス３１は、各画素ＰＸを区画し、開口部ＡＰを形成するものであって、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向している。カラーフィルタ３２は、開口部ＡＰに形成され、ブラックマトリクス３１の上にも延在している。このカラーフィルタ３２は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ３２間の境界は、ソース配線Ｓ１及びソース配線Ｓ２のそれぞれの上方のブラックマトリクス３１と重なる位置にある。

オーバーコート層３３は、カラーフィルタ３２を覆っている。このオーバーコート層３３は、ブラックマトリクス３１やカラーフィルタ３２の表面の凹凸を平坦化する。つまり、オーバーコート層３３のアレイ基板ＡＲと対向する側の表面は略平坦である。このようなオーバーコート層３３は、透明な樹脂材料によって形成されている。

このオーバーコート層３３の表面は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子ＬＭを含む液晶組成物によって構成されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

第１配向膜ＡＬ１の表面は液晶層ＬＱとの界面に相当し、第２配向膜ＡＬ２の表面も液晶層ＬＱとの界面に相当する。ここで、第２配向膜ＡＬ２の表面では略平坦な水平面が形成される一方で、第１配向膜ＡＬ１の表面では、画素電極ＰＥの上面ＰＡＴの位置及び第４絶縁膜１４の第２上面Ｔ２の位置に応じて段差を生ずる場合がある。図示した例では、電極部ＰＡの上に位置する第１配向膜ＡＬ１の液晶層ＬＱとの界面は、スリットＰＳＬに位置する第１配向膜ＡＬ１の液晶層との界面よりも低い位置にある。このため、電極部ＰＡの上に位置する第１配向膜ＡＬ１と第２配向膜ＡＬ２との間の第１セルギャップｄ１は、スリットＰＳＬに位置する第１配向膜ＡＬ１と第２配向膜ＡＬ２との間の第２セルギャップｄ２よりも大きい。

このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲの外面すなわち第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面すなわち第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸と第２偏光板ＰＬ２の第２偏光軸とは、例えば、クロスニコルの位置関係にある。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、図２に示したように、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１は、スリットＰＳＬの長軸（図２に示した例では第２方向Ｙ）に対して４５°以下の鋭角に交差する方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１は、例えば、スリットＰＳＬが延出した第２方向Ｙに対して５°〜１５°の角度をもって交差する方向である。また、第２配向膜ＡＬ２は、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方向に沿って配向処理されている。第１配向膜ＡＬ１の配向処理方向Ｒ１と第２配向膜ＡＬ２の配向処理方向Ｒ２とは互いに逆向きである。

なお、第１偏光板ＰＬ１の第１偏光軸は、例えば、第１配向膜ＡＬ１の配向処理方向Ｒ１と平行な方位に設定され、第２偏光板ＰＬ２の第２偏光軸は、第１配向膜ＡＬ１の配向処理方向Ｒ１と直交する方位に設定されている。

以下に、上記構成の液晶表示装置における動作について説明する。

画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないＯＦＦ時においては、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、図２に実線で示したように、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向に初期配向する（液晶分子ＬＭが初期配向する方向を初期配向方向と称する）。

ＯＦＦ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたＯＮ時においては、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子ＬＭは、図２に破線で示したように、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子ＬＭは、電界と略平行な方向に配向する。このため、Ｘ−Ｙ平面内において、液晶分子ＬＭは、その長軸がスリットＰＳＬの長軸と略直交する方向を向くように配向する。

このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態（あるいは、液晶層のリタデーション）に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このように、ＯＮ時には、画素電極ＰＥの電極部ＰＡと共通電極ＣＥとの間にスリットＰＳＬを介してフリンジ電界が形成されるが、このフリンジ電界のうち、Ｘ−Ｙ平面内と平行な水平電界が形成された領域では、液晶分子ＬＭは、その長軸がＸ−Ｙ平面内において略水平に回転し、スリットＰＳＬの長軸と略直交する方向を向くように配向することで、所望のリタデーションを得ている。一方、フリンジ電界のうち、Ｘ−Ｙ平面と交差するような縦電界が形成された電極部ＰＡ上の領域では、液晶分子ＬＭはその長軸がＸ−Ｙ平面に対して立ち上がるように配向するため、水平電界が形成された領域よりも液晶層の屈折率異方性Δｎが小さくなる。したがって、リタデーションの低下を招きやすい。

本実施形態では、上述したように、電極部ＰＡの上に位置する第１配向膜ＡＬ１と第２配向膜ＡＬ２との間の第１セルギャップｄ１は、スリットＰＳＬに位置する第１配向膜ＡＬ１と第２配向膜ＡＬ２との間の第２セルギャップｄ２よりも大きい。一例として、第２セルギャップｄ２は約３．２μｍであり、第１セルギャップｄ１は、画素電極ＰＥの膜厚や第４絶縁膜１４の表面における段差によって設定されるが、第４絶縁膜１４の上面が平坦な水平面である場合よりも拡大している。このため、電極部ＰＡ上の縦電界が形成される領域であっても、屈折率異方性Δｎの低下を補うように第１セルギャップｄ１を増大することで、所望のリタデーションを得ることが可能となる。このため、電極部ＰＡ上においても、高い変調率を得ることができ、画素全体での変調率も向上することが可能となる。これにより、一画素あたり、高い透過率を得ることが可能となるとともに、高コントラスト比を実現することが可能となる。

また、アレイ基板ＡＲの表面（あるいは第１配向膜ＡＬ１の液晶層ＬＱとの界面）には凹凸が形成されるものの、対向基板ＣＴの表面（あるいは第２配向膜ＡＬ２の液晶層ＬＱとの界面）には凹凸が形成されず、対向基板ＣＴの側の凹凸に起因した液晶分子の配向乱れを抑制することが可能となる。

次に、発明者は、本実施形態の効果を検証するため、２つのシミュレーションを実施した。以下にそれぞれの結果について説明する。なお、なお、このシミュレーションは、スリット上での液晶層ＬＱのセルギャップは３．２μｍで一定とし、また、液晶層ＬＱの屈折率異方性Δｎは０．１２５とした。

図４は、第４絶縁膜１４の凹部に画素電極ＰＥの電極部ＰＡを配置した構成の電圧（Ｖ）−透過率（Ｔ）特性のシミュレーション結果を示す図である。

図中の横軸は液晶層ＬＱに印加される印加電圧であり、図中の縦軸は透過率である。ここでは、透過率のピークの周辺のみを図示している。

図中の「基本」とは、第４絶縁膜１４の上面が平坦な水平面であり、この第４絶縁膜１４の上に画素電極ＰＥが配置された構成に相当する。「ｄｏｗｎ−０．０５μｍ」とは、画素電極ＰＥの電極部ＰＡが第２上面Ｔ２の位置よりも０．０５μｍ低い位置の第１上面Ｔ１に配置された構成に相当する。「ｄｏｗｎ−０．１μｍ」とは、電極部ＰＡが第２上面Ｔ２の位置よりも０．１μｍ低い位置の第１上面Ｔ１に配置された構成に相当する。「ｄｏｗｎ−０．１５μｍ」とは、電極部ＰＡが第２上面Ｔ２の位置よりも０．１５μｍ低い位置の第１上面Ｔ１に配置された構成に相当する。

電極部ＰＡが配置される第１上面Ｔ１の位置を低下させることで、「基本」の場合よりも総じてピーク透過率を向上できることが確認された。但し、図示した例では、「ｄｏｗｎ−０．１μｍ」の場合のピーク透過率は最も高く、さらに第１上面Ｔ１の位置を低下させた「ｄｏｗｎ−０．１５μｍ」場合のピーク透過率は「ｄｏｗｎ−０．１μｍ」の場合よりも低下する傾向が見られるため、第４絶縁膜１４の第１上面Ｔ１と第２上面Ｔ２との段差は０．０５０μｍ〜０.１５μｍの範囲であることが望ましい。

図５は、第４絶縁膜１４の凹部に画素電極ＰＥの電極部ＰＡを配置した構成の画素上の各位置での透過率のシミュレーション結果を示す図である。

図中の横軸は図２の第１方向Ｘに沿って切断したときの画素上の位置（μｍ）であり、図中の縦軸は透過率である。

電極部ＰＡが配置される第１上面Ｔ１の位置を低下させることで、「基本」の場合よりも総じて画素電極の電極部ＰＡ上において透過率の谷を浅くすることができ、一画素あたりの透過率を向上できることが確認された。

以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記の実施形態においては、画素電極ＰＥのスリットＰＳＬは第２方向Ｙに平行な長軸を有するように形成したが、第１方向Ｘに平行な長軸を有するように形成しても良いし、第１方向Ｘ及び第２方向Ｙに交差する方向に平行な長軸を有するように形成しても良いし、くの字形に屈曲した形状に形成しても良い。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板
ＰＥ…画素電極 ＰＡ…電極部 ＰＳＬ…スリット
ＣＥ…共通電極
ＬＱ…液晶層 ＬＭ…液晶分子
１４…第４絶縁膜 Ｔ１…第１上面 Ｔ２…第２上面
ＡＬ１…第１配向膜 ＡＬ２…第２配向膜

Claims (5)

1. 各画素に配置されたスイッチング素子と、複数の画素に亘って形成された共通電極と、前記共通電極の上に配置され第１上面及び前記第１上面よりも突出した第２上面を有する絶縁膜と、前記スイッチング素子と電気的に接続され前記絶縁膜の上において各画素に形成された画素電極であって前記第１上面に位置し前記共通電極と向かい合う電極部及び前記第２上面に位置し前記共通電極と向かい合うスリットを有する画素電極と、前記電極部及び前記第２上面を覆う第１配向膜と、を備えた第１基板と、
   前記第１配向膜と対向する第２配向膜を備えた第２基板と、
   前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 前記電極部の上面は、前記第２上面よりも低い位置にあることを特徴とする請求項１に記載の液晶表示装置。
3. 各画素に配置されたスイッチング素子と、複数の画素に亘って形成された共通電極と、前記共通電極の上に配置された絶縁膜と、前記スイッチング素子と電気的に接続され前記絶縁膜の上において各画素に形成された画素電極であって前記共通電極と向かい合う電極部及びスリットを有する画素電極と、前記電極部を覆うとともに前記スリットに延在した第１配向膜と、を備えた第１基板と、
   前記第１配向膜と対向する第２配向膜を備えた第２基板と、
   前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、
   を備え、
   前記電極部上に位置する前記第１配向膜と前記第２配向膜との間の第１セルギャップは、前記スリットに位置する前記第１配向膜と前記第２配向膜との間の第２セルギャップより大きいことを特徴とする液晶表示装置。
4. 前記電極部上に位置する前記第１配向膜の前記液晶層との界面は、前記スリットに位置する前記第１配向膜の前記液晶層との界面よりも低い位置にあることを特徴とする請求項３に記載の液晶表示装置。
5. 前記第１配向膜は前記スリットの長軸に対して交差する方向に配向処理され、前記第２配向膜は前記第１配向膜の配向処理方向と平行かつ逆向きに配向処理されたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。

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