JP2015125224A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。【解決手段】第１方向に延出した第１スリットが形成された第１共通電極と、前記第１共通電極と対向する第１画素電極と、前記第１共通電極と対向するとともに前記第１スリットを挟んで前記第１画素電極の第２方向に隣接する第２画素電極と、前記第１画素電極及び前記第２画素電極を覆う第１配向膜と、を備えた第１基板と、前記第１スリット、前記第１画素電極及び前記第２画素電極とそれぞれ対向し前記第１共通電極と同電位の第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶層と、を備えた液晶表示装置。【選択図】 図２

Description

本発明の実施形態は、液晶表示装置に関する。

近年、負の誘電率異方性を有する液晶分子を基板に対して略垂直に配向させる垂直配向方式の液晶表示装置が実用化されている。中でも、一画素内におけて液晶分子の傾斜方向を複数の領域に分割するマルチドメインタイプの液晶表示装置は、広視野角化が可能であるため、種々の構成が提案されている。

例えば、対向電極上に断続的に誘電体の突起物を設け、突起物の分断部分に対向して画素電極にスリットを設ける構成が知られている。

ところで、アクティブマトリクスタイプの液晶表示装置においては、液晶層に印加される電圧を一定期間保持するための蓄積容量を必要とする。蓄積容量は、絶縁膜を介して対向する一対の電極や配線によって構成されている。このような蓄積容量を構成する少なくとも一方の電極あるいは配線は、遮光性の材料によって形成されており、画素を横切る遮光層となる。このため、一画素あたりの表示に寄与する開口率、透過率、あるいは、輝度の低下を招く。このため、表示に必要な容量を確保しつつ、表示品位を改善することが要望されている。

特開２００７−２５６９０８号公報

本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に延出した第１スリットが形成された第１共通電極と、前記第１共通電極と対向する第１画素電極と、前記第１共通電極と対向するとともに前記第１スリットを挟んで前記第１画素電極の第２方向に隣接する第２画素電極と、前記第１画素電極及び前記第２画素電極を覆う第１配向膜と、を備えた第１基板と、前記第１スリット、前記第１画素電極及び前記第２画素電極とそれぞれ対向し前記第１共通電極と同電位の第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶層と、を備えた液晶表示装置が提供される。

本実施形態によれば、
第１方向に延出したゲート配線と、第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に延在した第１共通電極であって第１方向にそれぞれ延出した第１スリット及び第２スリットが形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で前記第１共通電極と対向した画素電極であって前記第１スリットと対向する第１端部及び前記第２スリットと対向する第２端部を有する画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記画素電極、前記第１スリット及び前記第２スリットとそれぞれ対向し前記第１共通電極と同電位の第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、前記第１配向膜と前記第２配向膜との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。 図２は、本実施形態の液晶表示装置に適用可能なアレイ基板ＡＲの一画素ＰＸ及びその周辺の構成例を概略的に示す平面図である。 図３は、本実施形態の液晶表示装置に適用可能な対向基板ＣＴの一画素ＰＸ及びその周辺の構成例を概略的に示す平面図である。 図４は、図２に示したスイッチング素子ＳＷを含むアクティブエリアにおける液晶表示パネルＬＰＮの断面構造を概略的に示す図である。 図５は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図６は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したもの同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えて構成されている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、アレイ基板ＡＲと対向基板ＣＴとの間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿って延出した複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、第１方向Ｘに交差する第２方向Ｙに沿って延出した複数のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続された画素電極ＰＥ、画素電極ＰＥと対向する第１共通電極ＣＥ１などを備えている。蓄積容量ＣＳは、例えば、第１共通電極ＣＥ１と画素電極ＰＥとの間に形成される。

一方、対向基板ＣＴは、液晶層ＬＱを介して画素電極ＰＥと対向する第２共通電極ＣＥ２などを備えている。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。駆動ＩＣチップ２は、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するコントローラを内蔵し、液晶表示パネルＬＰＮを駆動するのに必要な信号を供給する信号供給源として機能する。図示した例では、駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。

第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、いずれもアクティブエリアＡＣＴの略全域に亘って延在しており、複数の画素ＰＸに亘って共通に形成されている。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、互いに電気的に接続されており、同電位である。例えば、第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、アクティブエリアＡＣＴの外側に引き出され、給電部Ｖｃｏｍに接続されている。給電部Ｖｃｏｍは、例えばアクティブエリアＡＣＴの外側においてアレイ基板ＡＲに形成され、第１共通電極ＣＥ１と電気的に接続されるとともに、図示しない導電部材を介して第２共通電極ＣＥ２と電気的に接続されている。給電部Ｖｃｏｍでは、第１共通電極ＣＥ１及び第２共通電極ＣＥ２に対して、例えばコモン電位が供給される。

図２は、本実施形態の液晶表示装置に適用可能なアレイ基板ＡＲの一画素ＰＸ及びその周辺の構成例を概略的に示す平面図である。

アレイ基板ＡＲは、ゲート配線Ｇ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、第１共通電極ＣＥ１、画素電極ＰＥなどを備えている。図示した例では、画素ＰＸは、図中の破線で示したように、第１方向Ｘに平行な一対の短辺を有するとともに、第２方向Ｙに平行な一対の長辺を有する長方形状である。

ゲート配線Ｇ１は、第１方向Ｘに沿って直線状に延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って直線状に延出している。画素ＰＸの第１方向Ｘに沿った長さは、隣接するソース配線の第１方向Ｘに沿ったピッチと略同等である。画素ＰＸの第２方向Ｙに沿った長さは、隣接するゲート配線の第２方向Ｙに沿ったピッチと略同等である。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。ゲート配線Ｇ１は、画素ＰＸの中央部を横切るように配置されている。図示したように、本実施形態においては、蓄積容量ＣＳを形成するために画素ＰＸを横切る補助容量線は存在しない。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成され、トップゲート型あるいはボトムゲート型のいずれであっても良いが、詳細な図示を省略する。スイッチング素子ＳＷは、例えば、ポリシリコンなどの半導体層と、ゲート配線Ｇ１に接続されたゲート電極と、ソース配線Ｓ１に接続され半導体層にコンタクトしたソース電極と、半導体層にコンタクトしたドレイン電極ＷＤと、を備えている。

第１共通電極ＣＥ１は、例えば、図中に右下がりの斜線で示したように、当該画素ＰＸの略全面に配置され、さらに、当該画素ＰＸから、ソース配線Ｓ１及びソース配線Ｓ２を跨いで第１方向Ｘに延在するとともに、第２方向Ｙにも延在している。つまり、第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２に対向するとともに、当該画素ＰＸに対して第１方向Ｘに隣接する各画素に亘って連続的に形成されている。また、第１共通電極ＣＥ１は、当該画素ＰＸに対して第２方向Ｙに隣接する各画素に亘って連続的に形成されている。さらに言えば、詳述しないが、第１共通電極ＣＥ１は、画像を表示するアクティブエリアの略全面に配置され、その一部がアクティブエリアの外側に引き出され、上記の通り、給電部と電気的に接続されている。

第１共通電極ＣＥ１には、スリットＳＬＡ及びスリットＳＬＢが形成されている。スリットＳＬＡ及びスリットＳＬＢは、いずれも第１方向Ｘに延出している。スリットＳＬＡは、当該画素ＰＸの上側端部に位置し、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。スリットＳＬＢは、当該画素ＰＸの下側端部に位置し、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。また、第１共通電極ＣＥ１には、ドレイン電極ＷＤを露出する開口部ＯＰが形成されている。開口部ＯＰは、スリットＳＬＡとスリットＳＬＢとの間に位置し、当該画素ＰＸの略中央に位置している。

尚、第１共通電極ＣＥ１は、当該画素ＰＸの略全面に配置される一方でゲート配線Ｇ１と重なる領域で途切れ、当該画素ＰＸからソース配線Ｓ１及びソース配線Ｓ２を跨いで第１方向Ｘに延在し、ソース配線Ｓ１及びソース配線Ｓ２に対向するとともに、当該画素ＰＸに対して第１方向Ｘに隣接する各画素に亘って帯状に連続的に形成されても良い。

画素電極ＰＥ１は、図中に右上がりの斜線で示したように、当該画素ＰＸにおいて島状に形成されている。画素電極ＰＥ１は、開口部ＯＰ及びこの開口部ＯＰに重なるコンタクトホールＣＨを介してスイッチング素子ＳＷのドレイン電極ＷＤに電気的に接続されている。図示した画素電極ＰＥ１の形状は、例えば、画素ＰＸの形状に対応して、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素電極ＰＥ１は、第１共通電極ＣＥ１と対向している。

また、当該画素ＰＸの第１方向Ｘ及び第２方向Ｙに隣接する他の画素にも、同様の画素電極ＰＥ２乃至ＰＥ５が配置されている。これらの画素電極ＰＥ２乃至ＰＥ５も、第１共通電極ＣＥ１と対向している。

画素電極ＰＥ２、画素電極ＰＥ１、及び、画素電極ＰＥ３は、この順に第１方向Ｘに並んでいる。画素電極ＰＥ４、画素電極ＰＥ１、及び、画素電極ＰＥ５は、この順に第２方向Ｙに並んでいる。ゲート配線Ｇ１は、画素電極ＰＥ２、画素電極ＰＥ１、及び、画素電極ＰＥ３の略中央部を通り、第１方向Ｘに延出している。ソース配線Ｓ１は、画素電極ＰＥ１の一端側、あるいは、画素電極ＰＥ１と画素電極ＰＥ２との間を通り、第２方向Ｙに延出している。ソース配線Ｓ２は、画素電極ＰＥ１の他端側、あるいは、画素電極ＰＥ１と画素電極ＰＥ３との間を通り、第２方向Ｙに延出している。第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２の上方に延在している。画素電極ＰＥ１と画素電極ＰＥ４とは、スリットＳＬＡを挟んで第２方向Ｙに隣接している。画素電極ＰＥ１と画素電極ＰＥ５とは、スリットＳＬＢを挟んで第２方向Ｙに隣接している。

スリットＳＬＡ及びスリットＳＬＢは、ソース配線Ｓ１とソース配線Ｓ２との間に位置しており、第１方向Ｘに沿ってソース配線Ｓ１とソース配線Ｓ２との間隔以下の長さＬを有している。つまり、Ｘ−Ｙ平面において、スリットＳＬＡ及びスリットＳＬＢは、いずれもソース配線Ｓ１及びソース配線Ｓ２と重なる位置には延出していない。

スリットＳＬＡは、第２方向Ｙに沿って画素電極ＰＥ１と画素電極ＰＥ４との間隔以上の幅Ｗを有している。つまり、Ｘ−Ｙ平面において、スリットＳＬＡの端部は、画素電極ＰＥ１及び画素電極ＰＥ４と重なっている。したがって、画素電極ＰＥ１及び画素電極ＰＥ４のそれぞれの端部には、いずれも第１共通電極ＣＥ１が存在しない。同様に、スリットＳＬＢは、第２方向Ｙに沿って画素電極ＰＥ１と画素電極ＰＥ５との間隔以上の幅Ｗを有している。つまり、Ｘ−Ｙ平面において、スリットＳＬＢの端部は、画素電極ＰＥ１及び画素電極ＰＥ５と重なっている。したがって、画素電極ＰＥ１及び画素電極ＰＥ５のそれぞれの端部には、いずれも第１共通電極ＣＥ１が存在しない。

図示した例では、スリットＳＬＡは、画素電極ＰＥ１と画素電極ＰＥ４との間隔よりも大きな幅Ｗを有しており、画素電極ＰＥ１の画素電極ＰＥ４と向かい合う端部ＰＥ１Ａ、及び、画素電極ＰＥ４の画素電極ＰＥ１と向かい合う端部ＰＥ４Ａとそれぞれ重なっている。また、スリットＳＬＢは、画素電極ＰＥ１と画素電極ＰＥ５との間隔より大きな幅Ｗを有しており、画素電極ＰＥ１の画素電極ＰＥ５と向かい合う端部ＰＥ１Ｂ、及び、画素電極ＰＥ５の画素電極ＰＥ１と向かい合う端部ＰＥ５Ｂとそれぞれ重なっている。つまり、画素電極ＰＥ１に着目すると、端部ＰＥ１ＡはスリットＳＬＡと対向し、端部ＰＥ１ＢはスリットＳＬＢと対向している。

なお、図２に示した例において、第２方向Ｙに隣接する画素は同一色の画素であり、第１方向Ｘに隣接する画素は互いに異なる色の画素である。つまり、第２方向Ｙに並んだ画素電極ＰＥ４、画素電極ＰＥ１、及び、画素電極ＰＥ５は、同一色のカラーフィルタと対向している。また、第１方向Ｘに並んだ画素電極ＰＥ２、画素電極ＰＥ１、及び、画素電極ＰＥ３は、異なる色のカラーフィルタと対向している。

図３は、本実施形態の液晶表示装置に適用可能な対向基板ＣＴの一画素ＰＸ及びその周辺の構成例を概略的に示す平面図である。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部であるソース配線Ｓ１、ソース配線Ｓ２、ゲート配線Ｇ１、第１共通電極のスリットＳＬＡ及びスリットＳＬＢ、画素電極ＰＥ１、画素電極ＰＥ４、及び、画素電極ＰＥ５を破線で示している。

対向基板ＣＴは、第２共通電極ＣＥ２などを備えている。第２共通電極ＣＥ２は、当該画素ＰＸに配置され、画素電極ＰＥ１と対向している。また、第２共通電極ＣＥ２は、スリットＳＬＡ及びスリットＳＬＢとも対向している。また、第２共通電極ＣＥ２は、当該画素ＰＸから第１方向Ｘ及び第２方向Ｙに亘って延在し、ソース配線Ｓ１及びソース配線Ｓ２の上方にも位置している。つまり、第２共通電極ＣＥ２は、当該画素ＰＸの第１方向Ｘに沿った右側及び左側に隣接する画素や、当該画素ＰＸの第２方向Ｙに沿った上側及び下側に隣接する画素に亘って連続的に形成されている。さらに言えば、詳述しないが、第２共通電極ＣＥ２は、アクティブエリアの略全面に亘って配置されている。

第２共通電極ＣＥ２には、画素電極ＰＥ１と対向する位置にスリットＳＬが形成されている。図示した例では、スリットＳＬは、第２方向Ｙに沿って延出した帯状に形成され、画素ＰＸの略中央に位置している。このようなスリットＳＬは、主として液晶分子の配向を制御する配向制御部に相当する。なお、液晶分子の配向を制御する機能を有するものであれば、スリットに代えて、第２共通電極ＣＥ２に積層した突起などの他の配向制御部を設置しても良い。また、スリットＳＬの形状については、図示した例に限らず、十字などであっても良い。

また、対向基板ＣＴは、カラーフィルタ３２１乃至３２３を備えている。カラーフィルタ３２１乃至３２３は、互に異なる色のカラーフィルタであり、第１方向Ｘに沿ってこの順に並んでいる。また、カラーフィルタ３２１乃至３２３は、それぞれ第２方向Ｙに沿って延在している。図示した例では、カラーフィルタ３２２は、第２方向Ｙに並んだ画素電極ＰＥ１、画素電極ＰＥ４、及び、画素電極ＰＥ５に対向している。

図４は、図２に示したスイッチング素子ＳＷを含むアクティブエリアにおける液晶表示パネルＬＰＮの断面構造を概略的に示す図である。

アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、第１共通電極ＣＥ１、画素電極ＰＥ１、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜（第１層間絶縁膜）１３、第４絶縁膜（第２層間絶縁膜）１４、第１垂直配向膜ＡＬ１などを備えている。

図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタである。スイッチング素子ＳＷは、第１絶縁基板１０の上に配置された半導体層ＳＣを備えている。なお、第１絶縁基板１０と半導体層ＳＣとの間に絶縁膜であるアンダーコート層が介在していても良い。半導体層ＳＣは、第１絶縁膜１１によって覆われている。また、第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

スイッチング素子ＳＷのゲート電極ＷＧは、第１絶縁膜１１の上に形成され、半導体層ＳＣの直上に位置している。ゲート電極ＷＧは、ゲート配線Ｇ１に電気的に接続され（あるいは、ゲート配線Ｇ１と一体的に形成され）、第２絶縁膜１２によって覆われている。また、第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第２絶縁膜１２の上に形成されている。また、ソース配線Ｓ１及びソース配線Ｓ２も同様に第２絶縁膜１２の上に形成されている。図示したソース電極ＷＳは、ソース配線Ｓ１に電気的に接続されている（あるいは、ソース配線Ｓ１と一体的に形成されている）。ソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを通して半導体層ＳＣにコンタクトしている。このような構成のスイッチング素子ＳＷは、ソース配線Ｓ１及びソース配線Ｓ２とともに第３絶縁膜１３によって覆われている。第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。このような第３絶縁膜１３は、例えば、透明な樹脂材料によって形成されている。この第３絶縁膜１３は、スイッチング素子ＳＷを覆う第１層間絶縁膜に相当する。

第１共通電極ＣＥ１は、第３絶縁膜１３の上に延在している。図示したように、第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２の上方に延在し、さらに、隣接する画素に向かって延在している。このような第１共通電極ＣＥ１は、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。第１共通電極ＣＥ１の上には、第４絶縁膜１４が配置されている。第３絶縁膜１３及び第４絶縁膜１４には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨが形成されている。コンタクトホールＣＨは、第１共通電極ＣＥ１の開口部ＯＰと重なる領域に形成されている。第４絶縁膜１４は、第３絶縁膜１３と比較して薄い膜厚に形成され、例えば、シリコン窒化物などの無機系材料によって形成されている。この第４絶縁膜１４は、第１共通電極ＣＥ１を覆う第２層間絶縁膜に相当する。

画素電極ＰＥ１は、第４絶縁膜１４の上において島状に形成され、第１共通電極ＣＥ１と対向している。画素電極ＰＥ１は、開口部ＯＰ及びコンタクトホールＣＨを介してスイッチング素子ＳＷのドレイン電極ＷＤに電気的に接続されている。このような画素電極ＰＥ１は、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。画素電極ＰＥ１は、第１垂直配向膜ＡＬ１によって覆われている。

一方、対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。対向基板ＣＴは、第２絶縁基板３０のアレイ基板ＡＲに対向する側に、遮光層３１、カラーフィルタ３２１乃至３２３、オーバーコート層３３、第２共通電極ＣＥ２、第２垂直配向膜ＡＬ２などを備えている。

遮光層３１は、アクティブエリアＡＣＴにおいて各画素ＰＸを区画し、開口部ＡＰを形成する。遮光層３１は、色画素の境界あるいはアレイ基板ＡＲに設けられたソース配線と対向する位置などに設けられている。遮光層３１は、遮光性の金属材料や黒色の樹脂材料によって形成されている。

カラーフィルタ３２１乃至３２３は、それぞれ開口部ＡＰに形成され、その一部が遮光層３１と重なっている。例えば、カラーフィルタ３２１は、赤色に着色された樹脂材料からなる赤色カラーフィルタである。カラーフィルタ３２２は、緑色に着色された樹脂材料からなる緑色カラーフィルタである。カラーフィルタ３２３は、青色に着色された樹脂材料からなる青色カラーフィルタである。赤色カラーフィルタ３２１は赤色を表示する赤色画素に配置され、緑色カラーフィルタ３２２は緑色を表示する緑色画素に配置され、青色カラーフィルタ３２３は青色を表示する青色画素に配置されている。異なる色のカラーフィルタ間の境界は、ソース配線Ｓの上方の遮光層３１と重なる位置にある。

オーバーコート層３３は、カラーフィルタ３２１乃至３２３を覆っている。オーバーコート層３３は、遮光層３１やカラーフィルタ３２１乃至３２３の凹凸を平坦化する。オーバーコート層３３は、透明な樹脂材料によって形成されている。このオーバーコート層３３は、第２共通電極ＣＥ２の下地となる。

第２共通電極ＣＥ２は、オーバーコート層３３のアレイ基板ＡＲと対向する側に形成されている。図示したように、第２共通電極ＣＥ２は、ソース配線Ｓ１及びソース配線Ｓ２の上方を通り、隣接する画素に向かって延在している。ソース配線Ｓ１及びソース配線Ｓ２の上方においては、第１共通電極ＣＥ１と第２共通電極ＣＥ２とが対向している。このような第２共通電極ＣＥ２は、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。第２共通電極ＣＥ２は、第２垂直配向膜ＡＬ２によって覆われている。

第１垂直配向膜ＡＬ１及び第２垂直配向膜ＡＬ２は、垂直配向性を示す材料によって形成され、ラビングなどの配向処理を必要とせずに液晶分子を基板の法線方向に配向させる配向規制力を有している。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１垂直配向膜ＡＬ１及び第２垂直配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、第１垂直配向膜ＡＬ１と第２垂直配向膜ＡＬ２との間のセルギャップに封入されている。この液晶層ＬＱは、例えば、誘電率異方性が負（ネガ型）の液晶材料によって構成されている。

このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造についての説明は省略する。

第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１及び第２偏光板ＰＬ２は、例えば、それぞれの偏光軸が直交するクロスニコルの位置関係となるように配置される。

図５は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図６は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な構成のみを図示し、スイッチング素子の図示を省略している。

アレイ基板ＡＲにおいて、ゲート配線Ｇ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。

第１共通電極ＣＥ１は、第３絶縁膜１３の上に形成され、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置するとともに、ソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりも内側（つまりソース配線Ｓ１とソース配線Ｓ２との間）及び外側に向かってそれぞれ延在している。第１共通電極ＣＥ１は、第４絶縁膜１４によって覆われている。スリットＳＬＡ、開口部ＯＰ、及び、スリットＳＬＢは、第２方向Ｙにこの順に並んでいる。スリットＳＬＡ、開口部ＯＰ、及び、スリットＳＬＢにおいては、第４絶縁膜１４は、第３絶縁膜１３の上に配置されている。

画素電極ＰＥ１は、第４絶縁膜１４の上において島状に形成されている。画素電極ＰＥ１は、第１共通電極ＣＥ１と対向し、そのスリットＳＬＡ、開口部ＯＰ、及び、スリットＳＬＢの上方にも位置している。より具体的には、開口部ＯＰとスリットＳＬＡとの間、及び、開口部ＯＰとスリットＳＬＢとの間においては、第１共通電極ＣＥ１は、第４絶縁膜１４を挟んで画素電極ＰＥ１と対向している。画素電極ＰＥ１の端部ＰＥ１Ａは、スリットＳＬＡの上方に位置している。画素電極ＰＥ１の端部ＰＥ１Ｂは、スリットＳＬＢの上方に位置している。

対向基板ＣＴにおいて、第２共通電極ＣＥ２は、画素電極ＰＥ１と対向するとともに、画素電極ＰＥ１の端部ＰＥ１Ａよりも外側でスリットＳＬＡと対向し、また、画素電極ＰＥ１の端部ＰＥ１Ｂよりも外側でスリットＳＬＢと対向している。また、第２共通電極ＣＥ２は、ソース配線Ｓ１及びソース配線Ｓ２の上方では、画素電極ＰＥを介さず、第１共通電極ＣＥ１と対向している。カラーフィルタ３２１乃至３２３は、それぞれ第２方向Ｙに延在している。

次に、本実施形態における表示装置の動作について説明する。
すなわち、上記の構成の液晶表示装置において、画素電極ＰＥと第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間に電位差が形成されていないＯＦＦ状態（つまり、液晶層ＬＱに電圧が印加されていない状態）では、画素電極ＰＥと第２共通電極ＣＥ２との間に電界が形成されていないため、液晶層ＬＱに含まれる液晶分子ＬＭは、図４に示したように、第１垂直配向膜ＡＬ１と第２垂直配向膜ＡＬ２との間において、基板主面（Ｘ−Ｙ平面）に対して略垂直に初期配向する。このとき、バックライトＢＬからのバックライト光のうち、一部の直線偏光は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した直線偏光の偏光状態は、液晶層ＬＱを通過した際にほとんど変化しないため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

画素電極ＰＥと第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間に電位差が形成されたＯＮ状態（つまり、液晶層ＬＱに電圧が印加された状態）では、画素電極ＰＥと第２共通電極ＣＥ２との間に縦電界あるいはスリットＳＬを避ける傾斜電界が形成される。このため、液晶分子ＬＭは、縦電界あるいは傾斜電界の作用によって初期配向方向とは異なる方位に配向する。すなわち、ネガ型の液晶分子ＬＭは、その長軸が電界に対して交差するように配向するため、ＯＮ状態では、基板主面に対して斜め方向あるいは水平方向に配向する。このようなＯＮ状態では、液晶表示パネルＬＰＮに入射した直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態（あるいは、液晶層のリタデーション）に応じて変化する。このため、ＯＮ状態においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

また、ＯＮ状態では、第４絶縁膜１４を介して対向する画素電極ＰＥと第１共通電極ＣＥ１とで蓄積容量ＣＳを形成し、画像を表示するのに必要な容量を保持する。つまり、スイッチング素子ＳＷを介して各画素に書き込まれた画素電位が上記の蓄積容量ＣＳによって一定期間保持される。

尚、本実施形態は直線偏光モードの場合を例示したが、液晶表示パネルＬＰＮの表裏に配置した其々の直線偏光板と液晶表示パネルＬＰＮとの間に１／４波長板を挿入した構成、所謂円偏光モードの構成にも適用可能である。

このような本実施形態によれば、第２方向Ｙに隣接する画素電極ＰＥの間においては、第２共通電極ＣＥ２は、第１共通電極ＣＥ１に形成されたスリットＳＬＡ及びＳＬＢと対向する。このため、ＯＮ状態においては、第２方向Ｙに隣接する画素電極ＰＥの間の領域に、基板の法線方向に沿った等電位面が形成されにくくなる。換言すると、ＯＮ状態においては、第２方向Ｙに隣接する画素電極ＰＥの間の領域では、画素電極ＰＥの端部と第２共通電極ＣＥ２との間に傾斜電界が形成される。これにより、画素電極ＰＥの中央部のみならず、画素電極ＰＥの端部の領域についても、液晶分子ＬＭの配向状態が変化し、表示に寄与する。

一方、第２方向Ｙに隣接する画素電極ＰＥの間において第２共通電極ＣＥ２が第１共通電極ＣＥ１と対向する比較例、すなわち、第２方向において当該画素とこれに隣接する画素との間において第２共通電極ＣＥ２にスリットが無い比較例では、第２方向Ｙに隣接する画素電極ＰＥの間の領域に、基板の法線方向に沿った等電位面が形成される。換言すると、当該画素ＰＸとその隣接する画素との間では、第１共通電極ＣＥ１の影響で画素電極ＰＥの端部と第２共通電極ＣＥ２との間に生じる傾斜電界は形成され難い。このため、ＯＮ状態においても、画素ＰＸの周辺では、液晶分子ＬＭの配向状態は、初期配向状態（垂直配向した状態）に保持される。液晶分子ＬＭが初期配向状態に保持された領域は、画素電極ＰＥの端部周辺の領域にも及ぶ。このため、画素電極ＰＥの端部付近では、ＯＮ状態であるにもかかわらず、表示に寄与しない。発明者が確認したところでは、ＯＮ状態における１画素あたりの透過率は、比較例で得られる透過率を１としたとき、本実施形態で得られる透過率が１．２５倍となった。

このように、本実施形態によれば、比較例と比べて、表示に寄与する一画素あたりの開口率、透過率、あるいは、輝度を向上することが可能となる。したがって、表示に必要な容量を確保しつつ、表示品位を改善することが可能となる。

また、第２方向Ｙに隣接する各画素電極は、同一色のカラーフィルタと対向している。つまり、第２方向Ｙに隣接する各画素電極は、同一色を表示する画素に対応してそれぞれ配置されている。このため、たとえ隣接する画素電極の間の領域で液晶分子ＬＭの配向状態がＯＮ状態に変化したとしても、混色として視認されにくく、表示品位の劣化を招くことはない。

また、スリットＳＬＡ及びスリットＳＬＢは、それぞれ第１方向Ｘに沿ってソース配線Ｓ１とソース配線Ｓ２との間隔以下の長さＬを有している。そして、Ｘ−Ｙ平面において、スリットＳＬＡ及びスリットＳＬＢは、いずれもソース配線Ｓ１及びソース配線Ｓ２と重なる位置には延出していない。すなわち、第１共通電極ＣＥ１がソース配線Ｓ１及びソース配線Ｓ２の上方に重なる範囲で、長さＬが長いほど、画素電極ＰＥの端部において傾斜電界が形成される領域が拡大するため、表示に寄与する領域を拡大することが可能である。

また、スリットＳＬＡ及びスリットＳＬＢは、それぞれ第２方向Ｙに沿って隣接する画素電極ＰＥの間隔以上の幅Ｗを有している。そして、Ｘ−Ｙ平面において、スリットＳＬＡ及びスリットＳＬＢと画素電極ＰＥとの間には、いずれも第１共通電極ＣＥ１が存在しない。すなわち、第２方向Ｙに隣接する画素電極ＰＥの間に第１共通電極ＣＥ１の設置面積が小さいほど、ＯＮ状態において基板の法線方向に沿った等電位面が形成されにくくなり、換言すると、画素電極ＰＥの端部付近に液晶分子ＬＭをスイッチングする傾斜電界が形成されやすくなる。このため、表示に寄与する一画素当たりの領域を拡大することが可能となる。

また、本実施形態によれば、各画素において画像を表示するのに必要な容量は、第４絶縁膜１４を介して対向する画素電極ＰＥと第１共通電極ＣＥ１とで形成することが可能である。このため、容量を形成するに際して、画素を横切る遮光性の配線材料からなる配線や電極が不要となる。また、第４絶縁膜１４は、樹脂材料等で形成された第３絶縁膜と比較して薄い膜厚を有するように形成されている。このため、第４絶縁膜１４を介した画素電極ＰＥ及び第１共通電極ＣＥ１により、比較的大きな容量を容易に形成することが可能となる。

また、画素電極ＰＥ及び第１共通電極ＣＥ１は、いずれも透明な導電材料によって形成されているため、画素電極ＰＥ及び第１共通電極ＣＥ１と重なる領域が表示に寄与する。このため、画素を横切る補助容量線を配置した比較例と比べて、表示に寄与する一画素あたりの開口率、透過率、あるいは、輝度を向上することが可能となる。したがって、表示に必要な容量を確保しつつ、表示品位を改善することが可能となる。

また、第１共通電極ＣＥ１は、ソース配線Ｓ１及びソース配線Ｓ２の上方に延在している。このため、ＯＮ状態において、第１共通電極ＣＥ１により、ソース配線Ｓ１及びソース配線Ｓ２から液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。つまり、ソース配線Ｓ１及びソース配線Ｓ２と画素電極ＰＥあるいは第２共通電極ＣＥ２との間の不所望な電界の形成あるいは不所望な容量の形成を抑制することができ、ソース配線Ｓ１及びソース配線Ｓ２と重なる領域の液晶分子ＬＭの配向乱れを抑制することが可能となる。

しかも、ソース配線Ｓ１及びソース配線Ｓ２と重なる領域の液晶分子ＬＭは、ＯＮ状態においても第１共通電極ＣＥ１と第２共通電極ＣＥ２とが同電位で維持されており、初期配向状態を維持している。したがって、第１方向Ｘに隣接する画素電極ＰＥを加工限界まで接近させることが可能となり、一画素あたり表示に寄与する面積をさらに拡大することが可能である。

また、スリットＳＬＡ、ＳＬＢが形成されている画素の上下の周辺領域とは異なり、画素の左右の周辺領域、すなわち、ソース配線付近の領域では第１共通電極ＣＥ１にスリットが無く、第１共通電極ＣＥ１の影響により画素電極の端部と第２共通電極ＣＥ２との間に傾斜電界が形成され難い。これにより、ソース配線を挟んで隣接する一方の画素がＯＮ状態であり、他方の画素がＯＦＦ状態であったとしても、ソース配線と重なる領域の液晶分子ＬＭが初期配向状態に維持されているため、液晶表示パネルＬＰＮを斜め方向から観察した場合であっても、混色による表示品位の劣化を抑制することが可能となる。また、混色防止のために遮光層３１の幅を拡大する必要がなくなるため、一画素あたりの表示に寄与する面積をさらに拡大することが可能となる。

以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＣＥ１…第１共通電極 ＣＥ２…第２共通電極
ＳＬＡ…スリット ＳＬＢ…スリット
ＡＬ１…第１垂直配向膜 ＡＬ２…第２垂直配向膜

Claims (10)

1. 第１方向に延出した第１スリットが形成された第１共通電極と、前記第１共通電極と対向する第１画素電極と、前記第１共通電極と対向するとともに前記第１スリットを挟んで前記第１画素電極の第２方向に隣接する第２画素電極と、前記第１画素電極及び前記第２画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１スリット、前記第１画素電極及び前記第２画素電極とそれぞれ対向し前記第１共通電極と同電位の第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１配向膜と前記第２配向膜との間に保持された液晶層と、
   を備えた液晶表示装置。
2. 前記第１基板は、さらに、前記第１画素電極の中央を通り第１方向に延出したゲート配線と、前記第１画素電極の一端側を通り第２方向に延出した第１ソース配線と、前記第１画素電極の他端側を通り第２方向に延出した第２ソース配線と、を備え、前記第１共通電極は前記第１ソース配線及び前記第２ソース配線の上方に延在した、請求項１に記載の液晶表示装置。
3. 前記第１ソース配線及び前記第２ソース配線の上方において、前記第１共通電極と前記第２共通電極とが対向する、請求項２に記載の液晶表示装置。
4. 前記第１スリットは、第１方向に沿って前記第１ソース配線と前記第２ソース配線との間隔以下の長さを有する、請求項２に記載の液晶表示装置。
5. 前記第１スリットは、第２方向に沿って前記第１画素電極と前記第２画素電極との間隔以上の幅を有する、請求項１に記載の液晶表示装置。
6. 前記第１スリットは、前記第１画素電極の前記第２画素電極と向かい合う第１端部、及び、前記第２画素電極の前記第１画素電極と向かい合う第２端部とそれぞれ重なる、請求項５に記載の液晶表示装置。
7. 前記第１画素電極及び前記第２画素電極は、同一色のカラーフィルタと対向する、請求項１に記載の液晶表示装置。
8. 第１方向に延出したゲート配線と、第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子を覆う第１層間絶縁膜と、前記第１層間絶縁膜上に延在した第１共通電極であって第１方向にそれぞれ延出した第１スリット及び第２スリットが形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で前記第１共通電極と対向した画素電極であって前記第１スリットと対向する第１端部及び前記第２スリットと対向する第２端部を有する画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記画素電極、前記第１スリット及び前記第２スリットとそれぞれ対向し前記第１共通電極と同電位の第２共通電極と、前記第２共通電極を覆う第２配向膜と、を備えた第２基板と、
   前記第１配向膜と前記第２配向膜との間に保持された液晶層と、
   を備えた液晶表示装置。
9. 前記第１共通電極は、前記第１ソース配線及び前記第２ソース配線の上方に延在した、請求項８に記載の液晶表示装置。
10. 前記第１共通電極には、前記第１スリットと前記第２スリットとの間に開口部が形成され、
    前記画素電極は、前記開口部を介して前記スイッチング素子と電気的に接続された、請求項８に記載の液晶表示装置。

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