JP6010330B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２０１１−２０９４５４号公報

本実施形態の目的は、表示品位に優れた液晶表示装置を提供することにある。

一実施形態に係る液晶表示装置は、
第１絶縁膜と、前記第１絶縁膜上に設けられ第１方向に沿って延出し前記第１方向に直交した第２方向に互いに間隔を置いて位置した第１シールド電極及び第２シールド電極と、前記第１絶縁膜、第１シールド電極及び第２シールド電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ前記第１シールド電極と対向し前記第１方向に沿って延出した第１ソース配線と、前記第２絶縁膜上に設けられ前記第２シールド電極と対向し前記第１方向に沿って延出した第２ソース配線と、前記第２絶縁膜、第１ソース配線及び第２ソース配線上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ前記第１ソース配線と対向し前記第１方向に沿って延出した第１主共通電極と、前記第３絶縁膜上に設けられ前記第２ソース配線と対向し前記第１方向に沿って延出した第２主共通電極と、前記第３絶縁膜上に設けられ前記第１主共通電極と前記第２主共通電極との間に位置し前記第１方向に沿って延出した主画素電極と、を備えた第１基板と、
前記第１主共通電極と対向し前記第１方向に沿って延出した第３主共通電極と、前記第２主共通電極と対向し前記第１方向に沿って延出した第４主共通電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に挟持された液晶層と、を備え、
前記第１主共通電極、第２主共通電極、第３主共通電極及び第４主共通電極は、等電位に設定される。

図１は、一実施形態に係る液晶表示装置の構成を概略的に示す図である。 図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。 図３は、上記液晶表示パネルの一画素における最小の単位構成体を概略的に示す平面図である。 図４は、上記液晶表示パネルの一画素を概略的に示す平面図である。 図５は、図４の線Ｖ−Ｖに沿って示す液晶表示パネルの一部を示す断面図である。 図６は、図４の線ＶＩ−ＶＩに沿って示す液晶表示パネルの一部を示す断面図である。 図７は、図４の線ＶＩＩ−ＶＩＩに沿って示す液晶表示パネルの一部を示す断面図である。 図８は、上記液晶表示パネルの対向基板における一画素の構造を概略的に示す平面図である。 図９は、上記実施形態に係る液晶表示装置を用い、等電位線についてシミュレーションを行った結果を示す概略図である。 図１０は、比較例の液晶表示装置を用い、等電位線についてシミュレーションを行った結果を示す概略図である。 図１１は、本実施形態において導入したクロストーク率の定義を説明するための図である。

以下、図面を参照しながら一実施形態に係る液晶表示装置について詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置１の構成を概略的に示す図である。

図１に示すように、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮに接続された駆動ＩＣチップ２及びフレキシブル配線基板３、液晶表示パネルＬＰＮを照明するバックライトユニット４などを備えている。

液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された図示しない液晶層と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴには、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸが位置している（但し、ｍ及びｎは自然数である）。

バックライトユニット４は、図示した例では、アレイ基板ＡＲの背面側に配置されている。このようなバックライトユニット４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
図２に示すように、液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向であるＹ方向に沿って交互に並列配置されている。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｙに交差する第２方向であるＸ方向に沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくてもよい。ここでは、第１方向Ｙと第２方向Ｘとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差する。ソース配線Ｓは、第１方向Ｙに沿ってそれぞれ延出しているが、必ずしも直線的に延出していなくてもよい。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。補助容量ＣＳは、例えば補助容量線Ｃと後述する補助容量電極Ｆとの間に形成される。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥがアレイ基板ＡＲ及び対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、アレイ基板ＡＲの主面あるいは対向基板ＣＴの主面にほぼ平行な横電界（あるいは、基板主面に対してわずかに傾いた斜め電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個のスイッチング素子ＳＷが形成されている。

画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。アクティブエリアＡＣＴには、ｍ×ｎ個の画素電極ＰＥが形成されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴの外側に形成された給電部ＶＳを備えている。共通電極ＣＥのうち、アレイ基板ＡＲに形成された共通電極ＣＥの一部は、アクティブエリアＡＣＴの外側で給電部ＶＳと電気的に接続されている。また、共通電極ＣＥのうち、対向基板ＣＴに形成された共通電極ＣＥの一部は、図示しない導電部材を介して、アレイ基板ＡＲに形成された給電部ＶＳと電気的に接続されている。

以下に、本実施形態の基本構成について説明する。
図３は、一画素ＰＸにおける最小の単位構成体を概略的に示す平面図である。

図３に示すように、画素ＰＸは、図中の二点鎖線で示した領域に相当し、第２方向Ｘに沿った長さよりも第１方向Ｙに沿った長さの方が長い長方形状である。画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＣを有している。これらの主画素電極ＰＡ及び副画素電極ＰＣは、互いに電気的に接続されている。本実施形態においては、画素電極ＰＥの全体がアレイ基板ＡＲに備えられている。

主画素電極ＰＡは、第１方向Ｙに沿って延出している。副画素電極ＰＣは、第１方向Ｙとは異なる第２方向Ｘに沿って延出している。より具体的には、主画素電極ＰＡは、略画素中央部において第１方向Ｙに沿って直線的に延出した帯状に形成されている。副画素電極ＰＣは、画素ＰＸの上側端部において第２方向Ｘに沿って直線的に延出した帯状に形成されている。なお、副画素電極ＰＣは、上下画素間に配置されてもよい。つまり、副画素電極ＰＣは、図示した当該画素ＰＸとその上側の画素（図示せず）との境界に跨って配置されてもよい。

この副画素電極ＰＣは、主画素電極ＰＡの一端部に結合し、主画素電極ＰＡからその両側に向かって延出している。このような副画素電極ＰＣは、主画素電極ＰＡと略直交している。なお、副画素電極ＰＣは、主画素電極ＰＡの一端部よりも他端部寄りに結合していてもよい。画素電極ＰＥは、例えば、副画素電極ＰＣにおいて補助容量電極Ｆ（図示せず）と電気的に接続されている。

共通電極ＣＥは、複数の主共通電極ＣＡを有している。これらの主共通電極ＣＡは、互いに電気的に接続されている。このような共通電極ＣＥは、画素電極ＰＥとは電気的に絶縁されている。本実施形態においては、共通電極ＣＥにおいて、主共通電極ＣＡの少なくとも一部は、対向基板ＣＴに備えられている。

主共通電極ＣＡは、第１方向Ｙに沿って延出している。図示した例では、主共通電極ＣＡは、第１方向Ｙに沿って直線的に延出した帯状に形成されている。なお、主共通電極ＣＡは第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。

主共通電極ＣＡＬ及び主共通電極ＣＡＲは左右画素間に配置されている。すなわち、主共通電極ＣＡＬは図示した当該画素ＰＸとその左側の画素（図示せず）との境界に跨って配置され、主共通電極ＣＡＲは図示した当該画素ＰＸとその右側の画素（図示せず）との境界に跨って配置されている。

主共通電極ＣＡは、主画素電極ＰＡを挟んだ両側に配置されている。つまり、主画素電極ＰＡと主共通電極ＣＡとは、第２方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと、主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも主画素電極ＰＡとは重ならず、主共通電極ＣＡのそれぞれと主画素電極ＰＡとの間には主として表示に寄与する開口部が形成されている。

すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、主画素電極ＰＡを挟んだ両側に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第２方向Ｘに沿ってこの順に配置されている。

第２方向Ｘに沿った主共通電極ＣＡＬと主画素電極ＰＡとの間隔は、第２方向Ｘに沿った主共通電極ＣＡＲと主画素電極ＰＡとの間隔と略同等である。主共通電極ＣＡＬと主画素電極ＰＡとの間及び主画素電極ＰＡと主共通電極ＣＡＲとの間には、それぞれ開口部が形成される。つまり、ここに示した例では、一画素ＰＸにおいて、２つの開口部が形成される。

ここに示した例では、液晶分子ＬＭの初期配向方向は、例えば、第１方向Ｙと略平行な方向であるが、第１方向Ｙを斜めに交差する斜め方向Ｄであってもよい。ここで、第１方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜２５°程度、より望ましくは１０°前後とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。ここでは、なす角度θ１は、第１方向Ｙに対して数°程度わずかに傾いた方向であり、例えば、７°である。

なお、画素電極ＰＥは、必要に応じて副画素電極ＰＣを備えていていればよい。また、共通電極ＣＥは、さらに、第２方向Ｘに沿って延出した副共通電極を備えていてもよい。

図４は、液晶表示パネルＬＰＮの一画素ＰＸを概略的に示す平面図である。なお、図４においては、アレイ基板ＡＲ側の構成のみを図示している。図５は、図４の線Ｖ−Ｖに沿って示す液晶表示パネルの一部を示す断面図である。図６は、図４の線ＶＩ−ＶＩに沿って示す液晶表示パネルの一部を示す断面図である。図７は、図４の線ＶＩＩ−ＶＩＩに沿って示す液晶表示パネルの一部を示す断面図である。

図４、図５、図６及び図７に示すように、アレイ基板ＡＲは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、補助容量ＣＳ、シールド電極Ｈ、画素電極ＰＥ、主共通電極ＣＡ１、第１配向膜ＡＬ１などを備えている。

第１絶縁基板１０上には、補助容量電極Ｆ及び半導体層ＳＣが設けられている。なお、第１絶縁基板１０、並びに補助容量電極Ｆ及び半導体層ＳＣの間には、絶縁膜であるアンダーコート層が介在していてもよい。図４では、４つの補助容量電極Ｆと、４つの半導体層ＳＣを示している。

補助容量電極Ｆは、Ｔ字を左に９０°回転させた形状を有している。補助容量電極Ｆ１１は、第１シールド電極Ｈ１１と補助容量線Ｃ１とに対向している。なお、補助容量電極Ｆ２１は、第２シールド電極Ｈ２１と補助容量線Ｃ１とに対向している。補助容量電極Ｆ１１及び補助容量電極Ｆ２１は、電気的に絶縁されている。

補助容量電極Ｆ１１の後述する第１主共通電極ＣＡＬ１と対向した領域は、第１シールド電極Ｈ１１の直下に配置され、第１ソース配線Ｓ１と略同等の幅を有している。補助容量電極Ｆ１１の補助容量線Ｃ１と対向した領域は、補助容量線Ｃ１の直下に配置され、補助容量線Ｃ１と略同等の幅を有している。

半導体層ＳＣは、補助容量電極Ｆと同一層に設けられ、補助容量電極Ｆと同一材料で形成されている。この実施形態において、補助容量電極Ｆ及び半導体層ＳＣは、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていてもよい。半導体層ＳＣは、ソース配線Ｓに電気的に接続されたソース領域ＳＣＳと、補助容量電極から連続的に形成されたドレイン領域ＳＣＤと、チャネル領域ＳＣＣと、を有している。半導体層ＳＣは、ソース配線Ｓと対向している。

半導体層ＳＣ１１は第１ソース配線Ｓ１と対向し、半導体層ＳＣ１１のソース領域ＳＣＳは第１ソース配線Ｓ１に電気的に接続されている。半導体層ＳＣ１１のソース領域ＳＣＳ及び補助容量電極Ｆ１２は、電気的に絶縁されている。また、補助容量電極Ｆ１１及び
半導体層ＳＣ１０のソース領域ＳＣＳも、電気的に絶縁されている。なお、半導体層ＳＣ２１なども、半導体層ＳＣ１１と同様に形成されている。半導体層ＳＣ２１は第２ソース配線Ｓ２と対向している。
補助容量電極Ｆ及び半導体層ＳＣは、第１絶縁膜としてのゲート絶縁膜１１によって覆われている。また、ゲート絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

ゲート絶縁膜１１上には、シールド電極Ｈと、補助容量線Ｃと、ゲート配線Ｇとが設けられている。図４では、４つのシールド電極Ｈを示している。

補助容量線Ｃ１は、第２方向Ｘに沿って延出し第１シールド電極Ｈ１１及び第２シールド電極Ｈ２１などと一体に形成されている。画素ＰＸにおいて、補助容量線Ｃ１は上側端部に配置されている。なお、補助容量線Ｃ１は、当該画素ＰＸとその上側の画素との境界に跨って配置されてもよい。

第１シールド電極Ｈ１１及び第２シールド電極Ｈ２１は、第１方向Ｙに沿って延出し第２方向Ｘに互いに間隔を置いて位置している。第１シールド電極Ｈ１１及び第２シールド電極Ｈ２１は、補助容量線Ｃ１から第１方向Ｙに突出するように形成されている。

第１シールド電極Ｈ１１は、補助容量電極Ｆ１１と対向している。補助容量電極Ｆ１１、第１シールド電極Ｈ１１及び補助容量線Ｃ１は、補助容量ＣＳを形成している。第２シールド電極Ｈ２１は、補助容量電極Ｆ２１と対向している。なお、補助容量電極Ｆ２１、第２シールド電極Ｈ２１及び補助容量線Ｃ１も、隣の画素ＰＸの補助容量ＣＳを形成している。

上記第１シールド電極Ｈ１１は、後述する第１ソース配線Ｓ１の直下に配置され、第１ソース配線Ｓ１と略同等の幅を有していてもよい。また、第２シールド電極Ｈ２１は、第２ソース配線Ｓ２の直下に配置され、第２ソース配線Ｓ２と略同等の幅を有していてもよい。

ゲート配線Ｇは、シールド電極Ｈ及び補助容量線Ｃと同一層に設けられている。ゲート配線Ｇは、第２方向Ｘに沿って延出している。ゲート配線Ｇ１は、ゲート絶縁膜１１を介して半導体層ＳＣ１１のチャネル領域ＳＣＣと対向している。画素ＰＸにおいて、ゲート配線Ｇ１は略画素中央部に配置されている。ゲート配線Ｇ１は、半導体層ＳＣ１１のチャネル領域ＳＣＣの直上に位置している。半導体層ＳＣ１１及びゲート配線Ｇ１は、スイッチング素子ＳＷを形成している。図示した例では、スイッチング素子ＳＷは、トップゲート型の薄膜トランジスタであるが、ボトムゲート型の薄膜トランジスタであってもよい。

なお、ゲート配線Ｇ１は、半導体層ＳＣ２１のチャネル領域ＳＣＣなどとも対向している。ゲート配線Ｇ１及び半導体層ＳＣ２１は、隣の画素ＰＸのスイッチング素子ＳＷを形成している。
シールド電極Ｈ、補助容量線Ｃ及びゲート配線Ｇは、同一材料を用いて同一工程で形成可能である。

ゲート絶縁膜１１、シールド電極Ｈ、補助容量線Ｃ及びゲート配線Ｇ上に、第２絶縁膜としての第１層間絶縁膜１２が設けられている。シールド電極Ｈ、補助容量線Ｃ及びゲート配線Ｇは、第１層間絶縁膜１２によって覆われている。また、この第１層間絶縁膜１２は、ゲート絶縁膜１１の上にも配置されている。なお、ゲート絶縁膜１１及び第１層間絶縁膜１２は、例えば、酸化シリコン及び窒化シリコンなどの無機系の絶縁材料によって形成されている。

第１層間絶縁膜１２上に、ソース配線Ｓ及び接続電極Ｉが設けられている。ソース配線Ｓは、第１方向Ｙに沿って延出している。なお、図示したソース配線Ｓは第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側のソース配線Ｓを第１ソース配線Ｓ１と称し、図中の右側のソース配線Ｓを第２ソース配線Ｓ２と称する。第１ソース配線Ｓ１は、第１シールド電極Ｈ１１と対向している。第１ソース配線Ｓ１の一部は、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通って半導体層ＳＣ１１のソース領域ＳＣＳに接続されている。

第２ソース配線Ｓ２は、第２シールド電極Ｈ２１と対向している。第２ソース配線Ｓ２の一部は、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通って半導体層ＳＣ２１のソース領域ＳＣＳに接続されている。

画素ＰＸにおいて、第１ソース配線Ｓ１は左側端部に配置され（厳密には、第１ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置されている）、第２ソース配線Ｓ２は右側端部に配置されている（厳密には、第２ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている）。

接続電極Ｉは、補助容量線Ｃ１と対向している。接続電極Ｉは、ゲート絶縁膜１１及び第１層間絶縁膜１２を貫通するコンタクトホールを通って補助容量電極Ｆ１１に接続されている。接続電極Ｉは、補助容量線Ｃ１と電気的に絶縁されている。

ソース配線Ｓ及び接続電極Ｉは、同一材料を用いて同一工程で形成することができる。ソース配線Ｓ及び接続電極Ｉは、モリブデン、アルミニウム、タングステン、チタンなどの導電材料によって形成されている。

第１層間絶縁膜１２、ソース配線Ｓ及び接続電極Ｉ上に、第３絶縁膜としての第２層間絶縁膜１３が設けられている。ソース配線Ｓ及び接続電極Ｉは、第２層間絶縁膜１３によって覆われている。また、この第２層間絶縁膜１３は、第１層間絶縁膜１２の上にも配置されている。第２層間絶縁膜１３は、例えば、紫外線硬化型樹脂や熱硬化型樹脂などの各種有機材料によって形成されている。

第２層間絶縁膜１３上に、主共通電極ＣＡ１及び画素電極ＰＥが設けられている。主共通電極ＣＡ１は、第１方向Ｙに沿って延出している。なお、図示した主共通電極ＣＡ１は第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の主共通電極ＣＡ１を第１主共通電極ＣＡＬ１と称し、図中の右側の主共通電極ＣＡ１を第２主共通電極ＣＡＲ１と称する。第１主共通電極ＣＡＬ１は、第１ソース配線Ｓ１と対向している。或いは、第１主共通電極ＣＡＬ１は、第１ソース配線Ｓ１の直上に配置され、第１ソース配線Ｓ１と略同等の幅を有している。第２主共通電極ＣＡＲ１は、第２ソース配線Ｓ２と対向している。或いは、第２主共通電極ＣＡＲ１は、第２ソース配線Ｓ２の直上に配置され、第２ソース配線Ｓ２と略同等の幅を有している。共通電極ＣＥの主共通電極ＣＡ１は、詳述しないが、アクティブエリアの外側に引き出され、アレイ基板の給電部と電気的に接続されている。主共通電極ＣＡ１には、コモン電位が給電される。

アクティブエリア内において、第１主共通電極ＣＡＬ１が第１ソース配線Ｓ１を覆い、第２主共通電極ＣＡＲ１が第２ソース配線Ｓ２を覆う場合、第１主共通電極ＣＡＬ１の第２方向Ｘに沿った幅は第１ソース配線Ｓ１の第２方向Ｘに沿った幅と同等以上であり、第２主共通電極ＣＡＲ１の第２方向Ｘに沿った幅は第２ソース配線Ｓ２の第２方向Ｘに沿った幅と同等以上である。

主画素電極ＰＡは、第１ソース配線Ｓ１と第２ソース配線Ｓ２との間、つまり第１主共通電極ＣＡＬ１と第２主共通電極ＣＡＲ１との間に位置し第１方向Ｙに沿って延出している。

主画素電極ＰＡは、隣接する第１ソース配線Ｓ１及び第２ソース配線Ｓ２のそれぞれの直上の位置よりも画素ＰＸの内側に位置している。より具体的には、主画素電極ＰＡは、第１ソース配線Ｓ１と第２ソース配線Ｓ２との略中間の位置に配置されている。換言すると、主画素電極ＰＡは、第１主共通電極ＣＡＬ１と第２主共通電極ＣＡＲ１との略中間の位置に配置されている。このような主画素電極ＰＡは、画素ＰＸの上側端部付近から下側端部付近まで延出している。

副画素電極ＰＣは、画素ＰＸの上側端部に配置され、主画素電極ＰＡの一端部に繋がっている。副画素電極ＰＣは、補助容量線Ｃ１と対向している。図示した例では、副画素電極ＰＣは、補助容量線Ｃ１の直上に配置されている。副画素電極ＰＣ（画素電極ＰＥ）の一部は、第２層間絶縁膜１３を貫通するコンタクトホールを通って接続電極Ｉに接続されている。画素電極ＰＥは、補助容量電極Ｆ１１に電気的に接続されている。

このような副画素電極ＰＣは、主画素電極ＰＡからその両側、つまり、第１ソース配線Ｓ１及び第２ソース配線Ｓ２、あるいは、第１主共通電極ＣＡＬ１及び第２主共通電極ＣＡＲ１に向かってそれぞれ直線的に延出している。但し、副画素電極ＰＣは、第１主共通電極ＣＡＬ１及び第２主共通電極ＣＡＲ１には接触しないように配置されている（あるいは、副画素電極ＰＣが第１主共通電極ＣＡＬ１及び第２主共通電極ＣＡＲ１から離間するように配置されている）。図示した例では、主画素電極ＰＡ及び副画素電極ＰＣは、一体（あるいは連続的）に形成されている。

主共通電極ＣＡ１及び画素電極ＰＥは、同一材料を用いて同一工程で形成することができる。主共通電極ＣＡ１及び画素電極ＰＥは、インジウム・ティン・オキサイド（ＩＴＯ）又はインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。しかし、主共通電極ＣＡ１及び画素電極ＰＥは、アルミニウムなどの他の金属材料によって形成されてもよい。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥ及び主共通電極ＣＡ１を覆い、第２層間絶縁膜１３の上にも配置されている。第１配向膜ＡＬ１は、液晶層ＬＱに接している。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

一方、対向基板ＣＴは、例えば、ガラス基板やプラスチック基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、共通電極ＣＥのうちの主共通電極ＣＡ２や、第２配向膜ＡＬ２などを備えている。

主共通電極ＣＡ２は、第１方向Ｙに沿って延出している。なお、図示した主共通電極ＣＡ２は第２方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の左側の主共通電極ＣＡ２を第３主共通電極ＣＡＬ２と称し、図中の右側の主共通電極ＣＡ２を第４主共通電極ＣＡＲ２と称する。第３主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１と対向している。第４主共通電極ＣＡＲ２は、第２主共通電極ＣＡＲ１と対向している。

また、この対向基板ＣＴは、図示を省略するが、各画素ＰＸを区画する（あるいは、ソース配線Ｓ、ゲート配線Ｇ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置された）ブラックマトリクスや各画素ＰＸに対応して配置されたカラーフィルタ層、ブラックマトリクス及びカラーフィルタ層の表面の凹凸の影響を緩和するオーバーコート層などが配置されてもよい。
主共通電極ＣＡ２、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されている。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、主共通電極ＣＡ２などを覆っている。第２配向膜ＡＬ２は、液晶層ＬＱに接している。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向は、上記の通り、第１方向Ｙと略平行な方向、あるいは、第１方向Ｙから傾斜した方向（斜め方向）Ｄである。これらの第１配向処理方向及び第２配向処理方向は、ともに平行であって、互いに逆向きあるいは同じ向きである。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のギャップ、例えば３〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で図示しないシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、図示しない液晶分子を含んでいる。このような液晶層ＬＱは、ポジ型の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面には、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、第１偏光軸を有する第１偏光板ＰＬ１を含んでいる。また、対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面には、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、第２偏光軸を有する第２偏光板ＰＬ２を含んでいる。第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係にある。一方の偏光板は、例えば、その偏光軸が液晶分子の長軸方向つまり第１配向処理方向あるいは第２配向処理方向と平行（あるいは、第１方向Ｙと平行）または直交（あるいはい、第２方向Ｘと平行）するように配置されている。これにより、ノーマリーブラックモードを実現している。

図３に示すように、液晶層ＬＱに電圧が印加されていない状態つまり画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない無電界時（ＯＦＦ時）には、破線で示したように、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、液晶分子ＬＭの厳密な初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの配向方向をＸ−Ｙ平面に正射影した方向である。しかしながら、説明を簡略にするために、以下では、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向は、ともに第１方向Ｙと略平行な方向、あるいは、ともに斜め方向Ｄと略平行な方向である。このようなＯＦＦ時においては、液晶分子ＬＭは、その長軸が第１方向Ｙと略平行な方向、あるいは、斜め方向Ｄと略平行な方向に配向する。つまり、液晶分子ＬＭの初期配向方向は、第１方向Ｙあるいは斜め方向Ｄと平行である。図３に示した例では、液晶分子ＬＭの初期配向方向は第１方向Ｙと平行である。

第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向している（ホモジニアス配向）。また、第１配向膜ＡＬ１の第１配向処理方向及び第２配向膜ＡＬ２の第２配向処理方向が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部において略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

図１、図３及び図５に示すように、バックライトユニット４からのバックライトは、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。これにより、図３において実線で示したように、液晶分子ＬＭは、その長軸が電界の向きと略平行となるように基板主面と略平行な平面内で回転する。

図３に示した例では、主画素電極ＰＡと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第１方向Ｙに対して反時計回りに回転し、電界に沿って図中の左上を向くように配向する。主画素電極ＰＡと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第１方向Ｙに対して時計回りに回転し、電界に沿って図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に横電界（あるいは斜め電界）が形成された状態では、液晶分子ＬＭの配向方向が少なくとも２方向に分かれ、それぞれの配向方向でドメインが形成される。つまり、一画素ＰＸには、少なくとも２つのドメインが形成される。

このようなＯＮ時には、バックライトユニット４から液晶表示パネルＬＰＮに入射したバックライトは、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライトは、画素電極ＰＥと共通電極ＣＥとで区画された２つの領域（開口部）をそれぞれ通過した際に、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、一画素内に少なくとも２つのドメインを形成することが可能となるため、少なくとも２方向での視野角を光学的に補償することができ、広視野角化が可能となる。したがって、高い透過率の表示を実現することができ、表示品位の良好な液晶表示装置を提供することが可能となる。

また、一画素内において、画素電極ＰＥと共通電極ＣＥとで区画される少なくとも２つの開口部それぞれについて面積を略同一に設定することにより、各領域の透過率が略同等となり、それぞれの開口部を透過した光が互いに光学的に補償し合い、広い視野角範囲に亘って均一な表示を実現することが可能となる。

なお、ＯＮ時には、画素電極ＰＥの主画素電極ＰＡ付近、あるいは、共通電極ＣＥの主共通電極ＣＡ付近では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、上記のように、画素電極ＰＥ及び共通電極ＣＥが光透過性の導電材料によって形成されていても、これらの領域ではバックライトがほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀などの導電材料を用いて形成しても良い。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。

図８は、本実施形態に係る液晶表示パネルＬＰＮの対向基板ＣＴにおける一画素ＰＸの構造を概略的に示す平面図である。
図８に示すように、主共通電極ＣＡ２は、帯状に形成され、第１方向Ｙに沿って直線的に延出している。複数の主共通電極ＣＡ２は電気的に接続されている。図示した例では、対向基板ＣＴにおいて、主共通電極ＣＡ２は、ストライプ状に形成されている。

共通電極ＣＥの主共通電極ＣＡ２は、詳述しないが、アクティブエリアの外側に引き出され、導電部材を介して、アレイ基板に形成された給電部と電気的に接続されている。主共通電極ＣＡ２にはコモン電位が給電される。つまり、第１主共通電極ＣＡＬ１、第２主共通電極ＣＡＲ１、第３主共通電極ＣＡＬ２及び第４主共通電極ＣＡＲ２は、電気的に接続され、等電位に設定されている。

このような構成において、画素ＰＸに黒を表示する場合には、主画素電極ＰＡを含む画素電極ＰＥと、主共通電極ＣＡ１、ＣＡ２との間に電位差あるいは電界は形成されない。一方、画素ＰＸに白を表示する場合には、主画素電極ＰＡを含む画素電極ＰＥと、主共通電極ＣＡ１、ＣＡ２との間の電位差によって電界が形成される。

図示したように、本実施形態において、第１ソース配線Ｓ１の下方に複数の第１シールド電極（第１シールド電極Ｈ１１、第１シールド電極Ｈ１２など）が位置し、第１ソース配線Ｓ１の上方に第１主共通電極ＣＡＬ１が位置している。このため、画素ＰＸに黒を表示する場合であっても白を表示する場合であっても、第１主共通電極ＣＡＬ１及び第１シールド電極により第１ソース配線Ｓ１からの不所望な電界を遮蔽することが可能となる。

同様に、第２ソース配線Ｓ２の下方に複数の第２シールド電極（第２シールド電極Ｈ２１、第２シールド電極Ｈ２２など）が位置し、第２ソース配線Ｓ２の上方に第２主共通電極ＣＡＲ１が位置している。このため、画素ＰＸに黒を表示する場合であっても白を表示する場合であっても、第２主共通電極ＣＡＲ１及び第２シールド電極により第２ソース配線Ｓ２からの不所望な電界を遮蔽することが可能となる。

このような主共通電極ＣＡ１の幅が広いほど、ソース配線Ｓからの電界遮蔽性能が向上する。しかしながら、主共通電極ＣＡ１と主画素電極ＰＡとの間に、主として表示に寄与する開口部が形成されるため、主共通電極ＣＡ１の幅が広すぎると、開口部の面積が小さくなり、透過率の低減を招く。

このため、特に、第１主共通電極ＣＡＬ１が第１ソース配線Ｓ１の直上に配置され且つ第１ソース配線Ｓ１と略同等の幅を有し、第２主共通電極ＣＡＲ１が第２ソース配線Ｓ２の直上に配置され且つ第２ソース配線Ｓ２と略同等の幅を有する構成においては、高い透過率を維持しながら、第１ソース配線Ｓ１及び第２ソース配線Ｓ２からの電界遮蔽性能が向上することが可能となる。

このようなソース配線Ｓからの不所望な電界を遮蔽することにより、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、液晶層ＬＱに保持された液晶分子の配向が乱れることにより輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。したがって、表示品位のさらに良好な液晶表示装置を得ることができる。

また、このような構成例によれば、第３主共通電極ＣＡＬ２は第１主共通電極ＣＡＬ１と対向し、第４主共通電極ＣＡＲ２は第２主共通電極ＣＡＲ１と対向している。特に、主共通電極ＣＡ１及び主共通電極ＣＡ２がそれぞれソース配線Ｓの直上に配置されている場合には、主共通電極ＣＡ１及び主共通電極ＣＡ２がソース配線Ｓよりも主画素電極ＰＡ側に配置された場合と比較して、開口部を拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、主共通電極ＣＡ１のそれぞれをソース配線Ｓの直上に配置し、主共通電極ＣＡ２のそれぞれを主共通電極ＣＡ１の直上に配置することによって、主画素電極ＰＡと主共通電極ＣＡ２との間の距離、あるいは、主画素電極ＰＡと主共通電極ＣＡ１との間の距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、主共通電極ＣＡ１と主共通電極ＣＡ２とが液晶層を挟んで対向する領域では、不所望な縦電界（すなわち、基板主面の法線方向に沿った電界）の発生を抑制することが可能となる。

ここで、本願発明者らは、本実施形態に係る液晶表示装置を用い、画素電極ＰＥと主共通電極ＣＡ１、ＣＡ２との間に電圧を印加した際の等電位線についてシミュレーションを行った。なお、第２層間絶縁膜１３の膜厚は２．０μｍであり、ソース配線Ｓの幅は４．０μｍであり、主共通電極ＣＡ１の幅は１０．５μｍであり、互いに対向したソース配線Ｓと主共通電極ＣＡ１の距離は３．２５μｍであり、シールド電極Ｈの幅は４．０μｍである。

図９は、本実施形態に係る液晶表示装置を用い、画素電極ＰＥと主共通電極ＣＡ１、ＣＡ２との間に電圧を印加した際の等電位線についてシミュレーションを行った結果を示す概略図である。図９に示すように、等電位線Ｌ１に殆ど歪みが無いことが分かる。このため、本実施形態に係る液晶表示装置では、液晶分子ＬＭの配向乱れが小さくなり、クロストークを低減することができる。

また、本願発明者らは、比較例の液晶表示装置を用い、画素電極ＰＥと主共通電極ＣＡ１、ＣＡ２との間に電圧を印加した際の等電位線についてシミュレーションを行った。なお、比較例の液晶表示装置は、シールド電極Ｈが設けられていない以外は、上記実施形態に係る液晶表示装置と同様に形成されている。

図１０は、比較例の液晶表示装置を用い、画素電極ＰＥと主共通電極ＣＡ１、ＣＡ２との間に電圧を印加した際の等電位線についてシミュレーションを行った結果を示す概略図である。図１０に示すように、等電位線Ｌ２の歪みが等電位線Ｌ１の歪みより大きいことが分かる。このため、比較例の液晶表示装置では、上記実施形態の液晶表示装置に比べ、液晶分子ＬＭの配向乱れが大きくなり、クロストークの対策を十分に図ることができないものである。

また、本願発明者らは、本実施形態の効果について検証した。次に上記検証の手法及び結果について説明する。図１１は、本実施形態において導入したクロストーク率の定義を説明するための図である。

図１１に示すように、アクティブエリアＡＣＴの略中央に矩形状のウインドーＷＤＷを表示した場合であって、ウインドーＷＤＷが黒表示または白表示である一方で、その周辺部分が中間色を表示した場合に、ウインドーＷＤＷを囲む四方の輝度を測定した。図示した４個所のそれぞれの輝度をＷ１、Ｗ２、Ｗ３、Ｗ４とした。また、同一のアクティブエリアＡＣＴの全面で同一の中間色を表示した場合に、上記と同一個所の４個所の輝度を測定した。図示した４個所のそれぞれの輝度をＧ１、Ｇ２、Ｇ３、Ｇ４とした。このとき、クロストーク率は以下の式で定義する。

クロストーク率＝|W(n)-G(n)|/G(n)×100 （但し、n=1〜4である）
まず、上記比較例の液晶表示装置を用いてクロストーク率を測定した。次に、本実施形態に係る液晶表示装置を用いてクロストーク率を測定した。

（ウインドーＷＤＷを白表示した場合）
比較例のクロストーク率を１として規格化したところ、本実施形態のクロストーク率は０．３４であった。クロストーク率が６６％改善されたことが分かる。

（ウインドーＷＤＷを黒表示した場合）
比較例のクロストーク率を１として規格化したところ、本実施形態のクロストーク率は０．５２であった。クロストーク率が４８％改善されたことが分かる。

上記のように、本実施形態によれば、クロストークを低減することが可能であることが確認された。
以上説明したように、本実施形態によれば、表示品位に優れた液晶表示装置を得ることが可能となる。

なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。

例えば、主共通電極ＣＡ１と画素電極ＰＥとの間に他の層間絶縁膜が介在し、主共通電極ＣＡ１と画素電極ＰＥとが異なる層に形成されても良い。この場合、主共通電極ＣＡ１は、画素電極ＰＥとは異なる材料によって形成されてもよいし、画素電極ＰＥと同一材料によって形成されてもよい。

また、ゲート配線Ｇが画素ＰＸの上側端部に配置され、補助容量線Ｃが略画素中央部に配置されても良い。この場合には、副画素電極ＰＣは、略画素中央部に配置され、補助容量線Ｃと対向する（あるいは、副画素電極ＰＣが補助容量線Ｃの直上に配置される）。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］第１絶縁膜と、前記第１絶縁膜上に設けられ第１方向に沿って延出し前記第１方向に直交した第２方向に互いに間隔を置いて位置した第１シールド電極及び第２シールド電極と、前記第１絶縁膜上に設けられ前記第２方向に沿って延出し前記第１シールド電極及び第２シールド電極と一体に形成された補助容量線と、前記第１絶縁膜、第１シールド電極及び第２シールド電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ前記第１シールド電極と対向し前記第１方向に沿って延出した第１ソース配線と、前記第２絶縁膜上に設けられ前記第２シールド電極と対向し前記第１方向に沿って延出した第２ソース配線と、前記第２絶縁膜、第１ソース配線及び第２ソース配線上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ前記第１ソース配線と対向し前記第１方向に沿って延出した第１主共通電極と、前記第３絶縁膜上に設けられ前記第２ソース配線と対向し前記第１方向に沿って延出した第２主共通電極と、前記第３絶縁膜上に設けられ前記第１主共通電極と前記第２主共通電極との間に位置し前記第１方向に沿って延出した主画素電極と、を備えた第１基板と、
前記第１主共通電極と対向し前記第１方向に沿って延出した第３主共通電極と、前記第２主共通電極と対向し前記第１方向に沿って延出した第４主共通電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に挟持された液晶層と、を備え、
前記第１主共通電極、第２主共通電極、第３主共通電極及び第４主共通電極は、等電位に設定される液晶表示装置。
［２］前記第１シールド電極は、前記第１ソース配線の直下に配置され、前記第１ソース配線と略同等の幅を有し、
前記第２シールド電極は、前記第２ソース配線の直下に配置され、前記第２ソース配線と略同等の幅を有している［１］に記載の液晶表示装置。
［３］前記第１主共通電極は、前記第１ソース配線の直上に配置され、前記第１ソース配線と略同等の幅を有し、
前記第２主共通電極は、前記第２ソース配線の直上に配置され、前記第２ソース配線と略同等の幅を有している［２］に記載の液晶表示装置。
［４］前記第１基板は、前記第１絶縁膜で覆われ、前記第１シールド電極と前記補助容量線とに対向し、前記主画素電極に電気的に接続された補助容量電極をさらに備えている［１］に記載の液晶表示装置。
［５］前記補助容量電極の前記第１主共通電極と対向した領域は、前記第１シールド電極の直下に配置され、前記第１ソース配線と略同等の幅を有し、
前記補助容量電極の前記補助容量線と対向した領域は、前記補助容量線の直下に配置され、前記補助容量線と略同等の幅を有している［４］に記載の液晶表示装置。
［６］前記補助容量電極と同一層に設けられ、前記補助容量電極と同一材料で形成され、前記第１ソース配線と対向し、前記第１ソース配線に電気的に接続されたソース領域と、前記補助容量電極から連続的に形成されたドレイン領域と、チャネル領域と、を有した半導体層と、
前記第１シールド電極、第２シールド電極及び補助容量線と同一層に設けられ、前記第１絶縁膜を介して前記半導体層のチャネル領域と対向し、前記第２方向に沿って延出したゲート配線と、をさらに備えている［４］に記載の液晶表示装置。
［７］前記第２方向において、前記第１ソース配線と前記主画素電極との間隔は、前記第２ソース配線と前記主画素電極との間隔と略同等である［１］に記載の液晶表示装置。
［８］前記液晶層の液晶分子の初期配向方向は、前記第１方向に略平行な方向、又は前記第１方向から傾斜した方向である［１］に記載の液晶表示装置。
［９］前記第１基板は、前記液晶層に接する第１配向膜をさらに備え、
前記第２基板は、前記液晶層に接する第２配向膜をさらに備え、
前記第１配向膜が前記液晶層の液晶分子を初期配向させる第１配向処理方向と、前記第２配向膜が前記液晶分子を初期配向させる第２配向処理方向とは、前記第１方向に略平行な方向、又は前記第１方向から傾斜した方向である［１］に記載の液晶表示装置。
［１０］第１絶縁膜と、前記第１絶縁膜上に設けられ第１方向に沿って延出したシールド電極と、前記第１絶縁膜上に設けられ前記第１方向に直交した第２方向に沿って延出し前記シールド電極と一体に形成された補助容量線と、前記第１絶縁膜、シールド電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ前記シールド電極と対向し前記第１方向に沿って延出したソース配線と、前記第２絶縁膜及びソース配線上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ前記ソース配線と対向し前記第１方向に沿って延出した第１主共通電極と、前記第３絶縁膜上に設けられ前記第２方向に前記第１主共通電極と間隔を置いて位置し前記第１方向に沿って延出した主画素電極と、を備えた第１基板と、
前記第１主共通電極と対向し前記第１方向に沿って延出した第２主共通電極を備えた第２基板と、
前記第１基板と前記第２基板との間に挟持された液晶層と、を備え、
前記第１主共通電極及び第２主共通電極は、等電位に設定される液晶表示装置。

１…液晶表示装置、ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、１０…第１絶縁基板、ＣＴ…対向基板、２０…第２絶縁基板、ＬＱ…液晶層、ＬＭ…液晶分子、ＰＸ…画素、１１…ゲート絶縁膜、１２…第１層間絶縁膜、１３…第２層間絶縁膜、ＳＷ…スイッチング素子、ＣＳ…補助容量、ＳＣ，ＳＣ１０，ＳＣ１１，ＳＣ２１…半導体層、ＳＣＳ…ソース領域、ＳＣＤ…ドレイン領域、ＳＣＣ…チャネル領域、Ｆ，Ｆ１１，Ｆ１２，Ｆ２１…補助容量電極、Ｇ，Ｇ１…ゲート配線、Ｃ，Ｃ１…補助容量線、Ｈ，Ｈ１１，Ｈ２１…シールド電極、Ｓ，Ｓ１，Ｓ２…ソース配線、ＰＥ…画素電極、ＰＡ…主画素電極、ＰＣ…副画素電極、ＣＥ…共通電極、ＣＡ，ＣＡＬ，ＣＡＲ，ＣＡ１，ＣＡ２…主共通電極、ＣＡＬ１…第１主共通電極、ＣＡＲ１…第２主共通電極、ＣＡＬ２…第３主共通電極、ＣＡＲ２…第４主共通電極、Ｙ…第１方向、Ｘ…第２方向。

Claims (10)

1. 第１絶縁膜と、前記第１絶縁膜上に設けられ第１方向に沿って延出し前記第１方向に直交した第２方向に互いに間隔を置いて位置した第１シールド電極及び第２シールド電極と、前記第１絶縁膜、第１シールド電極及び第２シールド電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ前記第１シールド電極と対向し前記第１方向に沿って延出した第１ソース配線と、前記第２絶縁膜上に設けられ前記第２シールド電極と対向し前記第１方向に沿って延出した第２ソース配線と、前記第２絶縁膜、第１ソース配線及び第２ソース配線上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられ前記第１ソース配線と対向し前記第１方向に沿って延出した第１主共通電極と、前記第３絶縁膜上に設けられ前記第２ソース配線と対向し前記第１方向に沿って延出した第２主共通電極と、前記第３絶縁膜上に設けられ前記第１主共通電極と前記第２主共通電極との間に位置し前記第１方向に沿って延出した主画素電極と、を備えた第１基板と、
   前記第１主共通電極と対向し前記第１方向に沿って延出した第３主共通電極と、前記第２主共通電極と対向し前記第１方向に沿って延出した第４主共通電極と、を備えた第２基板と、
   前記第１基板と前記第２基板との間に挟持された液晶層と、を備え、
   前記第１主共通電極、第２主共通電極、第３主共通電極及び第４主共通電極は、等電位に設定される液晶表示装置。
2. 前記第１シールド電極及び前記第２シールド電極と一体に形成された補助容量線をさらに備えた請求項１記載の液晶表示装置。
3. 前記第１シールド電極は、前記第１ソース配線の直下に配置され、前記第１ソース配線と略同等の幅を有し、
   前記第２シールド電極は、前記第２ソース配線の直下に配置され、前記第２ソース配線と略同等の幅を有している請求項１に記載の液晶表示装置。
4. 前記第１主共通電極は、前記第１ソース配線の直上に配置され、前記第１ソース配線と略同等の幅を有し、
   前記第２主共通電極は、前記第２ソース配線の直上に配置され、前記第２ソース配線と略同等の幅を有している請求項１に記載の液晶表示装置。
5. 前記第１基板は、前記第１絶縁膜で覆われ、前記第１シールド電極と前記補助容量線とに対向し、前記主画素電極に電気的に接続された補助容量電極をさらに備えている請求項２に記載の液晶表示装置。
6. 前記補助容量電極の前記第１主共通電極と対向した領域は、前記第１シールド電極の直下に配置され、前記第１ソース配線と略同等の幅を有し、
   前記補助容量電極の前記補助容量線と対向した領域は、前記補助容量線の直下に配置され、前記補助容量線と略同等の幅を有している請求項５に記載の液晶表示装置。
7. 前記補助容量電極と同一層に設けられ、前記補助容量電極と同一材料で形成され、前記第１ソース配線と対向し、前記第１ソース配線に電気的に接続されたソース領域と、前記補助容量電極から連続的に形成されたドレイン領域と、チャネル領域と、を有した半導体層と、
   前記第１シールド電極、第２シールド電極及び補助容量線と同一層に設けられ、前記第１絶縁膜を介して前記半導体層のチャネル領域と対向し、前記第２方向に沿って延出したゲート配線と、をさらに備えている請求項５に記載の液晶表示装置。
8. 前記第１ソース配線と前記主画素電極との間隔は、前記第２ソース配線と前記主画素電極との間隔と略同等である請求項１に記載の液晶表示装置。
9. 前記液晶層の液晶分子の初期配向方向は、前記第１方向に略平行な方向、又は前記第１方向から傾斜した方向である請求項１に記載の液晶表示装置。
10. 前記第１基板は、前記液晶層に接する第１配向膜をさらに備え、
    前記第２基板は、前記液晶層に接する第２配向膜をさらに備え、
    前記第１配向膜が前記液晶層の液晶分子を初期配向させる第１配向処理方向と、前記第２配向膜が前記液晶分子を初期配向させる第２配向処理方向とは、前記第１方向に略平行な方向、又は前記第１方向から傾斜した方向である請求項１に記載の液晶表示装置。

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