KR101939782B1

KR101939782B1 - 액정 표시 장치

Info

Publication number: KR101939782B1
Application number: KR1020110090910A
Authority: KR
Inventors: 정연학; 이각석; 신기철; 이희환; 홍지표
Original assignee: 삼성디스플레이 주식회사
Priority date: 2011-09-07
Filing date: 2011-09-07
Publication date: 2019-01-18
Also published as: US20130057813A1; US9086601B2; KR20130027370A

Abstract

액정 표시 장치는 복수의 화소 영역을 포함하는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 형성된 액정층을 포함한다. 상기 제1 기판은 제1 베이스 기판, 각 화소 영역에 대응하여 상기 제1 베이스 기판 상에 형성된 제1 화소 전극, 상기 제1 화소 전극으로부터 절연되어 이격된 차폐 전극, 상기 제1 화소 전극과 상기 차폐 전극 상에 제공된 패시베이션층, 및 상기 패시베이션층 상에 형성되며 적어도 일부가 상기 제1 화소 전극과 중첩하는 제2 화소 전극을 포함한다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정 표시 장치에 관한 것으로, 더욱 상세하게는 개구율이 향상된 액정 표시 장치에 관한 것이다.

액정 표시 장치는 투명한 두 기판 사이에 액정층이 형성된 액정 표시 장치로서, 상기 액정층을 구동하여 화소별로 광투과율을 조절함으로써 원하는 화상을 표시한다.
액정 표시 장치의 동작 모드 중에서 수직 정렬(vertical alignment) 모드는 두 기판 사이에 전계가 형성될 때 액정 분자가 수직으로 정렬되어 광을 투과시켜 화상을 표시한다. 상기 수직 정렬 모드 액정 표시 장치 중 PVA 모드(patterned vertical alignment mode)는, 패터닝된 화소 전극을 이용하여 액정 분자들을 서로 다른 방향으로 배열시켜 액정 도메인을 형성함으로써 액정 표시 장치의 시야각을 향상시킨다. 상기 화소 전극은 복수의 미세 슬릿을 가지도록 패터닝될 수 있으며, 상기 미세 슬릿들 사이에 형성된 프린지 전계에 의해 상기 액정 분자들이 구동된다.

본 발명은 액정의 오배열을 감소시키고 개구율을 향상시킨 액정 표시 장치를 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 복수의 화소 영역을 포함하는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 형성된 액정층을 포함한다.
상기 제1 기판은 제1 베이스 기판, 각 화소 영역에 대응하여 상기 제1 베이스 기판 상에 형성된 제1 화소 전극, 상기 제1 화소 전극으로부터 절연되어 이격된 차폐 전극, 상기 제1 화소 전극과 상기 차폐 전극 상에 제공된 패시베이션층, 및 상기 패시베이션층 상에 형성되며 적어도 일부가 상기 제1 화소 전극과 중첩하는 제2 화소 전극을 포함한다.
상기 차폐 전극은 상기 제1 화소 전극과 동일 층 상에 제공되며, 상기 차폐 전극은 상기 제1 화소 전극과 동일 물질로 제공될 수 있다. 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 형성된 패시베이션층을 더 포함하고, 상기 차폐 전극은 상기 패시베이션층 상에 형성된다. 상기 제1 화소 전극과 상기 제2 화소 전극에는 동일한 레벨의 전압이 인가된다.
상기 제1 기판은 게이트 신호에 응답하여 데이터 신호를 출력하며, 상기 제1 화소 전극과 상기 제2 화소 전극에 연결된 박막 트랜지스터를 더 포함하며, 상기 제1 화소 전극과 상기 제2 화소 전극은 상기 데이터 신호를 입력받아 전압이 각각 충전된다.
상기 제1 기판은 상기 게이트 신호를 수신하는 복수의 게이트 라인 및 상기 데이터 신호를 수신하는 데이터 라인을 더 포함하며, 상기 박막 트랜지스터는 상기 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 연결된다.
상기 차폐 전극은 평면 상에서 볼 때 상기 데이터 라인을 커버한다. 상기 차폐 전극은 평면 상에서 볼 때 상기 데이터 라인의 폭보다 크다.

본 발명의 실시예들은 액정의 오배열을 감소시키고 개구율이 향상된 액정 표시 장치를 제공한다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다.
도 2a는 도 1에 표시된 I-I'선에 따라 자른 단면도이다.
도 2b는 도 1에 표시된 II-II'선에 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다.
도 4a는 도 3에 표시된 III-III'선에 따라 자른 단면도이다.
도 4b는 도 3에 표시된 IV-IV'선에 따라 자른 단면도이다.
도 5는 다른 실시예에 따른 액정 표시 장치의 구동을 설명하기 위한 등가 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다.
도 7는 도 6에 표시된 V-V'선에 따라 자른 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 단면도이다.
도 9, 도 10, 및 도 11은 본 발명의 또 다른 실시예들에 따른 액정 표시 장치에 있어서 제1 상부 화소 전극과 제1 하부 화소 전극을 평면도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다. 도 2a는 도 1에 표시된 I-I'선에 따라 자른 단면도, 도 2b는 도 1에 표시된 II-II"선에 따라 자른 단면도이다.
도 1, 도 2a, 및 도 2b를 참조하면, 액정 표시 장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 두 기판(100, 200) 사이에 형성된 액정층(300)을 포함한다.
상기 제1 기판은 상기 액정층(300)의 액정 분자들을 구동하기 위한 박막 트랜지스터들이 형성된 박막 트랜지스터 어레이 기판이며, 상기 제2 기판(200)은 상기 제1 기판에 대향하는 대향 기판이다. 상기 액정층(300)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다.
상기 액정 분자들은 상기 제1 기판(100)과 상기 제2 기판(200) 사이에서 상기 두 기판(100, 200)에 수직한 방향으로 배열된 수직 배향형 액정 분자들이다. 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 전계가 인가되면 상기 액정 분자들이 상기 제1 기판(100)과 상기 제2 기판(200) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단한다. 여기서, 상기 본 명세서에서 사용된 회전이라는 용어는 주로 상기 액정 분자들이 상기 제1 기판(100) 또는 상기 제2 기판(200)과 수평한 방향으로 눕는 것을 의미한다. 그 외에, 상기 액정 분자들이 회전한다는 용어는 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배향이 바뀐다는 의미를 포함할 수 있다.
상기 제1 기판(100)은 복수의 화소 영역을 가지는 제1 베이스 기판(SUB1)을 포함한다. 상기 제1 베이스 기판(SUB1) 상에는 n+p개의 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p), m+q개의 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q), 및 상기 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q)을 차폐하는 차폐 전극(Scom)이 구비된다.
상기 화소 영역들에는 화소(PXL)가 각각 형성된다. 각 화소(PXL)는 상기 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p) 중 하나와 상기 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q) 중 하나에 연결된다.
도 1에서는 설명의 편의상 n번째 게이트 라인(제n 게이트 라인, GLn)과 m번째 데이터 라인(제m 데이터 라인, DLm)을 가지는 화소(PXL) 부분을 도시하였다. 여기서 복수의 화소(PXL) 각각은 실질적으로 서로 동일한 구조로 이루어지며, 이하에서는 n번째 게이트 라인(GLn)과 m번째 데이터 라인(DLm)을 각각 게이트 라인(GLn)과 데이터 라인(DLm)으로 지칭한다.
상기 각 화소(PXL)는 상기 게이트 라인(GLn)과 상기 데이터 라인(DLm)에 연결된 박막 트랜지스터(Tr)와 상기 박막 트랜지스터(Tr)에 연결된 하부 화소 전극(LPE)과 상부 화소 전극(LPE), 및 스토리지 전극부를 포함한다.
상기 게이트 라인(GLn)은 상기 제1 베이스 기판(SUB1) 상에 제1 방향(D1)으로 연장된다. 상기 데이터 라인(DLm)은 게이트 절연막(GI)을 사이에 두고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장된다.
상기 박막 트랜지스터(Tr)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.
상기 게이트 전극(GE)은 상기 게이트 라인(GLn)으로부터 돌출되어 제공되거나 상기 게이트 라인(GLn) 일부 영역 상에 형성된다.
상기 반도체층(SM)은 상기 게이트 절연막(GI)을 사이에 두고 상기 게이트 전극(GE)과 중첩하여 제공된다.
상기 소스 전극(SE)은 일부 영역이 상기 게이트 라인(GLn)과 중첩하도록 상기 데이터 라인(DLm)에서 분지되어 형성된다. 상기 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 게이트 라인(GLn)과 중첩하도록 제공된다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 제1 베이스 기판(SUB1) 상에는 제1 패시베이션층(PSV1) 이 형성된다.
상기 하부 화소 전극(LPE)은 제1 패시베이션층(PSV1) 상에 통판으로 형성된다.
상기 하부 화소 전극(LPE)이 형성된 제1 베이스 기판(SUB1) 상에는 제2 패시베이션층(PSV2)이 형성되며, 상기 제2 패시베이션층(PSV2)을 사이에 두고 상기 하부 화소 전극(LPE)과 중첩하는 상부 화소 전극(UPE)이 제공된다.
상기 상부 화소 전극(UPE)은 상기 하부 화소 전극(LPE)과 적어도 일부가 중첩할 수 있다. 여기서, 상기 제1 및 제2 패시베이션층(PSV1, PSV2)은 상기 드레인 전극(DE)의 일부를 노출하는 콘택홀을 가지며, 상기 상부 화소 전극(UPE)은 상기 콘택홀을 통해 상기 드레인 전극(DE)에 접촉한다. 상기 하부 화소 전극(LPE)은 상기 콘택홀 내에 형성된 상부 화소 전극(UPE)에 직접 접촉함으로써 상기 드레인 전극(DE)에 전기적으로 연결된다.
상기 상부 화소 전극(UPE)은 줄기부(PE1a)와 상기 줄기부(PE1a)로부터 연결되며 서로 이격된 복수의 가지부들(PE1b)을 포함할 수 있다. 상기 줄기부(PE1a)는 본 발명의 일 실시예와 같이 십자 형상으로 제공될 수 있으며, 이 경우 상기 화소(PXL)는 상기 줄기부(PE1a)에 의해 복수의 영역, 즉 다수의 도메인으로 구분될 수 있다. 상기 가지부들(PE1a)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 배열될 수 있다. 본 발명의 일 실시예에서는 일 예로서 상기 화소(PXL)가 4개의 도메인도메인들로 이루어진 것을 도시하였다. 상기 복수의 가지부들(PE1b)은 서로 인접한 가지부(PE1b)와 만나지 않도록 이격되어 있으며, 상기 줄기부(PE1a)에 의해 구분된 영역 내에서는 실질적으로 서로 평행한 방향으로 연장된다. 상기 가지부들(PE1b)에 있어서, 인접한 서로 인접한 가지부들(PE1b) 사이는 마이크로미터 단위의 거리로 이격되어 있으며, 이는 상기 액정층(300)의 액정 분자들을 상기 제1 베이스 기판(SUB1)과 평행한 평면 상의 특정 방위각으로 정렬 시키기 위한 수단에 해당된다.
상기 스토리지 전극부는 상기 제1 방향(D1)으로 연장된 스토리지 라인(SLn)과, 상기 스토리지 라인(SLn)으로부터 분기되어 상기 제2 방향(D2)으로 연장된 제1 및 제2 분기 전극(LSLn, RSLn)을 더 포함한다. 상기 상부 화소 전극(UPE)은 상기 스토리지 라인(SLn), 제1 및 제2 분기 전극(LSLn, RSLn)과 부분적으로 오버랩되어 상기 스토리지 커패시터를 형성한다. 또한 상기 제1 및 제2 분기 전극들(LSLn, RSLn)은 상기 데이터 라인(DLm)과 상기 상부 화소 전극(UPE) 및 하부 화소 전극(LPE) 사이의 커플링 전계를 차폐한다.
상기 차폐 전극(Scom)은 상기 제1 패시베이션층(PSV1) 상에 형성되며, 평면 상에서 볼 때 상기 하부 화소 전극(LPE)으로부터 이격되어 형성된다. 상기 차폐 전극(Scom)은 상기 하부 화소 전극(LPE)과 동일한 물질로 형성될 수 있다. 상기 차폐 전극(Scom)은 상기 하부 화소 전극(LPE)과 동일한 층으로부터 형성될 수 있는 데, 이 경우, 1매의 마스크를 이용한 단일 포토리소그래피 단계로 형성될 수 있다.
상기 차폐 전극(Scom)은 평면 상에서 볼 때, 상기 데이터 라인(DLm)을 커버하며, 상기 데이터 라인(DLm)이 형성된 영역에 대응하여 상기 제2 방향으로 연장된다. 상기 차폐 전극(Scom)은 상기 데이터 라인(DLm)의 길이 방향에 수직한 폭보다 큰 폭을 가진다. 예를 들어, 상기 차폐 전극(Scom)은 상기 데이터 라인의 폭보다 2μm 이상 클 수 있다. 이에 따라 평면 상에서 상기 데이터 라인(DLm)이 상기 차폐 전극(Scom)에 의해 커버된다.
본 발명의 일 실시예에 있어서, 상기 차폐 전극(Scom)은 상기 데이터 라인(DLm)이 형성된 영역에 대응하는 영역을 커버하는 것이 개시되었으나, 이에 한정되는 것은 아니며, 예를 들어, 상기 데이터 라인(DLm)이 형성된 영역뿐만 아니라, 상기 게이트 라인(GLn)이나 상기 박막 트랜지스터(Tr)가 형성된 영역도 커버할 수 있다.
상기 제2 기판(200)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 오버코트층(OC), 및 공통 전극(CE)을 포함한다.
상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(SUB2) 상에 상기 데이터 라인(DLm)이 형성된 영역에 대응하는 영역에 제공되며, 액정 분자들의 오배열로 인한 빛샘을 막는다.
상기 오버코트층(OC)은 상기 블랙 매트릭스(BM) 상에 제공되며, 상기 블랙 매트릭스(BM)로 인한 단차를 감소시킨다.
상기 공통 전극(CE)은 상기 오버코트층(OC) 상에 형성되며, 소정 레벨의 전압이 인가되어 상기 하부 화소 전극(LPE) 및 상기 상부 화소 전극(UPE)과 함께 전계를 형성한다.
상기한 구조를 갖는 액정 표시 장치에 있어서, 상기 제n 게이트 라인(GLn)에 게이트 신호가 인가되면, 상기 박막 트랜지스터(Tr)가 턴-온된다. 따라서, 상기 제m 데이터 라인(DLm)으로 인가된 상기 데이터 신호는 상기 박막 트랜지스터(Tr)를 통해 상기 하부 화소 전극(LPE)과 상기 상부 화소 전극(UPE)으로 인가된다. 따라서, 상기 하부 화소 전극(LPE)과 상기 상부 화소 전극(UPE)에는 동일 레벨의 전압이 인가된다. 상기 공통 전극(CE)에는 상기 하부 화소 전극(LPE) 및 상기 상부 화소 전극(UPE)에 인가된 전압과 다른 레벨의 전압이 인가되며, 이에 따라 상기 하부 및 상부 화소 전극(LPE, UPE)들과, 상기 공통 전극(CE) 사이에 전계가 형성된다.
여기서, 상기 차폐 전극(Scom)에는 상기 공통 전극(CE)과 동일한 레벨의 전압이 인가되며, 이에 따라, 상기 차폐 전극(Scom)과 상기 공통 전극(CE) 사이에는 전계가 형성되지 않는다. 상기 차폐 전극(Scom)이 제공되지 않는 기존의 액정 표시 장치에서는 화소의 가장자리에 해당하는 영역에 위치한 액정 분자들, 즉, 상기 데이터 라인 부근의 액정 분자들은, 화소 전극과 공통 전극 사이에 프린지 전계가 약하기 때문에 오배열의 가능성이 높았으며, 그 결과 빛샘 현상이 발생하였다. 그러나, 본 발명의 일 실시예에 따르면, 상기 화소의 가장자리에 해당하는 영역에 위치한 액정 분자들은 상기 공통 전극(CE)과, 상기 하부 및 상부 화소 전극들(LPE, UPE) 사이의 프린지 전계가 약하더라도 차폐 전극(Scom)이 형성된 영역에 전계가 형성되지 않기 때문에, 해당 영역에 위치한 액정 분자들의 오배열이 방지된다. 그 결과, 빛샘 현상이 감소하며, 상기 빛샘 현상을 방지하기 위해 형성하는 블랙 매트릭스(BM)의 면적을 감소시킬 수 있으므로 액정 표시 장치의 개구율이 증가한다.
또한, 상기 차폐 전극(Scom)이 상기 하부 화소 전극(LPE)과 동일한 층에, 상기 상부 화소 전극(UPE)과 다른 층에 형성에 형성된다. 이에 따라, 상기 상부 화소 전극(UPE) 형성 시 상기 상부 화소 전극(UPE)의 형상 및 면적에 대한 자유도가 증가한다. 예를 들어, 상기 상부 화소 전극(UPE)이 상기 차폐 전극(Scom)과 상기 하부 화소 전극(LPE)의 이격 영역에까지 연장되어 형성되거나, 상기 차폐 전극(Scom)과 일부 중첩하도록 형성될 수도 있으며, 이에 대해서는 다른 실시예들로 추후 설명한다.
도 3은 본 발명의 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다. 도 4a는 도 3에 표시된 III-III'선에 따라 자른 단면도, 도 4b는 도 3에 표시된 IV-IV'선에 따라 자른 단면도이다.
본 발명의 제2 실시예에서는 중복된 설명을 피하기 위하여 상기 일 실시예와 다른 점을 위주로 설명한다. 제2 실시예에서 특별히 설명하지 않은 부분은 상기 일 실시예에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
본 달명의 다른 실시예는 각 화소가 전하 분배 구조를 가지며, 상기 상부 화소 전극(UPE)이 데이터 라인이 형성된 영역까지 연장되어 형성된 것을 특징으로 한다.
도 3, 도 4a 및 도 4b를 참조하면, 상기 표시 장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 형성된 액정층(300)을 포함한다.
상기 제1 기판(100)은 복수의 화소 영역을 가지는 제1 베이스 기판(SUB1)을 포함한다. 상기 제1 베이스 기판(SUB1) 상에는 n+p개의 게이트 라인들(GL1, .., GLn, GLn+1, .., GL(n+p)-1, GLn+p), m+q개의 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q), 및 상기 데이터 라인들(DL1, .., DLm, DLm+1, .., DL(m+q)-1, DLm+q)을 차폐하는 차폐 전극(Scom)이 구비된다.
도 3, 도 4a 및 도 4b 에서는 설명의 편의를 위하여, 다수의 게이트 라인들 중 n번째 게이트 라인(GLn)과 n+1번째 게이트 라인(GLn+1), 및 다수의 데이터 라인들 중 m번째 데이터 라인(DLm)과 m+1번째 데이터 라인(DLm+1)과 함께 하나의 화소(PXL)를 도시하였다. 그러나, 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 나머지 화소들도 이와 유사한 구조를 가지며, 이하에서는 n번째 게이트 라인(GLn)과 n+1번째 게이트 라인(GLn+1)을 각각 제1 및 제2 게이트 라인, m번째 데이터 라인(DLm)과 m+1번째 데이터 라인(DLm+1)을 각각 제1 데이터 라인과 제2 데이터 라인으로 지칭한다.
상기 제1 및 제2 게이트 라인들(GLn, GLn+1)은 상기 제1 베이스 기판(110) 상에 상기 제1 방향(D1)으로 서로 평행하게 연장된다. 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)은 상기 게이트 절연막(GI)을 사이에 두고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 평행하게 연장된다.
각 화소(PXL)는 제1 서브 화소 및 제2 서브 화소 를 포함한다. 상기 제1 서브 화소는 제1 박막 트랜지스터(Tr1), 제1 상부 화소 전극(UPE1), 제1 하부 화소 전극(LPE1), 및 제1 스토리지 전극부로 이루어지고, 상기 제2 서브 화소는 제2 박막 트랜지스터(Tr2), 제2 스토리지 전극부, 제3 박막 트랜지스터(Tr3), 제2 상부 화소 전극(UPE2), 제2 하부 화소 전극(LPE2), 및 커플링 커패시터 전극(CP1)으로 이루어진다. 상기 제1 및 제2 서브 화소는 서로 인접하는 상기 제1 데이터 라인(DLm) 및 제2 데이터 라인(DLm+1) 사이에 구비된다.
상기 제1 서브 화소의 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DLm) 및 제1 게이트 라인(GLn)에 연결된다.
상기 제1 박막 트랜지스터(Tr1)의 제1 게이트 전극(GE1)은 상기 제1 게이트 라인(GLn)으로부터 분기되고, 제1 소스 전극(SE1)은 상기 제1 데이터 라인(DLm)으로부터 분기된다. 제1 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 제1 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 제1 게이트 전극(GE1)과 중첩하도록 제공된다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)이 형성된 제1 베이스 기판(SUB1) 상에는 제1 패시베이션층(PSV1)이 형성된다. 상기 제1 패시베이션층(PSV1) 상에는 각 화소(PXL)에 대응하여 색을 나타내는 컬러 필터(CF)가 형성되며, 상기 컬러 필터(CF) 상에는 제2 패시베이션층(PSV2)이 형성된다.
상기 제1 하부 화소 전극(LPE1)은 상기 제2 패시베이션층(PSV2) 상에 통판으로 형성된다. 상기 제1 하부 화소 전극(LPE1)이 형성된 제1 베이스 기판(SUB1) 상에는 제3 패시베이션층(PSV3)이 형성되며, 상기 제3 패시베이션층(PSV3)을 사이에 두고 상기 제1 하부 화소 전극(LPE1)과 적어도 일부가 중첩하는 제1 상부 화소 전극(UPE1)이 제공된다.
상기 제1 상부 화소 전극(UPE1) 은 줄기부(PE1a)와 상기 줄기부(PE1a)로부터 돌출되어 연장된 복수의 가지부들(PE1b)을 포함한다. 상기 가지부들(PE1b)은 상기 스토리지 전극부나 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에까지 연장되어 형성된다.
상기 제1 하부 화소 전극(LPE1)은 평면 상에서 볼 때 상기 가지부들(PE1b)의 길이 방향과 교차하는 가장자리를 갖는다. 상기 가장자리 중 일부는 상기 줄기부(PE1a)와 상기 가지부들(PE1b)의 단부 사이에 위치한다. 이에 따라, 상기 제1 상부 화소 전극(UPE1)은 상기 제1 하부 화소 전극(LPE1)과 중첩하는 영역과, 상기 제1 하부 화소 전극(LPE1)과 중첩하지 않는 영역으로 이루어지며, 상기 중첩하지 않는 영역에 상기 가지부들(PE1b)의 단부들이 위치한다. 여기서, 상기 가지부들(PE1b)의 단부는 상기 제1 하부 화소 전극(LPE1) 가장자리로부터 3μm 이상 이격된다.
여기서, 상기 제1 및 제2 패시베이션층(PSV1, PSV2)은 상기 제1 박막 트랜지스터(Tr1)의 제1 드레인 전극(DE1)의 일부를 노출하는 콘택홀을 가지며, 상기 제1 상부 화소 전극(UPE1)은 상기 콘택홀을 통해 상기 제1 드레인 전극(DE1)에 접촉한다. 상기 제1 하부 화소 전극(LPE1)은 상기 콘택홀 내에서 형성된 제1 상부 화소 전극(UPE1)에 직접 접촉함으로써 상기 제1 드레인 전극(DE1)에 전기적으로 연결된다.
상기 제1 스토리지 전극부는 상기 제1 방향(D1)으로 연장된 제1 스토리지 라인(SLn)과, 상기 제1 스토리지 라인(SLn)으로부터 분기되어 상기 제2 방향(D2)으로 연장된 제1 및 제2 분기 전극(LSLn, RSLn)을 더 포함한다.
상기 제1 상부 화소 전극(UPE1) 은 상기 제1 스토리지 라인(SLn), 제1 및 제2 분기 전극(LSLn, RSLn)과 부분적으로 오버랩되어 상기 제1 스토리지 커패시터를 형성한다. 또한 상기 제1 및 제2 분기 전극들(LSLn, RSLn)은 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과 상기 제1 상부 화소 전극(UPE1) 및 제1 하부 화소 전극(LPE1) 사이의 커플링 전계를 차폐한다.
상기 제2 박막 트랜지스터(Tr2)의 제2 게이트 전극(GE2)은 상기 제1 게이트 라인(GLn)으로부터 분기되고, 제2 소스 전극(SE2)은 상기 제1 데이터 라인(DLm)으로부터 분기된다. 제2 드레인 전극(DE)은 상기 반도체층(SM)을 사이에 두고 상기 제2 소스 전극(SE)으로부터 이격되며, 일부 영역이 상기 제2 게이트 전극(GE2)과 중첩하도록 제공된다.
상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)이 형성된 상기 제1 베이스 기판(SUB1) 상에는 상기 제1 패시베이션층(PSV1)이 형성된다. 상기 제1 패시베이션층(PSV1) 상에는 상기 컬러 필터(CF)가 형성되며, 상기 컬러 필터(CF) 상에는 제2 패시베이션층(PSV2)이 형성된다.
상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극(DE2)은 상기 제2 하부 화소 전극(LPE2) 및 제2 상부 화소 전극(UPE2)에 전기적으로 연결된다. 상기 제2 하부 화소 전극(LPE2)은 상기 제2 패시베이션층(PSV2) 상에 통판으로 형성된다. 상기 제2 하부 화소 전극(LPE2)이 형성된 제1 베이스 기판(SUB1) 상에는 상기 제3 패시베이션층(PSV3)이 형성되며, 상기 제3 패시베이션층(PSV3)을 사이에 두고 상기 제2 하부 화소 전극(LPE2)과 중첩하는 제2 상부 화소 전극(UPE2)이 제공된다. 상기 제2 상부 화소 전극(UPE2)은 상기 제2 하부 화소 전극(LPE2)과 일부가 중첩한다.
상기 제2 상부 화소 전극(UPE2) 은 줄기부(PE1a)와 상기 줄기부(PE1a)로부터 돌출되어 연장된 복수의 가지부들(PE1b)을 포함할 수 있다. 상기 가지부들(PE1b)은 상기 스토리지 전극부나 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에까지 연장되어 형성된다.
상기 제1 하부 화소 전극(LPE1)은 평면 상에서 볼 때 상기 가지부들(PE1b)의 길이 방향과 교차하는 가장자리를 갖는다. 상기 가장자리 중 일부는 상기 줄기부(PE1a)와 상기 가지부들(PE1b)의 단부 사이에 위치한다. 이에 따라, 상기 제1 상부 화소 전극(UPE1)은 상기 제1 하부 화소 전극(LPE1)과 중첩하는 영역과, 상기 제1 하부 화소 전극(LPE1)과 중첩하지 않는 영역으로 이루어지며, 상기 중첩하지 않는 영역에 상기 가지부들(PE1b)의 단부들이 위치한다. 여기서, 상기 가지부들(PE1b)의 단부는 상기 제1 하부 화소 전극(LPE1) 가장자리로부터 3μm 이상 이격된다.
여기서, 상기 제1 및 제2 패시베이션층(PSV1, PSV2)은 상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극(DE2)의 일부를 노출하는 콘택홀을 가지며, 상기 제2 상부 화소 전극(UPE2)은 상기 콘택홀을 통해 상기 제2 드레인 전극(DE2)에 접촉한다. 상기 제2 하부 화소 전극(LPE2)은 상기 콘택홀 내에서 형성된 제2 상부 화소 전극(UPE2)에 직접 접촉함으로써 상기 제2 드레인 전극(DE2)에 전기적으로 연결된다.
상기 제2 스토리지 전극부는 상기 제2 방향(D2)으로 연장된 제2 스토리지 라인(SLn+1)과, 상기 제2 스토리지 라인(SLn+1)으로부터 분기되어 상기 제2 방향(D2)으로 연장된 제3 및 제4 분기 전극(LSLn+1, RSLn+1)을 더 포함한다.
상기 제2 상부 화소 전극(UPE2)은 상기 제2 스토리지 라인(SLn+1), 제3 및 제4 분기 전극(LSLn+1, RSLn+1)과 부분적으로 오버랩되어 상기 제2 스토리지 커패시터를 형성한다. 또한 상기 제3 및 제3 분기 전극들(LSLn+1, RSLn+1)은 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과 상기 제2 상부 화소 전극(UPE2) 사이, 및 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과 제2 하부 화소 전극(LPE2) 사이의 커플링 전계를 차폐한다.
상기 제3 박막 트랜지스터(Tr3)의 제3 게이트 전극(GE3)은 상기 제2 게이트 라인(GLn+1)으로부터 분기되고, 제3 소스 전극(SE3)은 상기 제2 드레인 전극(DE2)으로부터 연장되며, 제3 드레인 전극(DE3)은 상기 커플링 커패시터 전극(CP1)에 연결된다. 상기 커플링 커패시터 전극(CP1)은 상기 제2 분기 전극(RSLn)으로부터 연장되어 상기 커플링 커패시터 전극(CP1)과 커플링 커패시터(CCP)를 형성하는 대향 전극(CP2)으로 이루어진다. 그러나, 상기 커플링 커패시터(CCP)의 구조는 여기에 한정되지는 않는다.
상기 차폐 전극(Scom)은 상기 제1 패시베이션층(PSV1) 상에 형성되며, 평면 상에서 볼 때 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)들으로부터 이격되어 형성된다. 상기 차폐 전극(Scom)은 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)과 동일한 물질로 형성될 수 있다. 또한, 상기 차폐 전극(Scom)은 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)과 동일한 층으로부터 형성될 수 있는 데, 이 경우, 1매의 마스크를 이용한 단일 포토리소그래피 단계로 형성될 수 있다.
상기 차폐 전극(Scom)은 평면 상에서 볼 때, 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)을 커버하며, 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에 대응하여 상기 제2 방향(D2)으로 연장된다. 상기 차폐 전극(Scom)은 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)의 길이 방향에 수직한 폭보다 큰 폭을 가지며, 이에 따라 평면 상에서 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 커버된다.
본 발명의 본 실시예에 있어서, 상기 차폐 전극(Scom)은 상기 제1 및 제2 상부 화소 전극(UPE1, UPE2) 각각의 가지부들(PE1b, PE2b)의 단부를 커버한다.
상기 제2 기판(200)은 제2 베이스 기판(SUB2), 블랙 매트릭스(BM), 오버코트층(OC), 및 공통 전극(CE)을 포함한다.
상기 블랙 매트릭스(BM)는 상기 제2 베이스 기판(SUB2) 상에 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에 대응하는 영역에 제공되며, 액정 분자들의 오배열로 인한 빛샘을 막는다.
상기 오버코트층(OC)은 상기 블랙 매트릭스(BM) 상에 제공되며, 상기 블랙 매트릭스(BM)로 인한 단차를 감소시킨다.
상기 공통 전극(CE)은 상기 오버코트층 상에 형성되며, 소정 레벨의 전압이 인가되어 상기 제1 및 제2 하부 화소 전극들(LPE1, LPE2) 및 상기 제1 및 제3 상부 화소 전극들(UPE1, UPE2)과 함께 전계를 형성한다.
상기한 다른 실시예에 따른 액정 표시 장치에 따르면, 상기 차폐 전극(Scom)이 상기 제1 및 제2 상부 화소 전극(UPE1, UPE2)들과 서로 다른 층에 형성되므로, 상기 제1 및 제2 상부 화소 전극(UPE1, UPE2)들이 상기 차폐 전극(Scom)의 상부까지 연장되어 중첩될 수 있다. 만약, 상기 차폐 전극(Scom)이 상기 제1 및 상기 제2 상부 화소 전극(UPE1, UPE2)들과 동일한 층에 형성되는 경우에는 상기 차폐 전극(Scom)과 상기 제1 및 상기 제2 상부 화소 전극들(UPE1, UPE2)이 서로 중첩할 수 없으며, 그 둘 사이에는 이격 영역이 필요하다. 상기 이격 영역은 상기 제1 및 제2 상부 화소 전극(UPE1, UPE2)이 형성되지 않기 때문에 영상이 나타나지 않은 영역에 해당하며, 그 결과 전체 액정 표시 장치의 개구율이 낮아진다. 이에 비해, 본 발명의 다른 실시예에 따르면, 상기 제1 상기 제1 및 제2 상부 화소 전극(UPE2)들이 상기 이격 영역까지 연장될 수 있으므로 화상을 표시할 수 있는 영역이 넓어지며, 그 결과 개구율이 높아진다.
여기서, 상기 차폐 전극(Scom)에는 상기 공통 전극(CE)에 제공되는 전압과 동일한 레벨의 전압이 인가므로, 상기 공통 전극과 상기 차폐 전극(Scom) 사이에 전계가 형성되지 않는다. 그런데, 상기 차폐 전극(Scom)이 형성된 영역은 상기 제1 및 상기 제2 상부 화소 전극(UPE1, UPE2)들의 가지부들(PE1a, PE1b)의 단부에 대응하는 영역을 포함하므로, 상기 제1 및 상기 제2 상부 화소 전극(UPE1, UPE2)들 가장자리에서의 전계의 왜곡 및 이로 인한 액정 분자들의 오배열이 발생하지 않는다. 또한, 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)의 데이터 신호에 의한 전계의 왜곡 및 이로 인한 액정의 오배열도 방지된다.
도 5는 상기 액정 표시 장치의 구동을 설명하기 위한 등가 회로도이다.
도 5를 참조하면, 각 화소(PX)는 제1 서브 화소(SPX2) 및 제2 서브 화소(SPX2)를 포함한다. 상기 제1 서브 화소(SPX1)에는 제1 박막 트랜지스터(Tr1), 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)가 제공되고, 상기 제2 서브 화소(SPX2)에는 제2 박막 트랜지스터(Tr2), 제2 액정 커패시터(Clc2), 제2 스토리지 커패시터(Cst2), 제3 박막 트랜지스터(Tr3) 및 커플링 커패시터(CCP)가 제공된다. 상기 제1 및 제2 서브 화소(SPX1, SPX2)는 서로 인접하는 두 개의 데이터 라인(이하, 제1 데이터 라인(DLm) 및 제2 데이터 라인(DLm+1)이라 함) 사이에 구비된다. 또한, 상기 제1 서브 화소(SPX1)의 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DLm) 및 제1 게이트 라인(GLn)에 연결되고, 상기 제2 서브 화소(SPX2)의 상기 제2 박막 트랜지스터(Tr2)는 상기 제1 데이터 라인(DLm) 및 제1 게이트 라인(GLn)에 연결된다. 구체적으로, 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DLm)에 연결된 제1 소스 전극, 상기 제1 게이트 라인(GLn)에 연결된 제1 게이트 전극, 및 상기 제1 액정 커패시터(Clc1)에 연결된 제1 드레인 전극을 포함한다. 상기 제1 스토리지 커패시터(Cst1)는 상기 제1 드레인 전극과 제1 스토리지 라인(SLn) 사이에 제공되어 상기 제1 액정 커패시터(Clc1)에 병렬 연결된다. 상기 제2 박막 트랜지스터(Tr2)는 상기 제1 데이터 라인(DLm)에 연결된 제2 소스 전극, 상기 제1 게이트 라인(GLn)에 연결된 제2 게이트 전극 및 상기 제2 액정 커패시터(Clc2)에 연결된 제2 드레인 전극을 포함한다. 상기 제2 스토리지 커패시터(Cst2)는 상기 제2 드레인 전극과 제2 스토리지 라인(SLn+1) 사이에 제공되어 상기 제2 액정 커패시터(Clc2)에 병렬 연결된다.
상기 제1 게이트 라인(GLn)에 제1 게이트 신호가 인가되면, 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)가 동시에 턴-온된다. 상기 제1 데이터 라인(DLm)으로 인가된 데이터 전압은 턴-온된 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)를 통해 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)로 각각 인가된다. 따라서, 상기 제1 게이트 신호의 하이 구간동안 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)에는 동일한 크기의 화소 전압이 충전된다.
한편, 상기 제3 박막 트랜지스터(Tr3)는 상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극에 연결된 제3 소스 전극, 제2 게이트 라인(GLn+1)에 연결된 제3 게이트 전극 및 상기 커플링 커패시터(CCP)에 연결된 제3 드레인 전극을 포함한다. 상기 제2 게이트 라인(GLn+1)은 상기 제1 게이트 신호가 폴링된 이후에 라이징되는 제2 게이트 신호를 수신한다. 상기 제2 게이트 신호에 응답하여 상기 제3 박막 트랜지스터(Tr3)가 턴-온되면, 상기 제2 액정 커패시터(Clc2)와 상기 커플링 커패시터(CCP) 사이에서 전압 분배가 일어나고, 그 결과 상기 제2 액정 커패시터(Clc2)에 충전된 화소 전압이 다운된다. 상기 화소 전압이 다운되는 크기는 상기 커플링 커패시터(CCP)의 충전률에 따라서 변화될 수 있다. 결국, 상기 제2 게이트 신호가 발생된 이후에, 상기 제1 액정 커패시터(Clc1)에는 제1 화소 전압이 충전되고, 상기 제2 액정 커패시터(Clc2)에는 상기 제1 화소 전압보다 낮은 크기의 제2 화소 전압이 충전될 수 있다. 이에 따라 상기 제1 상부 화소 전극(UPE1)에 대응하는 영역에 위치한 액정 분자들은 상기 제2 상부 화소 전극(UPE2)에 대응하는 영역에 위치한 상기 액정 분자들과 서로 다른 전기장 세기를 받기 때문에 서로 다른 각도로 기울어지게 된다. 이에 따라, 상기 두 영역에 대응하는 액정 분자들은 서로 다른 경사각을 가지게 되며, 이에 따라 상기 광의 위상 지연을 보상하기 때문에 측면 시인성이 증가한다. 다시 말해, 상기 두 영역의 액정 분자들은 수직 방향의 배향 정도가 서로 다른 복수의 도메인을 형성하며, 이에 따라 시인성이 증가한다. 본 발명의 다른 실시예에 의한 액정 표시 장치에 따르면, 상기 일 실시예에 따른 액정 표시 장치에서의 장점을 모두 가짐과 동시에 시인성이 증가되므로, 표시 품질이 높아진다.
본 발명의 또 다른 실시예에서는 제1 및 제2 스토리지 전극부가 상술한 실시예들과 달리 형성될 수 있다. 도 6은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 평면도이다. 도 7는 도 6에 표시된 V-V'선에 따라 자른 단면도이다. 본 발명의 또 다른 실시예에서는 중복된 설명을 피하기 위하여 상술한 실시예들과 다른 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상기 실시예들에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 6과 도 7을 참조하면, 제1 및 제2 하부 화소 전극들(LPE1, LPE2)들은 상기 제2 패시베이션층(PSV2) 상에 통판으로 형성된다. 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)들이 형성된 제1 베이스 기판(SUB1) 상에는 상기 제3 패시베이션층(PSV3)이 형성되며, 상기 제3 패시베이션층(PSV3)을 사이에 두고 상기 제1 및 제2 하부 화소 전극들(LPE1, LPE2)들 제1 및 제2 상부 화소 전극(UPE1, UPE2)들이 일대일로 제공된다. 상기 제1 및 제2 상부 화소 전극(UPE1, UPE2)들은 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)과 각각 일부가 중첩한다.
상기 제1 및 제2 상부 화소 전극(UPE1, UPE2) 각각은 줄기부(PE1a)와 상기 줄기부(PE1a)로부터 돌출되어 연장된 복수의 가지부들(PE1b)을 포함할 수 있다. 상기 가지부들(PE1b)은 상기 스토리지 전극부나 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)이 형성된 영역에까지 연장되어 형성된다.
상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)은 평면 상에서 볼 때 상기 가지부들(PE1b)의 길이 방향과 교차하는 가장자리를 갖는다. 상기 가장자리 중 일부는 상기 줄기부(PE1a)와 상기 가지부들(PE1b)의 단부 사이에 위치한다. 이에 따라, 상기 제1 및 제2 상부 화소 전극(UPE1, UPE2)은 각각 대응하는 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)과 중첩하는 제1 영역(R1)과, 각각 대응하는 상기 제1 및 제2 하부 화소 전극(LPE1, LPE2)과 중첩하지 않는 제2 영역(R2)으로 이루어지며, 상기 제2 영역(R2)에 상기 가지부들(PE1b)의 단부들이 위치한다.
제1 스토리지 전극부는 상기 제1 방향(D1)으로 연장된 제1 스토리지 라인(SLn)을 갖는다. 본 실시예에서는 제2 방향(D2)으로 연장된 제1 및 제2 분기 전극들이 생략된다. 또한, 상기 제2 스토리지 전극부는 상기 제1 방향(D1)으로 연장된 제2 스토리지 라인(SLn+1)을 가지나, 제2 방향(D2)으로 연장된 제1 및 제2 분기 전극들이 생략된다.
상기 제1 스토리지 라인(SLn)과 상기 제2 스토리지 라인(SLn+1)은 각각 상기 제1 상부 화소 전극(UPE1)과 상기 제2 상부 화소 전극(UPE2)과 부분적으로 오버랩되어 상기 제1 및 제2 스토리지 커패시터를 형성한다. 본 실시예에 따르면 상기 제1 및 제2 스토리지 전극부들 각각의 제1 및 제2 분기 전극들이 생략됨으로써, 상기 제1 및 제2 스토리지 전극부들에 의해 투과광이 차단되었던 영역에도 화상이 표시 된다. 이에 따라, 상기 액정 표시 장치의 개구율이 향상된다.
본 실시예에 있어서, 상기 제1 영역(R1)에 있어서, 제1 및 제2 화소 전극(LPE1, LPE2)이 형성되지 않기 때문에 공통 전극(CE)과 제1 및 제2 상부 화소 전극(UPE1, UPE2) 사이에 형성된 프린지 전계에 의해 액정 분자들이 구동된다. 상기 제2 영역(R2)에 있어서, 제1 및 제2 하부 화소 전극(LPE1, LPE2)이 제공되어 공통 전극(CE), 제1 및 제2 상부 화소 전극(UPE1, UPE2) 및 하부 화소 전극(LPE) 사이에 형성된 프린지 전계에 의해 액정 분자들이 구동된다. 따라서, 상기 제1 영역(R1)은 상기 제2 영역(R2)에 비해 더 강한 프린지 전계가 인가되며, 상기 프린지 전계 이외의 노이즈 전계(예를 들어, 배선들 간의 커플링 전계)에 의한 액정 분자의 오배열이 감소한다. 그 결과, 본 실시예에 따르면 상기 액정 분자들의 오배열의 감소되며 그에 따라 투과율이 상승한다.
도 8은 본 발명의 또 다른 실시예에 따른 액정 표시 장치의 일부를 나타낸 단면도로서, 도 6의 V-V'선에 따라 자른 단면도에 대응하는 단면도이다. 본 실시예에서의 액정 표시 장치의 평면도는 도 6과 실질적으로 동일하다.
상술한 바와 같이, 상기 차폐 전극(Scom)은 상기 제1 및 제2 데이터 라인들(DLm, DLm+1)과, 제1 및 제2 상부 화소 전극(UPE1, UPE2) 및 제1 및 제2 하부 화소 전극(LPE1, LPE2) 사이에 형성될 수 있는 커플링 전계를 효과적으로 차폐한다. 또한, 상기 차폐 전극(Scom)에 상기 공통 전극(CE)에 인가된 전압과 동일한 레벨의 전압이 인가되기 때문에, 상기 차폐 전극(Scom)이 형성된 영역에 대응하는 상기 액정층(300)의 영역에는 전계가 형성되지 않아, 액정 분자들의 오배열이 방지된다. 따라서, 상기 제1 및 제2 데이터 라인(DLm, DLm+1)이 형성된 영역에 대응하는 영역에 형성된 블랙 매트릭스(BM)를 생략할 수 있으며, 이에 따라 개구율이 향상된다.
본 발명의 또 다른 실시예에 따르면 상부 화소 전극과 하부 화소 전극을 달리 형성할 수 있다. 도 9, 도 10, 및 도 11은 본 발명의 또 다른 실시예들에 따른 액정 표시 장치에 있어서 제1 상부 화소 전극(UPE1)과 제1 하부 화소 전극(LPE1)을 평면도로서, 도 6의 평면도 중 제1 상부 화소 전극(UPE1) 및 제1 하부 화소 전극(LPE1)에 대응하도록 표시되었다. 여기서, 도 9, 도 10, 및 도 11에는, 제1 상부 화소 전극(UPE1) 및 제2 하부 화소 전극(LPE2)이 일 예로서 표시되었으나, 이에 한정되는 것은 아니며, 본 발명의 개념이 구현된 액정 표시 장치 중 상부 화소 전극(UPE)과 하부 화소 전극(LPE)을 갖는 실시예들에 적용될 수 있음은 물론이다.
도 9를 참조하면, 제1 상부 화소 전극(UPE1)은 줄기부(PE1a)와, 상기 줄기부(PE1a)로부터 돌출되어 연장된 복수의 가지부들(PE1b), 및 상기 각 가지부들(PE1b)의 단부들을 연결하는 외곽부(OLP)를 포함할 수 있다. 상기 외곽부(OLP)는 상기 가지부들(PE1b)의 단부들 중 일부를 연결할 수도 있고, 도 9에 도시된 바와 같이, 폐다각형의 형태로 상기 가지부들(PE1b)의 단부들의 전부를 연결할 수도 있다.
도 10을 참조하면, 제1 상부 화소 전극(UPE1)은 줄기부(PE1a)와, 상기 줄기부(PE1a)로부터 돌출되어 연장된 복수의 가지부들(PE1b), 및 각 가지부들(PE1b)의 단부에 연결되어 상기 각 가지부(PE1b)의 길이 방향에 대해 예각을 이루는 방향으로 연장된 절곡부들(PE1c)을 가질 수 있다. 상기 절곡부들(PE1c)이 구부러지는 방향은 각 화소의 구조나 모양에 따라 달라질 수 있으며, 상기 각 가지부(PE1b)의 길이 방향과 상기 절곡부(PE1c)의 연장 방향이 이루는 각도는 약 5° 내지 약 30°일 수 있다. 상기 절곡부들(PE1c)의 길이 또한 각 화소의 구조나 모양에 따라 달라질 수 있으며, 예를 들어 5μm 이상의 길이를 가질 수 있다.
도 11을 참조하면, 제1 상부 화소 전극(UPE1)은 줄기부(PE1a)와, 상기 줄기부(PE1a)로부터 돌출되어 연장된 복수의 가지부들(PE1b), 각 가지부들(PE1b)의 단부에 연결되어 상기 각 가지부의 길이 방향에 대해 예각을 이루는 방향으로 연장된 절곡부들(PE1c), 및 상기 절곡부들(PE1c)을 연결하는 외곽부(OLP)를 포함할 수 있다. 상기 외곽부(OLP)는 상기 절곡부들(PE1c) 중 일부를 연결할 수 있으며, 도 11에 도시된 바와 같이, 폐다각형의 형태로 상기 절곡부(PE1c)들 전부를 연결할 수도 있다.
상기 각 실시예들에 있어서, 상기 절곡부들(PE1c)와 상기 외곽부들(OLP)은 상기 화소의 가장자리 부분에 대응하는 액정 분자들의 정렬도를 증가시킨다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 본 발명의 실시예들에서는 복수의 화소를 갖는 액정 액정 표시 장치와, 각 화소가 두 서브 화소들을 갖는 액정 표시 장치 등이 설명되었으나, 본 발명의 기술적 범위는 한 화소가 그 이상의 서브 화소들을 갖는 경우도 포함하며, 상술한 일시예들이 서로 조합되는 경우도 포함한다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

100 : 제1 기판 200 : 제2 기판
300 : 액정층 CE : 공통 전극
DL_m: 제m 데이터 라인 GL_n: 제n 게이트 라인
UPE : 상부 화소 전극 LPE : 하부 화소 전극
Scom : 차폐 전극 T1~T3 : 제1 내지 제3 박막 트랜지스터

Claims

복수의 화소 영역을 포함하는 제1 기판;
상기 제1 기판에 대향하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 형성된 액정층을 포함하며,
상기 제1 기판은
제1 베이스 기판;
상기 제1 베이스 기판 상에 배치된 박막 트랜지스터;
각 화소 영역에 대응하여 상기 제1 베이스 기판 상에 형성된 제1 화소 전극;
상기 제1 화소 전극으로부터 절연되어 이격되고, 상기 제1 화소 전극과 동일 층 상에 제공되는 차폐 전극;
상기 제1 화소 전극과 상기 차폐 전극 상에 제공된 패시베이션층; 및
상기 패시베이션층 상에 형성되며 적어도 일부가 상기 제1 화소 전극과 중첩하는 제2 화소 전극을 포함하고,
상기 제2 기판은,
제2 베이스 기판; 및 상기 제2 베이스 기판 상에 배치된 공통전극을 포함하며,
상기 제2 화소 전극은 상기 패시베이션층을 관통하는 콘택홀을 통해서 상기 박막 트랜지스터의 드레인 전극에 접촉하고, 상기 제1 화소전극은 상기 콘택홀 내에 배치된 상기 제2 화소 전극에 접촉하는 액정 표시 장치.
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제1항에 있어서,
상기 차폐 전극은 상기 제1 화소 전극과 동일 물질로 제공되는 것을 특징으로 하는 액정 표시 장치.
제3항에 있어서,
상기 제1 화소 전극은 통판으로 형성되는 것을 특징으로 하는 액정 표시 장치.
제3항에 있어서,
상기 제1 화소 전극과 상기 제2 화소 전극에는 동일한 레벨의 전압이 인가되는 것을 특징으로 하는 액정 표시 장치.
제5항에 있어서,
상기 제1 기판은 게이트 신호에 응답하여 데이터 신호를 출력하며, 상기 제1 화소 전극과 상기 제2 화소 전극에 연결된 박막 트랜지스터를 더 포함하며,
상기 제1 화소 전극과 상기 제2 화소 전극은 상기 데이터 신호를 입력받아 전압이 각각 충전되는 것을 특징으로 하는 액정 표시 장치.
제6항에 있어서,
상기 제1 기판은 상기 게이트 신호를 수신하는 복수의 게이트 라인 및 상기 데이터 신호를 수신하는 데이터 라인을 더 포함하며, 상기 박막 트랜지스터는 상기 게이트 라인들 중 대응하는 게이트 라인 및 상기 데이터 라인들 중 대응하는 데이터 라인에 연결되는 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서,
상기 차폐 전극은 평면 상에서 볼 때 상기 데이터 라인을 커버하는 것을 특징으로 하는 액정 표시 장치.
제8항에 있어서,
평면 상에서 볼 때 상기 차폐 전극은 상기 데이터 라인의 폭보다 큰 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서,
상기 제2 기판은 제2 베이스 기판; 및
상기 제2 베이스 기판 상에 형성되며 상기 제1 화소 전극 및 상기 제2 화소 전극과 함께 전계를 형성하는 상기 공통 전극을 포함하는 액정 표시 장치.
제10항에 있어서,
상기 제1 화소 전극과 상기 제2 화소 전극에는 제1 전압이 인가되며, 상기 차폐 전극에는 상기 제1 전압과 다른 레벨의 제2 전압이 인가되는 것을 특징으로 하는 액정 표시 장치.
제10항에 있어서,
상기 공통 전극과 상기 차폐 전극에는 동일 레벨의 전압이 인가되는 것을 특징으로 하는 액정 표시 장치.
제10항에 있어서,
상기 제2 베이스 기판과 상기 공통 전극 사이에 형성된 블랙 매트릭스를 더 포함하며, 상기 블랙 매트릭스는 상기 데이터 라인들을 커버하는 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서,
상기 제2 화소 전극은 줄기부와 상기 줄기부에 연결되며 서로 이격된 복수의 가지부들을 가지는 것을 특징으로 하는 액정 표시 장치.
제14항에 있어서,
상기 제1 화소 전극은 평면 상에서 볼 때 상기 가지부들의 길이 방향과 교차하는 가장자리를 갖는 것을 특징으로 하는 액정 표시 장치.
제15항에 있어서,
상기 가장자리 중 일부는 상기 줄기부와 상기 가지부들의 단부 사이에 위치하는 것을 특징으로 하는 액정 표시 장치.
제16항에 있어서,
상기 가지부들의 단부는 상기 제1 화소 전극 가장자리로부터 3 μm 이상 이격된 것을 특징으로 하는 액정 표시 장치.
제17항에 있어서,
상기 제2 화소 전극은 상기 각 가지부들의 단부들의 적어도 일부를 연결하는 외곽부를 더 포함하는 것을 특징으로 하는 액정 표시 장치.
제16항에 있어서,
상기 제2 화소 전극은 상기 각 가지부들의 단부에 연결되어 상기 각 가지부의 길이 방향에 대해 예각을 이루는 방향으로 연장된 절곡부를 갖는 것을 특징으로 하는 액정 표시 장치.
제19항에 있어서,
상기 각 가지부의 길이 방향과 상기 절곡부의 연장 방향이 이루는 각도는 5° 내지 30°인 것을 특징으로 하는 액정 표시 장치.
제20항에 있어서,
상기 절곡부의 길이는 5μm 이상인 것을 특징으로 하는 액정 표시 장치.
제19항에 있어서,
상기 제2 화소 전극은 상기 각 가지부들의 단부들 중 적어도 일부를 연결하는 외곽부를 더 포함하는 것을 특징으로 하는 액정 표시 장치.