KR20070074130A

KR20070074130A - 표시패널

Info

Publication number: KR20070074130A
Application number: KR1020060001898A
Authority: KR
Inventors: 김동규; 이원희
Original assignee: 삼성전자주식회사
Priority date: 2006-01-06
Filing date: 2006-01-06
Publication date: 2007-07-12
Also published as: US20070159587A1

Abstract

표시패널에서, 제1 표시기판은 제1 베이스 기판, 박막 트랜지스터, 메인 화소전극 및 서브 화소전극으로 이루어진다. 제1 베이스 기판에는 메인 화소영역과 서브 화소영역으로 이루어진 화소영역이 형성된다. 박막 트랜지스터는 제1 베이스 기판 상에 형성되고, 메인 화소전극은 박막 트랜지스터의 드레인 전극에 전기적으로 연결된다. 서브 화소전극은 메인 화소전극과 동일한 형상으로 이루어지고, 메인 화소전극과 전기적으로 절연되며, 드레인 전극과 전기적으로 절연되게 마주본다. 따라서, 표시패널의 좌/우 시야각을 차이를 감소시켜 시인성을 향상시킬 수 있다.

S-PVA, 메인 화소전극, 서브 화소전극,

Description

표시패널{DISPLAY PANEL}

도 1은 본 발명의 일 실시예에 따른 에스-피브이에이 모드 액정표시패널의 평면도이다.

도 2는 도 1에 도시된 절단선 I-I`에 따라 절단한 액정표시패널의 단면도이다.

도 3은 도 1에 도시된 액정표시패널의 등가 회로도이다.

도 4는 본 발명의 다른 실시예에 따른 에스-피브이에이 모드 액정표시패널의 평면도이다.

도 5는 도 4에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 액정표시패널의 단면도이다.

도 6은 도 4에 도시된 액정표시패널의 등가 회로도이다.

도 7은 본 발명의 또 다른 실시예에 따른 에스-피브이에이 모드 액정표시패널의 평면도이다.

도 8은 도 7에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 액정표시패널의 단면도이다.

도 9는 도 7에 도시된 액정표시패널의 등가 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

101, 102, 103 : 어레이 기판 120 : 박막 트랜지스터

131 : 보호막 132 : 유기 절연막

141 : 메인 화소전극 142 : 서브 화소전극

200 : 컬러필터기판 240 : 공통전극

241 : 제1 개구부 242 : 제2 개구부

300 : 액정층 401, 402, 403 : 액정표시패널

본 발명은 표시패널에 관한 것으로, 더욱 상세하게는 에스-피브이에이 모드 액정표시패널에 관한 것이다.

일반적으로, 액정표시장치는 어레이 기판, 어레이 기판과 마주보는 컬러필터기판 및 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층으로 이루어진다.

어레이 기판은 화상을 나타내는 최소 단위인 복수의 화소로 이루어진다. 화소 각각은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소전극을 구비한다. 게이트 라인과 데이터 라인은 게이트 신호와 데이터 신호를 각각 입력받고, 박막 트랜지스터의 게이트 전극과 소오스 전극에 각각 전기적으로 연결된다. 화소전극은 박막 트랜지스터의 드레인 전극에 전기적으로 연결되고, 액정층을 사이에 두고 컬러필터기판에 형성된 공통전극과 마주한다.

이러한 액정표시장치는 음극선관 표시장치와 비교하였을 때, 박형으로 만들 수 있는 장점을 갖는 반면에 시야각(viewing angle)이 좁은 단점을 갖는다.

액정표시장치의 좁은 시야각를 개선하기 위하여, 최근에는 광시야각 특성을 갖는 피브이에이(Patterned Vertical Alignment: PVA) 모드, 엠브이에이(Multi-domain Vertical Alignment: MVA) 모드 및 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 액정표시장치가 개발되고 있다.

특히, S-PVA 모드 액정표시장치는 한 화소 내에서 서로 다른 그레이를 갖는 두 개 이상의 도메인을 형성하기 위하여 서로 다른 전압이 인가되는 메인 및 서브 화소전극을 각각 구비한다. 그러나, 종래의 S-PVA 모드 액정표시장치에서 메인 및 서브 화소전극의 형상 및 사이즈가 서로 다르기 때문에 레이어들간 미스 얼라인 또는 기판들 사이의 미스 얼라인으로 인해서 얼룩이 발생하여, S-PVA 모드 액정표시장치의 시인성이 저하된다.

따라서, 본 발명의 목적은 시인성을 향상시키기 위한 표시패널을 제공하는 것이다.

본 발명에 따른 표시패널은 제1 표시기판 및 상기 제1 표시기판과 마주하는 제2 표시기판을 포함한다.

상기 제1 표시기판은 제1 베이스 기판, 박막 트랜지스터, 메인 화소전극 및 서브 화소전극으로 이루어진다. 상기 제1 베이스 기판에는 메인 화소영역 및 상기 메인 화소영역에 인접한 서브 화소영역으로 이루어진 화소영역이 형성된다. 상기 박막 트랜지스터는 상기 제1 베이스 기판 상에 형성되고, 상기 메인 화소전극은 상기 메인 화소영역에 구비되어 상기 박막 트랜지스터의 드레인 전극에 전기적으로 연결된다. 상기 서브 화소전극은 상기 메인 화소전극과 동일한 형상으로 이루어져 상기 서브 화소전극에 구비되고, 상기 메인 화소전극과 전기적으로 절연되며, 상기 드레인 전극과 마주본다.

상기 제1 표시기판은 제1 베이스 기판, 제1 박막 트랜지스터, 제2 박막 트랜지스터, 메인 화소전극 및 서브 화소전극으로 이루어진다. 상기 제1 베이스 기판은 메인 화소영역 및 상기 메인 화소영역에 인접한 서브 화소영역으로 이루어진 화소영역으로 형성되고, 상기 제1 및제2 박막 트랜지스터는 상기 제1 베이스 기판 상에 형성된다. 상기 메인 화소전극은 상기 메인 화소전극에 구비되어 상기 제1 박막 트랜지스터에 전기적으로 연결되고, 상기 서브 화소전극은 상기 메인 화소전극과 동일한 형상으로 이루어져 상기 서브 화소전극에 구비되고, 상기 제2 박막 트랜지스터에 전기적으로 연결된다.

이러한 표시패널에 따르면, 메인 및 서브 화소전극이 서로 동일한 형상 및 사이즈로 이루어짐으로써, 레이어들간 또는 기판 사이의 미스 얼라인으로 인한 얼룩을 제거할 수 있고, 그 결과 표시패널의 시인성을 향상시킬 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 에스-피브이에이 모드 액정표시패널의 평면도이고, 도 2는 도 1에 도시된 절단선 I-I`에 따라 절단한 액정표시패널의 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 에스-피브이에이(Super-Patterned Vertical Alignment: S-PVA) 모드 액정표시패널(401)은 어레이 기판(101), 상기 어레이 기판(101)과 마주하는 컬러필터기판(200) 및 상기 어레이 기판(101)과 상기 컬러필터기판(200)과의 사이에 개재된 액정층(300)으로 이루어진다.

상기 어레이 기판(101)은 제1 베이스 기판(110), 박막 트랜지스터(120), 메인 화소전극(141) 및 서브 화소전극(142)을 포함한다.

상기 제1 베이스 기판(110)은 메인 화소영역(MPA)과 서브 화소영역(SPA)으로 이루어진 화소영역(PA)이 형성된다. 여기서, 상기 화소영역(PA)은 제1 방향(D1)으로 연장된 게이트 라인(GL)과 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 데이터 라인(DL)에 의해서 정의된다. 상기 게이트 라인(GL)과 상기 데이터 라인(D)은 서로 다른층에 구비되어 절연되게 교차한다.

상기 박막 트랜지스터(120)는 상기 서브 화소영역(SPA)에 인접하여 상기 화소영역(PA) 내에 구비된다. 상기 박막 트랜지스터(120)의 게이트 전극(121)은 상기 게이트 라인(GL)으로부터 분기되고, 소오스 전극(125)은 상기 데이터 라인(DL)으로부터 분기되며, 드레인 전극(126)은 소오스 전극(125)과 소정의 간격으로 이격되어 상기 서브 화소영역(SPA) 측으로 연장된다.

상기 제1 베이스 기판(110) 상에 상기 게이트 전극(121)과 상기 게이트 라인(GL)이 형성되면, 그 위로 게이트 절연막(122)이 형성되어 상기 게이트 전극(121)과 상기 게이트 라인(GL)을 커버한다. 상기 게이트 전극(121)이 형성된 영역에 대응해서 상기 게이트 절연막(122) 상에는 액티브층(123) 및 오믹 콘택층(124)이 형성된다. 상기 액티브층(123)과 상기 오믹 콘택층(124) 상에는 서로 소정의 간격으로 이격된 상기 소오스 전극(125)과 상기 드레인 전극(126)이 형성된다. 상기 드레인 전극(126)은 상기 서브 화소영역(SPA)으로 연장되고, 상기 제1 방향(D1)으로 절곡되어 V자 형상을 갖는다.

한편, 상기 서브 화소영역(SPA)과 상기 메인 화소영역(MPA)과의 사이에는 스토리지 라인(SL)이 더 구비된다. 상기 스토리지 라인(SL)은 상기 게이트 라인(GL)과 동시에 상기 제1 베이스 기판(110) 상에 형성되고, 상기 게이트 라인(GL)과 평행하게 연장된다. 상기 어레이 기판(101)은 상기 스토리지 라인(SL)으로부터 분기되어 상기 데이터 라인(DL)과 평행하게 연장된 스토리지 전극(SE)을 더 포함한다.

상기 박막 트랜지스터(120)는 보호막(131) 및 유기 절연막(132)에 의해서 순차적으로 커버된다. 상기 보호막(131)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 이루어지고, 상기 유기 절연막(132)은 아크릴계 수지로 이루어진다.

상기 메인 화소영역(MPA)에 대응해서 상기 유기 절연막(132) 상에는 상기 메인 화소전극(141)이 형성되고, 상기 서브 화소영역(SPA)에 대응해서 상기 유기 절연막(132) 상에는 상기 서브 화소전극(142)이 형성된다. 본 발명의 일 예로, 상기 메인 및 서브 화소전극(141, 142)은 서로 동일한 형상 및 동일한 사이즈로 이루어 진다. 또한, 상기 메인 및 서브 화소전극(141, 142) 중 상기 데이터 라인(DL)과 평행한 어느 한변은 상기 게이트 라인(GL)이 연장된 상기 제1 방향(D1)으로 절곡된 형상을 갖는다. 또한, 상기 메인 및 서브 화소전극(141, 142)은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)와 같은 투명성 도전 물질로 이루어진다.

상기 메인 화소전극(141)과 상기 서브 화소전극(142)은 상기 스토리지 전극(SE)과 부분적으로 오버랩된다. 상기 메인 화소전극(141)과 상기 스토리지 전극(SE)에 의해서 제1 스토리지 커패시터(Cst1)가 형성되고, 상기 서브 화소전극(142)과 상기 스토리지 전극(SE)에 의해서 제2 스토리지 커패시터(Cst2)가 형성된다.

한편, 상기 서브 화소전극(142)은 상기 보호막(131)과 상기 유기 절연막(132)을 사이에 두고 상기 드레인 전극(126)과 마주한다. 따라서, 상기 서브 화소전극(142)과 상기 드레인 전극(126)은 커플링 커패시터(Ccp)를 형성한다. 본 발명의 일 예로, 상기 드레인 전극(126)은 상기 서브 화소전극(142)의 중앙부분에 대응한다.

상기 메인 화소전극(141)은 상기 메인 화소영역(MPA)에서 상기 드레인 전극(126)과 전기적으로 연결된다. 구체적으로, 상기 드레인 전극(126)은 상기 서브 화소영역(SPA) 및 스토리지 라인(SL)을 통과하여 상기 메인 화소영역(MPA)의 일측 코너까지 연장된다. 상기 보호막(131)과 상기 유기 절연막(132)에는 상기 메인 화소영역(MPA)에 형성된 상기 드레인 전극(126)을 노출시키는 콘택홀(132a)이 형성된다. 따라서, 상기 메인 화소전극(141)은 상기 콘택홀(132a)을 통해 상기 드레인 전 극(126)과 전기적으로 연결된다.

한편, 상기 컬러필터기판(200)은 제2 베이스 기판(210), 블랙 매트릭스(220), 컬러필터층(230) 및 공통전극(240)을 포함한다.

상기 블랙 매트릭스(220)는 크롬(Cr) 또는 산화 크롬(Cr₂O₃)과 같은 금속 물질로 이루어져 상기 게이트 라인(GL), 데이터 라인(DL) 및 박막 트랜지스터(120)에 대응하여 상기 제2 베이스 기판(210) 상에 형성된다. 상기 컬러필터층(230)은 레드, 그린 및 블루 색화소로 이루어져 상기 제2 베이스 기판(210) 상에 형성된다. 상기 공통전극(240)은 ITO 또는 IZO와 같은 투명한 도전성 물질로 이루어져 상기 컬러필터층(230) 상에 균일한 두께로 형성된다.

상기 공통전극(240)은 상기 메인 화소영역(MPA)과 상기 서브 화소영역(SPA)에서 부분적으로 제거되어, 상기 공통전극(240)에는 상기 메인 및 서브 화소영역(MPA, SPA)에 각각 대응하여 제1 및 제2 개구부(241, 242)가 형성된다. 여기서, 상기 제1 및 제2 개구부(241, 242)는 상기 메인 및 서브 화소영역(MPA, SPA)의 중앙부분에 대응하여 형성된다. 따라서, 상기 서브 화소영역(SPA)에 대응해서 형성된 상기 제2 개구부(242)는 상기 드레인 전극(126)이 형성된 영역과 일치하도록 형성된다.

상기 어레이 기판(101)과 상기 컬러필터기판(200)과의 사이에는 다수의 액정분자로 이루어진 상기 액정층(300)이 개재된다. 패터닝된 상기 공통전극(240)과 상기 메인 및 서브 화소전극(141, 142)에 의해서 상기 화소영역(PA)에는 액정분자들 이 서로 다른 방향으로 배향되는 8개의 도메인이 형성된다. 특히, 상기 메인 및 서브 화소영역(MPA, SPA) 각각은 4개의 도메인으로 이루어진다. 본 발명의 일 예로, 상기 각 도메인의 폭이 20㎛ 이상으로 충분히 확장된다. 따라서, 공정 상에서 상기 어레이 기판(101)과 상기 컬러필터기판(200) 사이의 미스 얼라인 마진을 6㎛ 내지 7㎛ 까지 확보할 수 있다.

또한, 상기 액정표시패널(401)에는 상기 공통전극(240)과 상기 메인 화소전극(141)에 의해서 제1 액정 커패시터(Clc1)가 형성되고, 상기 공통전극(240)과 상기 서브 화소전극(142)에 의해서 제2 액정 커패시터(Clc2)가 형성된다. 상기 커플링 커패시터(Ccp)에 의해서 상기 제2 액정 커패시터(Clc2)에는 상기 제1 액정 커패시터(Clc1)보다 낮은 전압이 충전된다. 따라서, 상기 서브 화소영역(SPA)에 개재된 액정분자들은 상기 메인 화소영역(MPA)에 개재된 액정분자들보다 눕는 정도가 작아진다. 따라서, 상기 메인 및 서브 화소영역(MPA, SPA)에서 투과되는 광의 양이 합성되면서 정면에서는 기존과 동일한 휘도를 나타내면서 측면 시야각을 향상시킬 수 있다.

또한, 상기 메인 및 서브 화소전극(141, 142)은 동일한 형상 및 사이즈로 이루어지고, 상기 스토리지 라인(SL)을 기준으로 서로 대칭된 구조는 갖는다. 따라서, 공정 상에서 상기 어레이 기판(101)과 상기 컬러필터기판(200) 사이의 미스 얼라인이 발생하여도 상기 메인 및 서브 화소영역(MPA, SPA) 사이에서 도메인 면적의 변화량 또는 커패시턴스의 변화량이 동일해진다. 그 결과, 얼룩이 나타나는 것을 방지할 수 있어, 상기 액정표시패널(401)의 시인성을 개선할 수 있다.

도 3은 도 1에 도시된 액정표시패널의 등가 회로도이다.

도 3을 참조하면, 액정표시패널은 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 박막 트랜지스터(120), 서로 병렬 연결된 제1 및 제2 액정 커패시터(Clc1, Clc2)를 포함한다. 상기 박막 트랜지스터(120)의 게이트 전극은 상기 게이트 라인(GL)에 전기적으로 연결되고, 소오스 전극은 상기 데이터 라인(DL)에 전기적으로 연결되며, 드레인 전극은 상기 제1 액정 커패시터(Clc1)에 전기적으로 연결된다. 또한, 상기 스토리지 라인(SL)에 전기적으로 연결된 상기 제1 및 제2 스토리지 커패시터(Cst1, Cst2)는 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)에 각각 병렬 연결된다.

상기 박막 트랜지스터(120)의 드레인 전극에 전기적으로 연결된 커플링 커패시터(Ccp)는 상기 제2 액정 커패시터(Clc2)와 서로 직렬 연결된다.

상기 게이트 라인(GL)으로 게이트 전압이 제공되면, 상기 박막 트랜지스터(120)가 턴온되면서 상기 데이터 라인(DL)으로 인가된 데이터 전압은 상기 드레인 전극으로 출력된다. 상기 데이터 전압은 상기 제1 액정 커패시터(Clc1)의 메인 화소전극(141)으로 제공되어 상기 제1 액정 커패시터(Clc1)를 충전시킨다. 이때, 상기 커플링 커패시터(Ccp)에 의해서 상기 제2 액정 커패시터(Clc2)에 충전된 전압은 상기 제1 액정 커패시터(Clc1)에 충전된 전압보다 작아진다.

따라서, 상기 서브 화소영역(SPA, 도 2에 도시됨)에 개재된 액정분자들은 상기 메인 화소영역(MPA, 도 2에 도시됨)에 개재된 액정분자들보다 눕는 정도가 작아진다. 따라서, 상기 메인 및 서브 화소영역(MPA, SPA)에서 투과되는 광의 양이 합 성되면서 정면에서는 기존과 동일한 휘도를 나타내면서 측면 시야각을 향상시킬 수 있다.

도 4는 본 발명의 다른 실시예에 따른 에스-피브이에이 모드 액정표시패널의 평면도이고, 도 5는 도 4에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 액정표시패널의 단면도이다. 단, 도 4 및 도 5에 도시된 구성요소 중 도 1 및 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.

도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 S-PVA 모드 액정표시패널(402)에서 어레이 기판(102)은 제1 베이스 기판(110), 제1 박막 트랜지스터(150), 제2 박막 트랜지스터(160), 메인 화소전극(141) 및 서브 화소전극(142)을 포함한다.

상기 제1 베이스 기판(110) 상에는 제1 방향(D1)으로 연장된 게이트 라인(GL)과 제2 방향(D2)으로 연장된 데이터 라인(DL)이 구비된다. 특히, 상기 게이트 라인(GL)은 메인 화소영역(MPA)과 서브 화소영역(SPA)과의 사이에 구비된다.

상기 제1 박막 트랜지스터(150)는 상기 메인 화소영역(MPA)에 인접하여 구비되고, 상기 제2 박막 트랜지스터(160)은 상기 서브 화소영역(SPA)에 인접하여 구비된다. 상기 제1 및 제2 박막 트랜지스터(150, 160)의 게이트 전극들(151, 161)은 상기 게이트 라인(GL)으로부터 분기되고, 소오스 전극들(153, 163)은 상기 데이터 라인(DL)으로부터 분기된다. 상기 제1 박막 트랜지스터(150)의 드레인 전극(156)은 상기 메인 화소영역(MPA)으로 연장되고, 상기 제2 박막 트랜지스터(160)의 드레인 전극(166)은 상기 서브 화소영역(SPA)으로 연장된다.

상기 어레이 기판(102)은 상기 게이트 라인(GL)과 평행하게 연장된 제1 및 제2 스토리지 라인(SL1, SL2)을 더 포함한다. 상기 제1 스토리지 라인(SL1)은 상기 메인 화소영역(MPA)에 인접하여 구비되고, 상기 제2 스토리지 라인(SL2)은 상기 서브 화소영역(SPA)에 인접하여 구비된다. 제1 스토리지 전극(SE1)은 상기 제1 스토리지 라인(SL1)으로부터 분기되어 상기 데이터 라인(DL)과 평행하도록 상기 게이트 라인(GL) 측으로 연장된다. 제2 스토리지 전극(SE2)은 상기 제2 스토리지 라인(SL2)으로부터 분기되어 상기 데이터 라인(DL)과 평행하도록 상기 게이트 라인(GL) 측으로 연장된다.

상기 제1 및 제2 박막 트랜지스터(150, 160)는 보호막(131) 및 유기 절연막(132)에 의해서 순차적으로 커버된다. 상기 보호막(131)과 상기 유기 절연막(132)에는 상기 제1 및 제2 박막 트랜지스터(150, 160)의 드레인 전극들(156, 166)을 각각 노출시키기 위한 제1 및 제2 콘택홀(132a, 132b)이 형성된다.

상기 메인 화소영역(MPA)에 대응해서 상기 유기 절연막(132) 상에는 상기 메인 화소전극(141)이 형성되고, 상기 서브 화소영역(SPA)에 대응해서 상기 유기 절연막(132) 상에는 상기 서브 화소전극(142)이 형성된다. 상기 메인 화소전극(141)은 상기 제1 콘택홀(132a)을 통해 상기 제1 박막 트랜지스터(150)의 드레인 전극(156)과 전기적으로 연결된다. 상기 서브 화소전극(142)은 상기 제2 콘택홀(132b)을 통해 상기 제2 박막 트랜지스터(160)의 드레인 전극(166)과 전기적으로 연결된다.

본 발명의 일 예로, 상기 메인 및 서브 화소전극(141, 142)은 서로 동일한 형상 및 동일한 사이즈로 이루어진다. 또한, 상기 메인 및 서브 화소전극(141, 142) 중 상기 데이터 라인(DL)과 평행한 어느 한변은 상기 게이트 라인(GL)이 연장된 상기 제1 방향(D1)으로 절곡된 형상을 갖는다.

상기 메인 화소전극(141)과 상기 서브 화소전극(142)은 상기 제1 및 제2 스토리지 전극(SE1, SE2)과 각각 부분적으로 오버랩된다. 상기 메인 화소전극(141)과 상기 제1 스토리지 전극(SE1)에 의해서 제1 스토리지 커패시터(Cst1)가 형성되고, 상기 서브 화소전극(142)과 상기 제2 스토리지 전극(SE2)에 의해서 제2 스토리지 커패시터(Cst2)가 형성된다.

상기 메인 및 서브 화소영역(MPA, SPA)에는 동일한 형상 및 사이즈를 갖는 상기 메인 및 서브 화소전극(141, 142)이 각각 형성되고, 상기 메인 및 서브 화소전극(141, 142)은 상기 게이트 라인(GL)을 기준으로 서로 대칭된 구조는 갖는다. 따라서, 공정 상에서 상기 어레이 기판(102)과 상기 컬러필터기판(200) 사이의 미스 얼라인이 발생하여도 상기 메인 및 서브 화소영역(MPA, SPA) 사이에서 도메인 면적의 변화량 또는 커패시턴스의 변화량이 동일해진다. 이로써, 얼룩이 나타나는 것을 방지하여 상기 액정표시패널(402)의 시인성을 개선할 수 있다.

도 6은 도 4에 도시된 액정표시패널의 등가 회로도이다.

도 6을 참조하면, 액정표시패널은 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 제1 및 제2 박막 트랜지스터(150, 160), 상기 제1 및 제2 박막 트랜지스터(150, 160)에 각각 전기적으로 연결된 제1 및 제2 액정 커패시터(Clc1, Clc2)를 포함한다.

상기 액정표시패널은 상기 제1 액정 커패시터(Clc1)에 병렬 연결된 제1 스토리지 커패시터(Cst1) 및 상기 제2 액정 커패시터(Clc2)에 병렬 연결된 제2 스토리지 커패시터(Cst2)를 더 포함한다.

상기 게이트 라인(GL)으로 인가된 게이트 전압에 응답하여 상기 제1 및 제2 박막 트랜지스터(150, 160)는 동시에 턴온되어 상기 데이터 라인(DL)으로 인가된 데이터 전압에 의해서 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)가 동시에 충전된다. 이때, 상기 제1 및 제2 스토리지 라인(SL1, SL2)에는 서로 다른 크기의 제1 및 제2 스토리지 전압이 각각 인가된다. 본 발명의 일 예로, 상기 제1 및 제2 스토리지 전압은 서로 다른 극성을 가질 수 있다.

상술한 바와 같이, 서로 다른 극성을 갖는 상기 제1 및 제2 스토리지 전압에 의해서 상기 제1 및 제2 스토리지 커패시터(Cst1, Cst2)에 충전된 전압이 서로 달라지고, 그 결과 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)에 충전되는 전압이 서로 달라진다. 본 발명의 일 예로, 상기 제2 액정 커패시터(Clc2)에는 상기 제1 액정 커패시터(Clc1)보다 낮은 전압이 충전된다. 따라서, 상기 서브 화소영역(SPA)에 개재된 액정분자들은 상기 메인 화소영역(MPA)에 개재된 액정분자들보다 눕는 정도가 작아진다. 따라서, 상기 메인 및 서브 화소영역(MPA, SPA)에서 투과되는 광의 양이 합성되면서 정면에서는 기존과 동일한 휘도를 나타내면서 측면 시야각을 향상시킬 수 있다.

도 7은 본 발명의 또 다른 실시예에 따른 에스-피브이에이 모드 액정표시패 널의 평면도이고, 도 8은 도 7에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 액정표시패널의 단면도이다. 단, 도 7 및 도 8에 도시된 구성요소 중 도 1 및 도 2에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 참조부호를 병기하고 그에 대한 구체적인 설명은 생략한다.

도 7 및 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 S-PVA 모드 액정표시패널(403)에서 어레이 기판(103)은 제1 베이스 기판(110), 제1 박막 트랜지스터(170), 제2 박막 트랜지스터(180), 메인 화소전극(141) 및 서브 화소전극(142)을 포함한다.

상기 제1 베이스 기판(110) 상에는 제1 방향(D1)으로 연장된 제1 및 제2 게이트 라인(GL1, GL2), 제2 방향(D2)으로 연장된 데이터 라인(DL)이 형성된다.

상기 제1 박막 트랜지스터(170)는 상기 메인 화소영역(MPA)에 인접하여 구비되고, 상기 제2 박막 트랜지스터(180)은 상기 서브 화소영역(SPA)에 인접하여 구비된다. 상기 제1 및 제2 박막 트랜지스터(170, 180)의 게이트 전극(171, 181)들은 상기 제1 및 제2 게이트 라인(GL1, GL2)으로부터 각각 분기된다. 상기 제1 및 제2 박막 트랜지스터(170, 180)의 소오스 전극들(173, 183)은 상기 데이터 라인(DL)으로부터 분기된다. 상기 제1 박막 트랜지스터(150)의 드레인 전극(156)은 상기 메인 화소영역(MPA)으로 연장되고, 상기 제2 박막 트랜지스터(160)의 드레인 전극(166)은 상기 서브 화소영역(SPA)으로 연장된다.

상기 어레이 기판(102)은 상기 제1 및 제2 게이트 라인(GL1, GL2)과 평행하게 연장된 스토리지 라인(SL)을 더 포함한다. 상기 스토리지 라인(SL)은 상기 메인 화소영역(MPA)과 상기 서브 화소영역(SPA)과의 사이에 구비된다. 스토리지 전극(SE)은 상기 스토리지 라인(SL)으로부터 분기되어 상기 데이터 라인(DL)과 평행하도록 연장된다.

상기 제1 및 제2 박막 트랜지스터(170, 180)는 보호막(131) 및 유기 절연막(132)에 의해서 순차적으로 커버된다. 상기 보호막(131)과 상기 유기 절연막(132)에는 상기 제1 및 제2 박막 트랜지스터(170, 180)의 드레인 전극들(176, 186)을 각각 노출시키기 위한 제1 및 제2 콘택홀(132a, 132b)이 형성된다.

상기 메인 화소영역(MPA)에 대응해서 상기 유기 절연막(132) 상에는 상기 메인 화소전극(141)이 형성되고, 상기 서브 화소영역(SPA)에 대응해서 상기 유기 절연막(132) 상에는 상기 서브 화소전극(142)이 형성된다. 상기 메인 화소전극(141)은 상기 제1 콘택홀(132a)을 통해 상기 제1 박막 트랜지스터(170)의 드레인 전극(176)과 전기적으로 연결된다. 상기 서브 화소전극(142)은 상기 제2 콘택홀(132b)을 통해 상기 제2 박막 트랜지스터(180)의 드레인 전극(186)과 전기적으로 연결된다.

상기 메인 화소전극(141)과 상기 서브 화소전극(142)은 상기 스토리지 전극(SE)과 부분적으로 오버랩된다. 상기 메인 화소전극(141)과 상기 스토리지 전극(SE)에 의해서 제1 스토리지 커패시터(Cst1)가 형성되고, 상기 서브 화소전극(142)과 상기 스토리지 전극(SE2)에 의해서 제2 스토리지 커패시터(Cst2)가 형성된다.

상기 메인 및 서브 화소전극(141, 142)은 서로 동일한 형상 및 사이즈로 이루어져 상기 스토리지 라인(SL)을 기준으로 서로 대칭된 구조는 갖는다. 따라서, 공정 상에서 상기 어레이 기판(103)과 상기 컬러필터기판(200) 사이의 미스 얼라인이 발생하여도 상기 메인 및 서브 화소영역(MPA, SPA) 사이에서 도메인 면적의 변화량 또는 커패시턴스의 변화량이 동일해진다. 그 결과, 얼룩이 나타나는 것을 방지할 수 있어 상기 액정표시패널(403)의 시인성을 개선할 수 있다.

도 9는 도 7에 도시된 액정표시패널의 등가 회로도이다.

도 9를 참조하면, 액정표시패널은 제1 게이트 라인(GL1)과 데이터 라인(DL)에 전기적으로 연결된 제1 박막 트랜지스터(170) 및 제2 게이트 라인(GL2)과 상기 데이터 라인(DL)에 전기적으로 연결된 제2 박막 트랜지스터(180)을 포함한다. 상기 액정표시패널은 상기 제1 박막 트랜지스터(170)에 전기적으로 연결된 제1 액정 커패시터(Clc1) 및 상기 제2 박막 트랜지스터(180)에 전기적으로 연결된 제2 액정 커패시터(Clc2)를 더 포함한다. 여기서, 제1 스토리지 커패시터(Cst1)는 상기 제1 액정 커패시터(Clc1)에 병렬 연결되고, 제2 스토리지 커패시터(Cst2)는 상기 제2 액정 커패시터(Clc2)에 병렬 연결된다.

한 화소를 구동하는 1H 시간의 H/2시간동안 상기 제1 게이트 라인(GL1)에는 상기 제1 박막 트랜지스터(170)를 구동시키는 제1 게이트 전압이 인가되고, 나머지 H/2시간동안 상기 제2 게이트 라인(GL2)에는 상기 제2 박막 트랜지스터(180)를 구동시키는 제2 게이트 전압이 인가된다. 상기 제1 박막 트랜지스터(170)가 상기 제1 게이트 전압에 응답하여 턴온되면, 상기 데이터 라인(DL)으로 인가된 제1 데이터 전압에 의해서 상기 제1 액정 커패시터(Clc1)가 충전된다. 이후, 상기 제2 박막 ㅌ트랜지스터(180)가 상기 제2 게이트 전압에 응답하여 턴온되면, 상기 데이터 라인 (DL)으로 인가되고 상기 제1 데이터 전압보다 다른 제2 데이터 전압에 의해서 상기 제2 액정 커패시터(Clc2)가 충전된다.

본 발명의 일 예로, 상기 제2 액정 커패시터(Clc2)에는 상기 제1 액정 커패시터(Clc1)보다 낮은 전압이 충전된다. 따라서, 상기 서브 화소영역(SPA)에 개재된 액정분자들은 상기 메인 화소영역(MPA)에 개재된 액정분자들보다 눕는 정도가 작아진다. 따라서, 상기 메인 및 서브 화소영역(MPA, SPA)에서 투과되는 광의 양이 합성되면서 정면에서는 기존과 동일한 휘도를 나타내면서 측면 시야각을 향상시킬 수 있다.

이와 같은 표시패널에 따르면, 메인 및 서브 화소영역에는 서로 동일한 형상 및 사이즈로 이루어져 대칭 구조를 갖는 메인 및 서브 화소전극이 각각 구비된다.따라서, 레이어들간 또는 기판 사이의 미스 얼라인으로 인한 얼룩을 제거할 수 있고, 그 결과 표시패널의 시인성을 향상시킬 수 있다.

또한, 메인 및 서브 화소전극이 동일한 형상 및 동일한 사이즈로 형성시킴으로써, 화소영역에 형성되는 도메인의 폭을 20㎛ 이상으로 확장시킬 수 있다. 그 결과, 미스 얼라인 마진을 6㎛ ~ 7㎛까지 확보할 수 있음으로써, 상기 표시패널의 수율을 향상시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims

제1 표시기판; 및

상기 제1 표시기판과 마주하는 제2 표시기판을 포함하고,

상기 제1 표시기판은,

메인 화소영역과 상기 메인 화소영역과 인접한 서브 화소영역으로 이루어진 화소영역이 형성된 제1 베이스 기판;

상기 제1 베이스 기판 상에 형성된 박막 트랜지스터;

상기 메인 화소영역에 구비되고, 상기 박막 트랜지스터의 드레인 전극에 전기적으로 연결된 메인 화소전극; 및

상기 메인 화소전극과 동일한 형상으로 이루어져 상기 서브 화소영역에 구비되고, 상기 메인 화소전극과 전기적으로 절연되며, 상기 드레인 전극과 마주보는 서브 화소전극을 포함하는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 박막 트랜지스터는 상기 서브 화소영역에 인접하여 구비되는 것을 특징으로 하는 표시패널.
제2항에 있어서, 상기 드레인 전극은 상기 서브 화소영역 내에서 V자 형상으로 절곡된 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제1 표시기판은,

상기 제1 베이스 기판 상에 형성되어 상기 박막 트랜지스터의 게이트 전극에 전기적으로 연결된 게이트 라인; 및

상기 게이트 라인과 절연되게 교차하고, 상기 박막 트랜지스터의 소오스 전극과 전기적으로 연결된 데이터 라인을 더 포함하는 것을 특징으로 하는 표시패널.
제4항에 있어서, 상기 메인 및 서브 화소전극은 상기 게이트 라인이 연장된 방향으로 절곡되는 것을 특징으로 하는 표시패널.
제4항에 있어서, 상기 제1 표시기판은,

상기 메인 화소전극과 상기 서브 화소전극과의 사이에 개재되고, 상기 게이트 라인과 평행하게 연장된 스토리지 라인; 및

상기 스토리지 라인으로부터 분기되어 상기 메인 화소전극과 상기 서브 화소전극과 오버랩되는 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시패널.
제6항에 있어서, 상기 스토리지 전극은 상기 데이터 라인과 평행하게 연장된 것을 특징으로 하는 표시패널.
제6항에 있어서, 상기 메인 및 서브 화소전극은 상기 스토리지 라인을 기준으로 서로 대칭된 구조를 갖는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제2 표시기판은,

제2 베이스 기판;

상기 제2 베이스 기판 상에 형성된 공통전극을 더 포함하는 것을 특징으로 하는 표시패널.
제9항에 있어서, 상기 공통전극은 상기 메인 및 서브 화소영역에서 부분적으로 개구된 것을 특징으로 하는 표시패널.
제10항에 있어서, 상기 공통전극은 상기 메인 및 서브 화소전극의 중심부에 대응하는 영역에서 V자 형상으로 개구된 것을 특징으로 하는 을 갖는 것을 특징으로 하는 표시패널
제9항에 있어서, 상기 서브 화소영역에서 상기 드레인 전극은 상기 공통전극이 개구된 영역에 구비되는 것을 특징으로 하는 표시패널.
제1항에 있어서, 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재된 액정층을 더 포함하는 것을 특징으로 하는 표시패널.
제1 표시기판; 및

상기 제1 표시기판과 마주하는 제2 표시기판을 포함하고,

상기 제1 표시기판은,

메인 화소영역 및 상기 메인 화소영역에 인접한 서브 화소영역으로 이루어진 화소영역이 형성된 제1 베이스 기판;

상기 제1 베이스 기판 상에 형성된 제1 박막 트랜지스터;

상기 메인 화소영역에 구비되고, 상기 제1 박막 트랜지스터의 드레인 전극에 전기적으로 연결된 메인 화소전극;

상기 제1 베이스 기판 상에 형성된 제2 박막 트랜지스터; 및

상기 메인 화소전극과 동일한 형상으로 이루어져 상기 서브 화소전극에 구비되고, 상기 메인 화소전극과 전기적으로 절연되며, 상기 제2 박막 트랜지스터의 드레인 전극에 전기적으로 연결된 서브 화소전극을 포함하는 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 제1 표시기판은,

상기 제1 베이스 기판 상에 형성되어 상기 제1 및 제2 박막 트랜지스터의 게이트 전극에 전기적으로 연결된 게이트 라인; 및

상기 게이트 라인과 절연되게 교차하고, 상기 제1 및 제2 박막 트랜지스터의 소오스 전극과 전기적으로 연결된 데이터 라인을 더 포함하는 것을 특징으로 하는 표시패널.
제15항에 있어서, 상기 메인 및 서브 화소전극은 상기 게이트 라인이 연장된 방향으로 절곡되고, 상기 게이트 라인을 기준으로 서로 대칭된 형상을 갖는 것을 특징으로 하는 표시패널.
제15항에 있어서, 상기 제1 표시기판은,

상기 게이트 라인과 평행하게 연장되고, 제1 극성을 갖는 제1 스토리지 전압이 제공되는 제1 스토리지 라인;

상기 제1 스토리지 라인으로부터 분기되어 상기 메인 화소전극과 오버랩되는 제1 스토리지 전극;

상기 게이트 라인과 평행하게 연장되고, 상기 제1 극성과 반전된 제2 극성을 갖는 제2 스토리지 전압이 제공되는 제2 스토리지 라인; 및

상기 제2 스토리지 라인으로부터 분기되어 상기 서브 화소전극과 오버랩되는 제2 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시패널.
제17항에 있어서, 상기 제2 및 제3 스토리지 전극은 상기 데이터 라인과 평행하게 연장된 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 제1 표시기판은,

상기 제1 베이스 기판 상에 형성되어 상기 제1 박막 트랜지스터의 게이트 전극에 전기적으로 연결된 제1 게이트 라인;

상기 제1 베이스 기판 상에 형성되어 상기 제2 박막 트랜지스터의 게이트 전극에 전기적으로 연결된 제2 게이트 라인

상기 게이트 라인과 절연되게 교차하고, 상기 제1 및 제2 박막 트랜지스터의 소오스 전극과 전기적으로 연결된 데이터 라인을 더 포함하는 것을 특징으로 하는 표시패널.
제19항에 있어서, 상기 제1 표시기판은,

상기 메인 화소전극과 상기 서브 화소전극과의 사이에 개재되고, 상기 제1 및 제2 게이트 라인과 평행하게 연장된 스토리지 라인; 및

상기 스토리지 라인으로부터 분기되어 상기 메인 화소전극과 상기 서브 화소전극과 오버랩되는 스토리지 전극을 더 포함하는 것을 특징으로 하는 표시패널.
제20항에 있어서, 상기 메인 및 서브 화소전극은 상기 스토리지 라인을 기준으로 서로 대칭된 구조를 갖는 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 제2 표시기판은,

제2 베이스 기판;

상기 제2 베이스 기판 상에 형성된 공통전극을 더 포함하는 것을 특징으로 하는 표시패널.
제22항에 있어서, 상기 공통전극은 상기 메인 및 서브 화소영역에서 부분적으로 개구된 것을 특징으로 하는 표시패널.
제23항에 있어서, 상기 공통전극은 상기 메인 및 서브 화소전극의 중심부에 대응하는 영역에서 V자 형상으로 개구된 것을 특징으로 하는 을 갖는 것을 특징으로 하는 표시패널.
제14항에 있어서, 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재된 액정층을 더 포함하는 것을 특징으로 하는 표시패널.